JPH05267351A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05267351A JPH05267351A JP4064831A JP6483192A JPH05267351A JP H05267351 A JPH05267351 A JP H05267351A JP 4064831 A JP4064831 A JP 4064831A JP 6483192 A JP6483192 A JP 6483192A JP H05267351 A JPH05267351 A JP H05267351A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Landscapes
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ドレイン電流の遮断特性の改善
【構成】 このＭＥＳＦＥＴは、半絶縁性のＩｎＰ基板
１１０上にアンドープＡｌＩｎＡｓ層１２０，アンドー
プＩｎＰ層１３０，ｎ−ＩｎＧａＡｓ層１４０，アンド
ープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０が形成さ
れ、ＡｌＩｎＡｓ層１６０上には、ソース電極４１０，
ドレイン電極４３０，ゲート電極４２０が形成された構
造になっている。ソース電極４１０およびドレイン電極
４３０は、ＡｌＩｎＡｓ層１６０とオーミック接触し、
ゲート電極４２０は、ＡｌＩｎＡｓ層１６０にショット
キ接合している。
１１０上にアンドープＡｌＩｎＡｓ層１２０，アンドー
プＩｎＰ層１３０，ｎ−ＩｎＧａＡｓ層１４０，アンド
ープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０が形成さ
れ、ＡｌＩｎＡｓ層１６０上には、ソース電極４１０，
ドレイン電極４３０，ゲート電極４２０が形成された構
造になっている。ソース電極４１０およびドレイン電極
４３０は、ＡｌＩｎＡｓ層１６０とオーミック接触し、
ゲート電極４２０は、ＡｌＩｎＡｓ層１６０にショット
キ接合している。
Description
【０００１】
【産業上の利用分野】本発明は、ＩｎＰ系のヘテロ接合
電界効果トランジスタの構造に関するものである。
電界効果トランジスタの構造に関するものである。
【０００２】
【従来の技術】ＩｎＰ系のヘテロ接合電界効果トランジ
スタとして、ｎ−ＩｎＰ／ＩｎＧａＡｓのヘテロ接合構
造を有するもの、ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘ
テロ接合を有するもの、さらには、ｎ−ＡｌＩｎＡｓ／
ＩｎＰのヘテロ接合構造を有するもの等がある。ＩｎＧ
ａＡｓは、低電界での移動度が高いが、高電界での移動
度は有極性光学散乱のために低くなる。そのため、ゲー
ト長の短い電界効果トランジスタ（ＦＥＴ）を形成して
も高電界では良好な特性が得られないという問題があっ
た。また、ｎ−ＡｌＩｎＡｓ／ＩｎＰのヘテロ接合構造
を有するものは、高電界でも高い電子飽和速度を有する
ＩｎＰをチャネルとするものであるが、逆に低電界での
移動度が低いために、やはりＦＥＴとしての特性には問
題があった。
スタとして、ｎ−ＩｎＰ／ＩｎＧａＡｓのヘテロ接合構
造を有するもの、ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘ
テロ接合を有するもの、さらには、ｎ−ＡｌＩｎＡｓ／
ＩｎＰのヘテロ接合構造を有するもの等がある。ＩｎＧ
ａＡｓは、低電界での移動度が高いが、高電界での移動
度は有極性光学散乱のために低くなる。そのため、ゲー
ト長の短い電界効果トランジスタ（ＦＥＴ）を形成して
も高電界では良好な特性が得られないという問題があっ
た。また、ｎ−ＡｌＩｎＡｓ／ＩｎＰのヘテロ接合構造
を有するものは、高電界でも高い電子飽和速度を有する
ＩｎＰをチャネルとするものであるが、逆に低電界での
移動度が低いために、やはりＦＥＴとしての特性には問
題があった。
【０００３】これらの問題を解決するものとして、本願
発明者によってなされた「特願昭６３−９１９２」記載
のＦＥＴがある。このＦＥＴは、上述の両者の利点を取
り入れたもので、図７に示すような構造を有している。
半絶縁性ＩｎＰ基板１１０上に、アンドープＩｎＰ層３
２０、アンドープＩｎＧａＡｓ層３３０、ｎ−ＩｎＰ層
３４０、アンドープＩｎＰ層３５０、ｎ−ＡｌＩｎＡｓ
層３６０が順次形成されており、ｎ−ＡｌＩｎＡｓ層３
６０上にオーミック接触するソース電極４１０およびド
レイン電極４３０が形成され、ｎ−ＡｌＩｎＡｓ層３６
０上のソース・ドレイン電極間にショットキ接合するゲ
ート電極４２０が形成されている。
発明者によってなされた「特願昭６３−９１９２」記載
のＦＥＴがある。このＦＥＴは、上述の両者の利点を取
り入れたもので、図７に示すような構造を有している。
半絶縁性ＩｎＰ基板１１０上に、アンドープＩｎＰ層３
２０、アンドープＩｎＧａＡｓ層３３０、ｎ−ＩｎＰ層
３４０、アンドープＩｎＰ層３５０、ｎ−ＡｌＩｎＡｓ
層３６０が順次形成されており、ｎ−ＡｌＩｎＡｓ層３
６０上にオーミック接触するソース電極４１０およびド
レイン電極４３０が形成され、ｎ−ＡｌＩｎＡｓ層３６
０上のソース・ドレイン電極間にショットキ接合するゲ
ート電極４２０が形成されている。
【０００４】ここで、ｎ−ＩｎＰ層３４０，アンドープ
ＩｎＰ層３５０についてはキャリア濃度３×１０17／ｃ
ｍ3 で１００ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０について
はキャリア濃度３×１０17／ｃｍ3 で５００ｎｍで製作
したものについて実験を行っている。
ＩｎＰ層３５０についてはキャリア濃度３×１０17／ｃ
ｍ3 で１００ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０について
はキャリア濃度３×１０17／ｃｍ3 で５００ｎｍで製作
したものについて実験を行っている。
【０００５】このＦＥＴでは、アンドープＩｎＧａＡｓ
層３３０及びアンドープＩｎＰ層３５０の界面近傍に、
２の２次元電子ガス３７０，３８０が形成される。低電
界では、アンドープＩｎＧａＡｓ層３３０の側を支配的
に走行し、高電界では、アンドープＩｎＰ層３５０の側
を支配的に走行する。これによって、大きなドレイン電
流を得て、大きな駆動能力が得られている。
層３３０及びアンドープＩｎＰ層３５０の界面近傍に、
２の２次元電子ガス３７０，３８０が形成される。低電
界では、アンドープＩｎＧａＡｓ層３３０の側を支配的
に走行し、高電界では、アンドープＩｎＰ層３５０の側
を支配的に走行する。これによって、大きなドレイン電
流を得て、大きな駆動能力が得られている。
【０００６】
【発明が解決しようとする課題】本願発明者は、前述の
ＦＥＴについて、ｎ−ＩｎＰ層３４０，アンドープＩｎ
Ｐ層３５０をキャリア濃度２×１０18／ｃｍ3 で３０ｎ
ｍ，１０ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０をキャリア濃
度２×１０18／ｃｍ3 で５０ｎｍ、アンドープＩｎＧａ
Ａｓ層３３０を１０ｎｍで製作し、実験を行った結果つ
ぎのような問題点があることが判明した。
ＦＥＴについて、ｎ−ＩｎＰ層３４０，アンドープＩｎ
Ｐ層３５０をキャリア濃度２×１０18／ｃｍ3 で３０ｎ
ｍ，１０ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０をキャリア濃
度２×１０18／ｃｍ3 で５０ｎｍ、アンドープＩｎＧａ
Ａｓ層３３０を１０ｎｍで製作し、実験を行った結果つ
ぎのような問題点があることが判明した。
【０００７】前述のＦＥＴでは、２の２次元電子ガス３
７０，３８０が形成され、これをチャネルとするもので
あるが、２次元電子ガス３８０はゲート電極４７０間で
の距離が遠い。そのため、ドレイン電流の遮断特性の悪
化を招いている。また、電子移動度をより高く、即ちソ
ース寄生抵抗をより低くする必要がでてきた。
７０，３８０が形成され、これをチャネルとするもので
あるが、２次元電子ガス３８０はゲート電極４７０間で
の距離が遠い。そのため、ドレイン電流の遮断特性の悪
化を招いている。また、電子移動度をより高く、即ちソ
ース寄生抵抗をより低くする必要がでてきた。
【０００８】このように、ＩｎＰ系のヘテロ接合電界効
果トランジスタでは、高電界では良好な特性を維持しつ
つ良好なドレイン電流の遮断特性，駆動能力を持たせる
ことについては、研究開発途上なのである。
果トランジスタでは、高電界では良好な特性を維持しつ
つ良好なドレイン電流の遮断特性，駆動能力を持たせる
ことについては、研究開発途上なのである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ドレイン−ソース間のチャ
ネルに流れる電流の制御がゲート電極に加える電圧によ
ってなされる半導体装置であって、ｎ型ドーパントを含
む少なくとも１のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ
層）及びこのＩｎＧａＡｓ層を挟むＩｎＰ層とで構成さ
れるチャネル層を有し、このチャネル層にチャネルが形
成されることを特徴とする。
に、本発明の半導体装置は、ドレイン−ソース間のチャ
ネルに流れる電流の制御がゲート電極に加える電圧によ
ってなされる半導体装置であって、ｎ型ドーパントを含
む少なくとも１のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ
層）及びこのＩｎＧａＡｓ層を挟むＩｎＰ層とで構成さ
れるチャネル層を有し、このチャネル層にチャネルが形
成されることを特徴とする。
【００１０】ＩｎＧａＡｓ層は、チャネルの電界が高電
界である際に、ＩｎＰ層へ遷移する電子数が無視できな
い程度に薄く、十分なドレイン電流を得る程度の電子濃
度を有することを特徴としても良い。
界である際に、ＩｎＰ層へ遷移する電子数が無視できな
い程度に薄く、十分なドレイン電流を得る程度の電子濃
度を有することを特徴としても良い。
【００１１】ＩｎＧａＡｓ層に対しドレイン及びソース
の電極側に位置するＩｎＰ層は、遷移した電子が十分に
走行しうる厚さで形成され、ゲート電極との間でショッ
トキ接合を得る程度の電子濃度を有することを特徴とし
ても良い。
の電極側に位置するＩｎＰ層は、遷移した電子が十分に
走行しうる厚さで形成され、ゲート電極との間でショッ
トキ接合を得る程度の電子濃度を有することを特徴とし
ても良い。
【００１２】ゲート電極とチャネル層との間にＡｌＩｎ
Ａｓ層をさらに有することを特徴としても良い。
Ａｓ層をさらに有することを特徴としても良い。
【００１３】チャネル層に対しドレイン及びソースの電
極とは反対側に、チャネル層の間でポテンシャル障壁を
作る層をさらに有することを特徴としても良い。
極とは反対側に、チャネル層の間でポテンシャル障壁を
作る層をさらに有することを特徴としても良い。
【００１４】
【作用】本発明の半導体装置のチャネル層においては、
ｎ−ＩｎＧａＡｓ層はＩｎＰ層よりも伝導帯のポテンシ
ャルが低いものになっている。そのため、ドレイン−ソ
ース間（チャネル）に流れる電子は、チャネルの電界が
低電界の場合ではｎ−ＩｎＧａＡｓ層を流れ、高電界で
は一部が障壁を越えてＩｎＰ層を流れる。ｎ−ＩｎＧａ
Ａｓ層は低電界では電子移動度が高く、ＩｎＰ層は電子
飽和速度が大きい。そのため、チャネルに流れる電子
は、高電界でも平均走行時間の低下が抑えられ、電界の
大きさにかかわらず平均走行時間が短いものになってい
る。
ｎ−ＩｎＧａＡｓ層はＩｎＰ層よりも伝導帯のポテンシ
ャルが低いものになっている。そのため、ドレイン−ソ
ース間（チャネル）に流れる電子は、チャネルの電界が
低電界の場合ではｎ−ＩｎＧａＡｓ層を流れ、高電界で
は一部が障壁を越えてＩｎＰ層を流れる。ｎ−ＩｎＧａ
Ａｓ層は低電界では電子移動度が高く、ＩｎＰ層は電子
飽和速度が大きい。そのため、チャネルに流れる電子
は、高電界でも平均走行時間の低下が抑えられ、電界の
大きさにかかわらず平均走行時間が短いものになってい
る。
【００１５】また、ｎ−ＩｎＧａＡｓ層は、ＩｎＰ層へ
遷移する電子数が無視できない程度に薄く形成すること
が可能で、ゲート電極とチャネルの間隔を小さくし得
る。この場合においても、上述のようにチャネルに流れ
る電子の平均走行時間は短いものになっている。十分に
電子濃度をもたせることで、ゲート電極とのショットキ
接合でチャネルに流れる電流の制御がなされるとともに
十分大きなドレイン電流を流せる。
遷移する電子数が無視できない程度に薄く形成すること
が可能で、ゲート電極とチャネルの間隔を小さくし得
る。この場合においても、上述のようにチャネルに流れ
る電子の平均走行時間は短いものになっている。十分に
電子濃度をもたせることで、ゲート電極とのショットキ
接合でチャネルに流れる電流の制御がなされるとともに
十分大きなドレイン電流を流せる。
【００１６】ＡｌＩｎＡｓ層をさらに有する場合、ゲー
ト電極との間で良好なショットキ接合が得られる。
ト電極との間で良好なショットキ接合が得られる。
【００１７】ポテンシャル障壁を作る層をさらに有する
場合、高電界時ＩｎＰ層に遷移した電子がさらにチャネ
ル層の外に拡散するのを防止する。
場合、高電界時ＩｎＰ層に遷移した電子がさらにチャネ
ル層の外に拡散するのを防止する。
【００１８】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【００１９】図１には、本発明の第１の実施例であるヘ
テロ接合ＦＥＴ（ＭＥＳＦＥＴ）の構造が示されてい
る。このＦＥＴは、半絶縁性のＩｎＰ基板１１０上にア
ンドープＡｌＩｎＡｓ層１２０，アンドープＩｎＰ層１
３０，ｎ−ＩｎＧａＡｓ層１４０（Ｉｎx Ｇａ1-x Ａ
ｓ，アンドープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０
が形成され、ＡｌＩｎＡｓ層１６０上には、ソース電極
４１０，ドレイン電極４３０，ゲート電極４２０が形成
された構造になっている。
テロ接合ＦＥＴ（ＭＥＳＦＥＴ）の構造が示されてい
る。このＦＥＴは、半絶縁性のＩｎＰ基板１１０上にア
ンドープＡｌＩｎＡｓ層１２０，アンドープＩｎＰ層１
３０，ｎ−ＩｎＧａＡｓ層１４０（Ｉｎx Ｇａ1-x Ａ
ｓ，アンドープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０
が形成され、ＡｌＩｎＡｓ層１６０上には、ソース電極
４１０，ドレイン電極４３０，ゲート電極４２０が形成
された構造になっている。
【００２０】このヘテロ接合ＦＥＴは、図２の製造工程
で製作される。この製造工程を説明すると次のようにな
る。
で製作される。この製造工程を説明すると次のようにな
る。
【００２１】まず、半絶縁性のＩｎＰ基板１１０上に、
分子線エピタキシー（ＭＢＥ）法もしくは有機金属気相
エピタキシャル成長法（ＭＯＶＰＥ）によって、エピタ
キシャル層のアンドープＡｌＩｎＡｓ層１２０，アンド
ープＩｎＰ層１３０，ｎ−ＩｎＧａＡｓ層１４０，アン
ドープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０を順次成
長させる。ここで、アンドープＡｌＩｎＡｓ層１２０の
層厚は３００ｎｍで、アンドープＩｎＰ層１３０の層厚
は３０ｎｍである。ｎ−ＩｎＧａＡｓ層１４０の層厚は
１０ｎｍ、キャリア濃度は５×１０18／ｃｍ3 であり、
チャネルの電界が高電界である際、ＩｎＰ層１３０，１
５０へ遷移する電子数が無視できない程度に薄く、十分
なドレイン電流を得る程度の電子濃度としたものであ
る。
分子線エピタキシー（ＭＢＥ）法もしくは有機金属気相
エピタキシャル成長法（ＭＯＶＰＥ）によって、エピタ
キシャル層のアンドープＡｌＩｎＡｓ層１２０，アンド
ープＩｎＰ層１３０，ｎ−ＩｎＧａＡｓ層１４０，アン
ドープＩｎＰ層１５０，ＡｌＩｎＡｓ層１６０を順次成
長させる。ここで、アンドープＡｌＩｎＡｓ層１２０の
層厚は３００ｎｍで、アンドープＩｎＰ層１３０の層厚
は３０ｎｍである。ｎ−ＩｎＧａＡｓ層１４０の層厚は
１０ｎｍ、キャリア濃度は５×１０18／ｃｍ3 であり、
チャネルの電界が高電界である際、ＩｎＰ層１３０，１
５０へ遷移する電子数が無視できない程度に薄く、十分
なドレイン電流を得る程度の電子濃度としたものであ
る。
【００２２】アンドープＩｎＰ層１５０の層厚は１０ｎ
ｍである。アンドープＩｎＰ層１３０，１５０の層厚
は、アンドープＡｌＩｎＡｓ層１２０から遷移してきた
電子が走行するのに十分な厚さのものにし、アンドープ
ＩｎＰ層１３０についてはショットキ接合を得るのに十
分な電子濃度としたものである。ＡｌＩｎＡｓ層１６０
の層厚は１５ｎｍである（図２（Ａ））。
ｍである。アンドープＩｎＰ層１３０，１５０の層厚
は、アンドープＡｌＩｎＡｓ層１２０から遷移してきた
電子が走行するのに十分な厚さのものにし、アンドープ
ＩｎＰ層１３０についてはショットキ接合を得るのに十
分な電子濃度としたものである。ＡｌＩｎＡｓ層１６０
の層厚は１５ｎｍである（図２（Ａ））。
【００２３】つぎに、レジストをマスクにメサエッチン
グを行って、活性領域の電気的な分離即ち素子間分離を
行う（図２（Ｂ））。そして、表面にレジスト膜を堆積
した後、パターンニングを行って将来ソース電極および
ドレイン電極となる部分に開口を設ける（これは、通常
のフォトリソグラフィによる）。その後、ＡｕＧｅ／Ｎ
ｉ（１００ｎｍ／３０ｎｍ）を真空蒸着した後、ＡｕＧ
ｅ／Ｎｉをパターンニングされたレジストによってリフ
トオフすることにより、ソース電極４１０およびドレイ
ン電極４３０を形成する（図２（Ｃ））。
グを行って、活性領域の電気的な分離即ち素子間分離を
行う（図２（Ｂ））。そして、表面にレジスト膜を堆積
した後、パターンニングを行って将来ソース電極および
ドレイン電極となる部分に開口を設ける（これは、通常
のフォトリソグラフィによる）。その後、ＡｕＧｅ／Ｎ
ｉ（１００ｎｍ／３０ｎｍ）を真空蒸着した後、ＡｕＧ
ｅ／Ｎｉをパターンニングされたレジストによってリフ
トオフすることにより、ソース電極４１０およびドレイ
ン電極４３０を形成する（図２（Ｃ））。
【００２４】ついで、表面にレジストを堆積した後、パ
ターンニングを行って将来ゲート電極となる部分に開口
を設け、Ｔｉ／Ｐｔ／Ａｕ（３０／１０／３００ｎｍ）
を真空蒸着する。その後、パターンニングされたレジス
トによってリフトオフすることで、図１に示すようなヘ
テロ接合ＦＥＴを得る。
ターンニングを行って将来ゲート電極となる部分に開口
を設け、Ｔｉ／Ｐｔ／Ａｕ（３０／１０／３００ｎｍ）
を真空蒸着する。その後、パターンニングされたレジス
トによってリフトオフすることで、図１に示すようなヘ
テロ接合ＦＥＴを得る。
【００２５】この図１のＦＥＴにおいては、ソース電極
４１０およびドレイン電極４３０は、ＡｌＩｎＡｓ層１
６０とオーミック接触し、ゲート電極４２０は、ＡｌＩ
ｎＡｓ層１６０にショットキ接合している。アンドープ
ＡｌＩｎＡｓ層１２０はアンドープＩｎＰ層１３０に対
しヘテロ障壁を作り、これによってアンドープＩｎＰ層
１３０から電子が基板１１０へ漏れるのを防いでいる。
また、ＩｎＰは良好なショットキ接合が得にくい。その
ため、ＡｌＩｎＡｓ層１６０を形成し、これによって、
ゲート電極４２０との良好なショットキ接合を形成して
いる。
４１０およびドレイン電極４３０は、ＡｌＩｎＡｓ層１
６０とオーミック接触し、ゲート電極４２０は、ＡｌＩ
ｎＡｓ層１６０にショットキ接合している。アンドープ
ＡｌＩｎＡｓ層１２０はアンドープＩｎＰ層１３０に対
しヘテロ障壁を作り、これによってアンドープＩｎＰ層
１３０から電子が基板１１０へ漏れるのを防いでいる。
また、ＩｎＰは良好なショットキ接合が得にくい。その
ため、ＡｌＩｎＡｓ層１６０を形成し、これによって、
ゲート電極４２０との良好なショットキ接合を形成して
いる。
【００２６】また、アンドープＩｎＰ層１３０，ｎ−Ｉ
ｎＧａＡｓ層１４０，アンドープＩｎＰ層１５０の伝導
帯のバンド構造は図３に示すような障壁を持つ構造を有
している。ドレイン−ソース間に流れる電流は、低電界
では伝導帯のポテンシャルの低いｎ−ＩｎＧａＡｓ層１
４０を流れる電流が支配的となって（図３（ａ））、ｎ
−ＩｎＧａＡｓ層１４０がチャネルとなっている。高電
界では、その電流の電子の一部が障壁を越えてＩｎＰ層
１３０，１５０側に遷移し、ＩｎＰ層１３０，１５０を
流れ（図３（ｂ））、チャネルとなる領域が広がる。Ｉ
ｎＧａＡｓ及びＩｎＰは電子飽和密度が高いので、電子
が低電界では平均走行時間が短く、高電界で一部がＩｎ
Ｐ層１３０，１５０を流れるようになっても平均走行時
間の低下が抑えられる。即ち、電界の大きさによるチャ
ネル領域の変化にかかわらず平均走行時間が短いものに
なっている。これにより、バイアス条件によらずに高速
で、周波数特性を良好に保たれる。
ｎＧａＡｓ層１４０，アンドープＩｎＰ層１５０の伝導
帯のバンド構造は図３に示すような障壁を持つ構造を有
している。ドレイン−ソース間に流れる電流は、低電界
では伝導帯のポテンシャルの低いｎ−ＩｎＧａＡｓ層１
４０を流れる電流が支配的となって（図３（ａ））、ｎ
−ＩｎＧａＡｓ層１４０がチャネルとなっている。高電
界では、その電流の電子の一部が障壁を越えてＩｎＰ層
１３０，１５０側に遷移し、ＩｎＰ層１３０，１５０を
流れ（図３（ｂ））、チャネルとなる領域が広がる。Ｉ
ｎＧａＡｓ及びＩｎＰは電子飽和密度が高いので、電子
が低電界では平均走行時間が短く、高電界で一部がＩｎ
Ｐ層１３０，１５０を流れるようになっても平均走行時
間の低下が抑えられる。即ち、電界の大きさによるチャ
ネル領域の変化にかかわらず平均走行時間が短いものに
なっている。これにより、バイアス条件によらずに高速
で、周波数特性を良好に保たれる。
【００２７】特に、ｎ−ＩｎＧａＡｓ層はＩｎＰ層へ遷
移する電子数が無視できない程度に薄く形成されている
のだが、チャネルとなるｎ−ＩｎＧａＡｓ層１４０は電
子密度が高いため、ソース寄生抵抗が低く電流駆動能力
の高いものになり、より大きな電力を取り扱えるように
なる。また、表面に近いアンドープＩｎＰ層１５０，Ａ
ｌＩｎＡｓ層１６０も薄く形成されているため、ｎ−Ｉ
ｎＧａＡｓ層１４０とゲート電極４２０との距離は短く
なり、良好な遮断特性が得られている。このように、図
１のヘテロ接合ＦＥＴは、良好な特性を持ち、マイクロ
波やミリ波帯の高出力素子に用いると効果的である。
移する電子数が無視できない程度に薄く形成されている
のだが、チャネルとなるｎ−ＩｎＧａＡｓ層１４０は電
子密度が高いため、ソース寄生抵抗が低く電流駆動能力
の高いものになり、より大きな電力を取り扱えるように
なる。また、表面に近いアンドープＩｎＰ層１５０，Ａ
ｌＩｎＡｓ層１６０も薄く形成されているため、ｎ−Ｉ
ｎＧａＡｓ層１４０とゲート電極４２０との距離は短く
なり、良好な遮断特性が得られている。このように、図
１のヘテロ接合ＦＥＴは、良好な特性を持ち、マイクロ
波やミリ波帯の高出力素子に用いると効果的である。
【００２８】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２９】例えば、基板側のＩｎＰ層（アンドープＩ
ｎＰ層１５０）は、キャリア濃度が小さいほど良く、特
に厚さは遷移してきた電子が走行するのに十分な厚さで
よいが、表面側のＩｎＰ層（アンドープＩｎＰ層１３
０）は、ソース抵抗を下げるためにｎ型にドープしたも
の（例えば、不純物濃度５×１０17／ｃｍ3 ）でも良
い。この層の厚さは、遷移してきた電子がＡｌＩｎＡｓ
層１６０に届かない程度であれば良い。
ｎＰ層１５０）は、キャリア濃度が小さいほど良く、特
に厚さは遷移してきた電子が走行するのに十分な厚さで
よいが、表面側のＩｎＰ層（アンドープＩｎＰ層１３
０）は、ソース抵抗を下げるためにｎ型にドープしたも
の（例えば、不純物濃度５×１０17／ｃｍ3 ）でも良
い。この層の厚さは、遷移してきた電子がＡｌＩｎＡｓ
層１６０に届かない程度であれば良い。
【００３０】また、ＡｌＩｎＡｓ層１６０についてはア
ンドープのものとしたが、オーミック接触抵抗を下げた
いものならｎ型にドープしたもの（例えば、不純物濃度
５×１０17／ｃｍ3 ）でも良い。この層上に、酸化防止
用の表面保護層（例えば、ＩｎＧａＡｓ層）を設けるよ
うにしても良い。
ンドープのものとしたが、オーミック接触抵抗を下げた
いものならｎ型にドープしたもの（例えば、不純物濃度
５×１０17／ｃｍ3 ）でも良い。この層上に、酸化防止
用の表面保護層（例えば、ＩｎＧａＡｓ層）を設けるよ
うにしても良い。
【００３１】さらに、アンドープＡｌＩｎＡｓ層１２０
はヘテロ障壁を作って動作に悪影響を及ぼさないための
ものであるから、バンドギャップの大きいほかのものを
用いても良い。
はヘテロ障壁を作って動作に悪影響を及ぼさないための
ものであるから、バンドギャップの大きいほかのものを
用いても良い。
【００３２】
【発明の効果】以上の通り本発明によれば、電界の大き
さにかかわらず平均走行時間が短いため、バイアス条件
によらずに高速で、周波数特性を良好に保つことができ
る。また、ゲートとチャネルの間隔を小さくし得るの
で、良好なドレイン電流の遮断特性を持たせることがで
き良好な特性を得ることができる。
さにかかわらず平均走行時間が短いため、バイアス条件
によらずに高速で、周波数特性を良好に保つことができ
る。また、ゲートとチャネルの間隔を小さくし得るの
で、良好なドレイン電流の遮断特性を持たせることがで
き良好な特性を得ることができる。
【図１】本発明の第１の実施例の構成図。
【図２】第１の実施例の製造工程図。
【図３】チャネル近傍のポテンシャル図。
【図４】従来例の構成図。
１１０…ＩｎＰ基板、１２０…アンドープＡｌＩｎＡｓ
層、１３０…アンドープＩｎＰ層、１４０…ｎ−ＩｎＧ
ａＡｓ層、１５０…アンドープＩｎＰ層、１６０…Ａｌ
ＩｎＡｓ層、４１０…ソース電極、４２０…ゲート電
極、４３０…ドレイン電極。
層、１３０…アンドープＩｎＰ層、１４０…ｎ−ＩｎＧ
ａＡｓ層、１５０…アンドープＩｎＰ層、１６０…Ａｌ
ＩｎＡｓ層、４１０…ソース電極、４２０…ゲート電
極、４３０…ドレイン電極。
Claims (5)
- 【請求項１】 ドレイン−ソース間のチャネルに流れる
電流の制御がゲート電極に加える電圧によってなされる
半導体装置であって、 ｎ型ドーパントを含む少なくとも１のＩｎＧａＡｓ層及
びこのＩｎＧａＡｓ層を挟むＩｎＰ層とで構成されるチ
ャネル層を有し、このチャネル層に前記チャネルが形成
されることを特徴とする半導体装置。 - 【請求項２】 前記ＩｎＧａＡｓ層は、前記チャネルの
電界が高電界である際に、前記ＩｎＰ層へ遷移する電子
数が無視できない程度に薄く、十分なドレイン電流を得
る程度の電子濃度を有することを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記ＩｎＧａＡｓ層に対し前記ドレイン
及び前記ソースの電極側に位置するＩｎＰ層は、遷移し
た電子が十分に走行しうる厚さで形成され、前記ゲート
電極との間でショットキ接合を得る程度の電子濃度を有
することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ゲート電極と前記チャネル層との間
にＡｌＩｎＡｓ層をさらに有することを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 前記チャネル層に対し前記ドレイン及び
前記ソースの電極とは反対側に、前記チャネル層の間で
ポテンシャル障壁を作る層をさらに有することを特徴と
する請求項１記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064831A JPH05267351A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
| CA002091926A CA2091926A1 (en) | 1992-03-23 | 1993-03-18 | Semiconductor device |
| KR1019930004271A KR930020732A (ko) | 1992-03-23 | 1993-03-19 | 반도체장치 |
| TW082102122A TW315494B (ja) | 1992-03-23 | 1993-03-22 | |
| EP19930104761 EP0562551A3 (en) | 1992-03-23 | 1993-03-23 | Heterojunction field effect transistor |
| US08/383,653 US5446296A (en) | 1992-03-23 | 1995-02-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064831A JPH05267351A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267351A true JPH05267351A (ja) | 1993-10-15 |
Family
ID=13269590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064831A Pending JPH05267351A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05267351A (ja) |
| KR (1) | KR930020732A (ja) |
-
1992
- 1992-03-23 JP JP4064831A patent/JPH05267351A/ja active Pending
-
1993
- 1993-03-19 KR KR1019930004271A patent/KR930020732A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020732A (ko) | 1993-10-20 |
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