JPH05259255A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05259255A JPH05259255A JP4052111A JP5211192A JPH05259255A JP H05259255 A JPH05259255 A JP H05259255A JP 4052111 A JP4052111 A JP 4052111A JP 5211192 A JP5211192 A JP 5211192A JP H05259255 A JPH05259255 A JP H05259255A
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Abstract
(57)【要約】
【目的】バイポーラトランジスタと絶縁ゲート型トラン
ジスタとで構成される半導体集積回路のウェーハ状態で
の検査において、電源電流の異常による素子の不具合検
出の精度を向上させる。 【構成】第１高位電源線１３Ａに、入力信号が与えられ
ない時に比較的大きな貫通電流の流れるＥＣＬ入力バッ
ファ１等の回路網を接続し、第２高位電源線１３Ｂに、
入力信号が与えられない時に比較的小さな貫通電流の流
れるメモリセルアレイ１６或いは貫通電流の流れないＴ
ＴＬ入力バッファ２等の回路網を接続し、検査時には、
第１および第２の高位電源線１３Ａ，１３Ｂごとに個別
に電源電流を供給する。検査後チップをパッケージ封止
する時には２つの高位電源線１３Ａ，１３Ｂを共通の電
源ピンへワイヤボンディングなどにより接続する。２つ
の電源経路間に抵抗素子を接続すると、貫通電流の小さ
な回路の電源電流を、抵抗素子での降下電圧に変換して
精度良く検出することができる。
ジスタとで構成される半導体集積回路のウェーハ状態で
の検査において、電源電流の異常による素子の不具合検
出の精度を向上させる。 【構成】第１高位電源線１３Ａに、入力信号が与えられ
ない時に比較的大きな貫通電流の流れるＥＣＬ入力バッ
ファ１等の回路網を接続し、第２高位電源線１３Ｂに、
入力信号が与えられない時に比較的小さな貫通電流の流
れるメモリセルアレイ１６或いは貫通電流の流れないＴ
ＴＬ入力バッファ２等の回路網を接続し、検査時には、
第１および第２の高位電源線１３Ａ，１３Ｂごとに個別
に電源電流を供給する。検査後チップをパッケージ封止
する時には２つの高位電源線１３Ａ，１３Ｂを共通の電
源ピンへワイヤボンディングなどにより接続する。２つ
の電源経路間に抵抗素子を接続すると、貫通電流の小さ
な回路の電源電流を、抵抗素子での降下電圧に変換して
精度良く検出することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを組合せたＢｉＭＯＳ回路を用いた半導
体集積回路に関する。
特に、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを組合せたＢｉＭＯＳ回路を用いた半導
体集積回路に関する。
【０００２】
【従来の技術】近年、バイポーラトランジスタの高速性
と絶縁ゲート型電界効果トランジスタ（以下ＭＯＳトラ
ンジスタと記す）の高集積性，低消費電力性とを融合し
たＢｉＭＯＳ回路を用いる半導体集積回路が広く用いら
れるようになってきている。
と絶縁ゲート型電界効果トランジスタ（以下ＭＯＳトラ
ンジスタと記す）の高集積性，低消費電力性とを融合し
たＢｉＭＯＳ回路を用いる半導体集積回路が広く用いら
れるようになってきている。
【０００３】従来のＢｉＭＯＳ型集積回路装置は、その
構成の一例を図３に示すように、ＥＣＬ入力バッファ回
路１，ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯＳ論
理回路３およびＢｉＣＭＯＳ出力バッファ４で構成さ
れ、ＥＣＬ入力バッファ１の入力端５及びＴＴＬ入力バ
ッファ２の入力端６に印加される入力信号に応じて、Ｂ
ｉＭＯＳ出力バッファ４の出力端７に出力信号を発生す
る。ＥＣＬ入力バッファ１は図４に示すように、ＮＰＮ
型バイポーラトランジスタＱ1 〜Ｑ9 及び抵抗Ｒ1 〜Ｒ
7 により構成されるＥＣＬ論理回路８と、このＥＣＬ論
理回路８の出力信号を受けＣＭＯＳレベルの出力信号を
発生するための、Ｐ型ＭＯＳトランジスタＱ10，Ｑ11と
Ｎ型ＭＯＳトランジスタＱ12，Ｑ13とで構成されるレベ
ル変換回路９と、このレベル変換回路９の出力を受けそ
の反転の出力信号を出力端１０に発生するための、Ｐ型
ＭＯＳトランジスタＱ14，Ｎ型ＭＯＳトランジスタＱ15
およびＱ16，抵抗Ｒ8 並びにＮＰＮ型バイポーラトラン
ジスタＱ17およびＱ18で構成される出力回路１１より成
る。ＥＣＬ論理回路８はＮＰＮ型バイポーラトランジス
タＱ1 のベースを入力端５とし、それに印加される入力
信号電位とＮＰＮ型バイポーラトランジスタＱ3 のベー
スに与えられる基準電源の電位ＶREF とを比較すること
により論理動作を行なうものであり、ＮＰＮ型バイポー
ラトランジスタＱ5 は、そのベースに印加される基準電
源の電位ＶR により定電流源となり、２つのＮＰＮ型バ
イポーラトランジスタＱ2 ，Ｑ4 のエミッタ電流の和を
一定に保っている。出力回路１１は最終段をＮＰＮ型バ
イポーラトランジスタＱ17，Ｑ18により構成されてお
り、ＭＯＳトランジスタの最終段構成に比べ、出力端１
０に接続される負荷をより高速に駆動する。
構成の一例を図３に示すように、ＥＣＬ入力バッファ回
路１，ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯＳ論
理回路３およびＢｉＣＭＯＳ出力バッファ４で構成さ
れ、ＥＣＬ入力バッファ１の入力端５及びＴＴＬ入力バ
ッファ２の入力端６に印加される入力信号に応じて、Ｂ
ｉＭＯＳ出力バッファ４の出力端７に出力信号を発生す
る。ＥＣＬ入力バッファ１は図４に示すように、ＮＰＮ
型バイポーラトランジスタＱ1 〜Ｑ9 及び抵抗Ｒ1 〜Ｒ
7 により構成されるＥＣＬ論理回路８と、このＥＣＬ論
理回路８の出力信号を受けＣＭＯＳレベルの出力信号を
発生するための、Ｐ型ＭＯＳトランジスタＱ10，Ｑ11と
Ｎ型ＭＯＳトランジスタＱ12，Ｑ13とで構成されるレベ
ル変換回路９と、このレベル変換回路９の出力を受けそ
の反転の出力信号を出力端１０に発生するための、Ｐ型
ＭＯＳトランジスタＱ14，Ｎ型ＭＯＳトランジスタＱ15
およびＱ16，抵抗Ｒ8 並びにＮＰＮ型バイポーラトラン
ジスタＱ17およびＱ18で構成される出力回路１１より成
る。ＥＣＬ論理回路８はＮＰＮ型バイポーラトランジス
タＱ1 のベースを入力端５とし、それに印加される入力
信号電位とＮＰＮ型バイポーラトランジスタＱ3 のベー
スに与えられる基準電源の電位ＶREF とを比較すること
により論理動作を行なうものであり、ＮＰＮ型バイポー
ラトランジスタＱ5 は、そのベースに印加される基準電
源の電位ＶR により定電流源となり、２つのＮＰＮ型バ
イポーラトランジスタＱ2 ，Ｑ4 のエミッタ電流の和を
一定に保っている。出力回路１１は最終段をＮＰＮ型バ
イポーラトランジスタＱ17，Ｑ18により構成されてお
り、ＭＯＳトランジスタの最終段構成に比べ、出力端１
０に接続される負荷をより高速に駆動する。
【０００４】ＴＴＬ入力バッファ２は、図５に示すよう
に、Ｐ型ＭＯＳトランジスタＱ21とＮ型ＭＯＳトランジ
スタであるＱ22によるインバータ１２と出力回路１１と
により構成され、Ｐ型ＭＯＳトランジスタＱ21とＮ型Ｍ
ＯＳトランジスタＱ22の電流駆動能力比によりその入力
閾値がＴＴＬレベルに設定され、その出力がＥＣＬ入力
バッファ１の出力回路１１と同一の出力回路に接続され
て成る。ＴＴＬ入力バッファ２の入力端６と高位電源線
１３との間に接続された抵抗Ｒ21は、入力端６へ入力信
号が印加されない時に入力端６を高位電源電位にまでつ
り上げておく為のプルアップ抵抗である。
に、Ｐ型ＭＯＳトランジスタＱ21とＮ型ＭＯＳトランジ
スタであるＱ22によるインバータ１２と出力回路１１と
により構成され、Ｐ型ＭＯＳトランジスタＱ21とＮ型Ｍ
ＯＳトランジスタＱ22の電流駆動能力比によりその入力
閾値がＴＴＬレベルに設定され、その出力がＥＣＬ入力
バッファ１の出力回路１１と同一の出力回路に接続され
て成る。ＴＴＬ入力バッファ２の入力端６と高位電源線
１３との間に接続された抵抗Ｒ21は、入力端６へ入力信
号が印加されない時に入力端６を高位電源電位にまでつ
り上げておく為のプルアップ抵抗である。
【０００５】
【発明が解決しようとする課題】半導体集積回路は、ウ
ェーハ製造工程を終了後、所定通りの機能，性能を有す
るか否かを検査工程で判別する。その検査項目の一つと
して、無入力信号時の電源電流の測定が行なわれる。通
常、この時の電源電流はスタンバイ・リーク電流と呼ば
れ、通常のＣＭＯＳ論理回路あるいは図５に示すＴＴＬ
入力バッファ２では、貫通電流が流れないので半導体集
積回路チップ全体でも０．０１μＡ程度以下となる。従
って、それ以上の電源電流が流れる場合には、ウェーハ
製造工程中に何らかの不具合が発生している可能性が高
いといえる。
ェーハ製造工程を終了後、所定通りの機能，性能を有す
るか否かを検査工程で判別する。その検査項目の一つと
して、無入力信号時の電源電流の測定が行なわれる。通
常、この時の電源電流はスタンバイ・リーク電流と呼ば
れ、通常のＣＭＯＳ論理回路あるいは図５に示すＴＴＬ
入力バッファ２では、貫通電流が流れないので半導体集
積回路チップ全体でも０．０１μＡ程度以下となる。従
って、それ以上の電源電流が流れる場合には、ウェーハ
製造工程中に何らかの不具合が発生している可能性が高
いといえる。
【０００６】一方、図４に示すＥＣＬ入力バッファ１は
定電流回路を構成要素としているので、定常的に電源電
流が流れており、図４の回路の場合は約２．１ｍＡの電
流が常時流れている。
定電流回路を構成要素としているので、定常的に電源電
流が流れており、図４の回路の場合は約２．１ｍＡの電
流が常時流れている。
【０００７】ここで、図６に示す高抵抗負荷型のフリッ
プ・フロップをメモリセルとするＥＣＬ入力型の２５６
キロビットスタティック型ＲＡＭを考えてみる。メモリ
セルはそのドレインとゲートとが交差結合されたＮ型Ｍ
ＯＳトランジスタＱ31，Ｑ32とそれぞれのドレインに電
流を供給する抵抗Ｒ31，Ｒ32とで構成されており、抵抗
Ｒ31，Ｒ32は２〜１０×１０9 Ωに設定される。今、Ｎ
型ＭＯＳトランジスタＱ31がオン状態の場合、抵抗Ｒ31
を介して高位側電源１３より０．５〜２．５ｎＡの電流
がこのＮ型ＭＯＳトランジスタＱ31に供給される。従っ
て、メモリセル全体では０．１３〜０．６６ｍＡの電流
が流れることとなる。一方、ＥＣＬ入力部では１８個の
ＥＣＬ入力バッファ１に対してそれぞれ２．１ｍＡの電
流が流れるので、全体で３７．８ｍＡの電流が流れるこ
ととなる。
プ・フロップをメモリセルとするＥＣＬ入力型の２５６
キロビットスタティック型ＲＡＭを考えてみる。メモリ
セルはそのドレインとゲートとが交差結合されたＮ型Ｍ
ＯＳトランジスタＱ31，Ｑ32とそれぞれのドレインに電
流を供給する抵抗Ｒ31，Ｒ32とで構成されており、抵抗
Ｒ31，Ｒ32は２〜１０×１０9 Ωに設定される。今、Ｎ
型ＭＯＳトランジスタＱ31がオン状態の場合、抵抗Ｒ31
を介して高位側電源１３より０．５〜２．５ｎＡの電流
がこのＮ型ＭＯＳトランジスタＱ31に供給される。従っ
て、メモリセル全体では０．１３〜０．６６ｍＡの電流
が流れることとなる。一方、ＥＣＬ入力部では１８個の
ＥＣＬ入力バッファ１に対してそれぞれ２．１ｍＡの電
流が流れるので、全体で３７．８ｍＡの電流が流れるこ
ととなる。
【０００８】ここで、仮りにオフ状態にあるＮ型ＭＯＳ
トランジスタＱ32と抵抗Ｒ32の節点と低位電源線１４と
の間にリーク経路ができる不具合が発生したとする。こ
の場合、そのリーク経路の等価的抵抗値が抵抗Ｒ32の抵
抗値の約１／４以下になるまでは、動作スピードは低下
するが誤動作は生じない。この時、不具合が発生してい
るメモリセルでは電源電流が約１．８倍となる。従っ
て、仮りに全体のメモリセルの２割に同様な不具合が発
生しているとすると、メモリセル・アレイ全体の電源電
流は正常時の１７％増の０．７７ｍＡとなる。一方、Ｅ
ＣＬ入力バッファ１を含めた全電源電流は３８．４６ｍ
Ａが３８．５７ｍＡに変わるのみであり、わずか０．３
％増加するのみである。従って、この種の回路形式を用
いる半導体集積回路では、特定部分の不具合の発生では
電源電流を測定する検査工程の初期の段階では不良と成
らず、検査工程の後半の動作スピードの測定でようやく
不良であることが判明することとなる。
トランジスタＱ32と抵抗Ｒ32の節点と低位電源線１４と
の間にリーク経路ができる不具合が発生したとする。こ
の場合、そのリーク経路の等価的抵抗値が抵抗Ｒ32の抵
抗値の約１／４以下になるまでは、動作スピードは低下
するが誤動作は生じない。この時、不具合が発生してい
るメモリセルでは電源電流が約１．８倍となる。従っ
て、仮りに全体のメモリセルの２割に同様な不具合が発
生しているとすると、メモリセル・アレイ全体の電源電
流は正常時の１７％増の０．７７ｍＡとなる。一方、Ｅ
ＣＬ入力バッファ１を含めた全電源電流は３８．４６ｍ
Ａが３８．５７ｍＡに変わるのみであり、わずか０．３
％増加するのみである。従って、この種の回路形式を用
いる半導体集積回路では、特定部分の不具合の発生では
電源電流を測定する検査工程の初期の段階では不良と成
らず、検査工程の後半の動作スピードの測定でようやく
不良であることが判明することとなる。
【０００９】即ち、ＢｉＭＯＳ構成による半導体集積回
路では、回路形式によっては不具合を早期に発見できな
いという問題点があった。
路では、回路形式によっては不具合を早期に発見できな
いという問題点があった。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、バイポーラトランジスタと絶縁ゲート型電界効果ト
ランジスタとで構成され入力信号が与えられない時に比
較的大きな貫通電流の流れる第１の回路網と、比較的小
さな貫通電流の流れる第２の回路網と、前記第１の回路
網および第２の回路網にそれぞれ電流を供給する第１の
電源線および第２の電源線と、前記第１の電源線に接続
された第１の電源パッドと、前記第２の電源線に接続さ
れた第２の電源パッドとを含んでいる。
は、バイポーラトランジスタと絶縁ゲート型電界効果ト
ランジスタとで構成され入力信号が与えられない時に比
較的大きな貫通電流の流れる第１の回路網と、比較的小
さな貫通電流の流れる第２の回路網と、前記第１の回路
網および第２の回路網にそれぞれ電流を供給する第１の
電源線および第２の電源線と、前記第１の電源線に接続
された第１の電源パッドと、前記第２の電源線に接続さ
れた第２の電源パッドとを含んでいる。
【００１１】又、本発明の半導体集積回路は、前記第１
の電源パッドと前記第２の電源パッドとの間を接続する
抵抗素子を備えている。
の電源パッドと前記第２の電源パッドとの間を接続する
抵抗素子を備えている。
【００１２】
【実施例】次に、本発明の好適な実施例につき図面を用
いて詳細に説明する。図１（ａ）は本発明の第１の実施
例の構成を示すブロック図であり、図３に示す半導体集
積回路の構成と同一の機能を有するものである。同図に
おいて、ＥＣＬ入力バッファ回路１は第１高位電源線１
３Ａより電源の供給を受け、入力端５に印加される入力
信号に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３へ
出力する。ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯ
Ｓ論理回路３およびＢｉＣＭＯＳ出力バッファ回路４は
第２高位電源線１３Ｂより電源の供給を受ける。ＴＴＬ
入力バッファ回路２は、入力端６に印加される入力信号
に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３へ出力
する。
いて詳細に説明する。図１（ａ）は本発明の第１の実施
例の構成を示すブロック図であり、図３に示す半導体集
積回路の構成と同一の機能を有するものである。同図に
おいて、ＥＣＬ入力バッファ回路１は第１高位電源線１
３Ａより電源の供給を受け、入力端５に印加される入力
信号に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３へ
出力する。ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯ
Ｓ論理回路３およびＢｉＣＭＯＳ出力バッファ回路４は
第２高位電源線１３Ｂより電源の供給を受ける。ＴＴＬ
入力バッファ回路２は、入力端６に印加される入力信号
に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３へ出力
する。
【００１３】従来の半導体集積回路でも説明したよう
に、ＥＣＬ入力バッファ回路１は入力端５に信号が印加
されない場合でも、貫通電流が流れるので第１高位電源
線１３Ａからは常時、電流が供給される。一方、ＴＴＬ
入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およびＢ
ｉＣＭＯＳ出力バッファ４は、入力端６に信号が印加さ
れない場合には貫通電流が流れないので、この場合の第
２高位電源線１３Ｂからの供給電流は実質的に零にな
る。この構成にすることにより、入力端に信号を与えな
い時の第２高位電源電流をモニターすることで、ＴＴＬ
入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およびＢ
ｉＣＭＯＳ出力バッファ４の不具合発生を容易に検出す
ることが可能となる。
に、ＥＣＬ入力バッファ回路１は入力端５に信号が印加
されない場合でも、貫通電流が流れるので第１高位電源
線１３Ａからは常時、電流が供給される。一方、ＴＴＬ
入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およびＢ
ｉＣＭＯＳ出力バッファ４は、入力端６に信号が印加さ
れない場合には貫通電流が流れないので、この場合の第
２高位電源線１３Ｂからの供給電流は実質的に零にな
る。この構成にすることにより、入力端に信号を与えな
い時の第２高位電源電流をモニターすることで、ＴＴＬ
入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およびＢ
ｉＣＭＯＳ出力バッファ４の不具合発生を容易に検出す
ることが可能となる。
【００１４】本実施例では、半導体集積回路のウェーハ
状態での検査時に、比較的大きな貫通電流の流れる回路
網と貫通電流の流れない回路網のそれぞれに別個に電源
電流を供給し、その電流値のモニターにより良否判定の
早期化を行う。従って、従来に比べ、電源線及び、検査
時に用いる探針に対する電源バッドの増加を伴なうもの
であるが、個々のチップに分離し、パッケージへの組立
てを行なう時には第１および第２の高位電源線１３Ａ，
１３Ｂは、共通の電源ピンへワイヤ・ボンディングして
接続するので、パッケージのピン数の増加を伴なうもの
ではない。
状態での検査時に、比較的大きな貫通電流の流れる回路
網と貫通電流の流れない回路網のそれぞれに別個に電源
電流を供給し、その電流値のモニターにより良否判定の
早期化を行う。従って、従来に比べ、電源線及び、検査
時に用いる探針に対する電源バッドの増加を伴なうもの
であるが、個々のチップに分離し、パッケージへの組立
てを行なう時には第１および第２の高位電源線１３Ａ，
１３Ｂは、共通の電源ピンへワイヤ・ボンディングして
接続するので、パッケージのピン数の増加を伴なうもの
ではない。
【００１５】図１（ｂ）は、本発明の第２の実施例の構
成を示すブロック図である。本実施例は、ＥＣＬ入力バ
ッファ及びデコード回路１５，メモリセル・アレイ１６
並びにセンスアンプ及びＥＣＬ出力バッファ１７より成
るＥＣＬ入出力型のＢｉＣＭＯＳメモリ装置である。Ｅ
ＣＬ入力バッファ及びデコード回路１５とセンスアンプ
及びＥＣＬ出力バッファ１７が比較的大きな貫通電流を
有する回路であるので、これらに対しては第１高位電源
線１３Ａより電源電流を供給し、又、メモリセルアレイ
１６は比較的小さな貫通電流が流れる回路であるので、
これに対しては第２高位電源線１３Ｂより電源電流の供
給を行なう構成としている。この構成により、メモリセ
ルアレイ１６での不具合検出を容易とすることができ
る。
成を示すブロック図である。本実施例は、ＥＣＬ入力バ
ッファ及びデコード回路１５，メモリセル・アレイ１６
並びにセンスアンプ及びＥＣＬ出力バッファ１７より成
るＥＣＬ入出力型のＢｉＣＭＯＳメモリ装置である。Ｅ
ＣＬ入力バッファ及びデコード回路１５とセンスアンプ
及びＥＣＬ出力バッファ１７が比較的大きな貫通電流を
有する回路であるので、これらに対しては第１高位電源
線１３Ａより電源電流を供給し、又、メモリセルアレイ
１６は比較的小さな貫通電流が流れる回路であるので、
これに対しては第２高位電源線１３Ｂより電源電流の供
給を行なう構成としている。この構成により、メモリセ
ルアレイ１６での不具合検出を容易とすることができ
る。
【００１６】次に本発明の第３の実施例につき、図面を
用いて詳細に説明する。図２（ａ）は本発明の第３の実
施例の構成を示すブロック図であり、図３の従来例で示
す回路構成と同一の機能を有するものである。同図にお
いて、ＥＣＬ入力バッファ回路１は第１の高位電源パッ
ド１３ＡＰに接続され、入力端５に印加される信号に応
じ出力信号を内部ＢｉＣＭＯＳ論理回路３へ出力する。
ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯＳ論理回路
３およびＢｉＣＭＯＳ出力バッファ回路４は、第２高位
電源パッド１３ＢＰに接続されると同時に、抵抗素子１
８を介して第１高位電源パッド１３ＡＰに接続される。
ＴＴＬ入力バッファ回路２は、入力端６に印加される入
力信号に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３
へ出力する。
用いて詳細に説明する。図２（ａ）は本発明の第３の実
施例の構成を示すブロック図であり、図３の従来例で示
す回路構成と同一の機能を有するものである。同図にお
いて、ＥＣＬ入力バッファ回路１は第１の高位電源パッ
ド１３ＡＰに接続され、入力端５に印加される信号に応
じ出力信号を内部ＢｉＣＭＯＳ論理回路３へ出力する。
ＴＴＬ入力バッファ回路２，内部ＢｉＣＭＯＳ論理回路
３およびＢｉＣＭＯＳ出力バッファ回路４は、第２高位
電源パッド１３ＢＰに接続されると同時に、抵抗素子１
８を介して第１高位電源パッド１３ＡＰに接続される。
ＴＴＬ入力バッファ回路２は、入力端６に印加される入
力信号に応じ、出力信号を内部ＢｉＣＭＯＳ論理回路３
へ出力する。
【００１７】本実施例を検査する場合、電源電圧は第１
の高位電源パッド１３ＡＰのみに印加する。従来例で述
べたように、ＥＣＬ入力バッファ回路１には、入力端５
に信号が印加されない場合でも貫通電流が流れるが、Ｔ
ＴＬ入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およ
びＢｉＣＭＯＳ出力バッファ４は、入力端６に信号が印
加されない場合には貫通電流が流れないので、第１高位
電源パッド１３ＡＰより抵抗素子１８を介して流れる供
給電流は実質的に零になる。従って、第２高位電源パッ
ド１３ＢＰで抵抗素子１８の電位降下を調べると、ＴＴ
Ｌ入力バッファ２，内部ＢｉＣＭＯＳ論理回路３および
ＢｉＣＭＯＳ出力バッファ４に不具合がなければ、第２
高位電源パッド１３ＢＰの電位は、第１高位電源パッド
１３ＡＰの電位と同等となる。一方、ＴＴＬ入力バッフ
ァ２等に不具合がありリーク電流がある場合、リーク電
流に応じた電位降下が第２電源パッド１３ＢＰで検出で
きる。
の高位電源パッド１３ＡＰのみに印加する。従来例で述
べたように、ＥＣＬ入力バッファ回路１には、入力端５
に信号が印加されない場合でも貫通電流が流れるが、Ｔ
ＴＬ入力バッファ２，内部ＢｉＣＭＯＳ論理回路３およ
びＢｉＣＭＯＳ出力バッファ４は、入力端６に信号が印
加されない場合には貫通電流が流れないので、第１高位
電源パッド１３ＡＰより抵抗素子１８を介して流れる供
給電流は実質的に零になる。従って、第２高位電源パッ
ド１３ＢＰで抵抗素子１８の電位降下を調べると、ＴＴ
Ｌ入力バッファ２，内部ＢｉＣＭＯＳ論理回路３および
ＢｉＣＭＯＳ出力バッファ４に不具合がなければ、第２
高位電源パッド１３ＢＰの電位は、第１高位電源パッド
１３ＡＰの電位と同等となる。一方、ＴＴＬ入力バッフ
ァ２等に不具合がありリーク電流がある場合、リーク電
流に応じた電位降下が第２電源パッド１３ＢＰで検出で
きる。
【００１８】本実施例は、半導体集積回路のウェハー状
態での検査時に、比較的大きな貫通電流の流れる回路網
に第１高位電源パッド１３ＡＰより直接電流を供給する
と供に、貫通電流の流れない回路網には第１高位電源パ
ッド１３ＡＰより抵抗素子１８を介して電流を供給する
ものであり、本来貫通電流の流れない回路網へ流れる電
源電流を抵抗素子１８での電位降下として検出し、回路
の良否判定の早期化を行なうものである。従って、従来
に比べ、電位降下を検出する為の第２高位電源パッド１
３ＢＰが増えることとなるが、個々のチップに分離しパ
ッケージへの組立てを行なう時には、第１，第２の高位
電源パッド１３ＡＰ，１３ＢＰは共通の電源ピンへワイ
ヤ・ボンディングにより接続するので、パッケージのピ
ン数は従来通りとなり増加することはない。ボンディン
グ・ワイヤを介して第１，第２高位電源パッド１３Ａ
Ｐ，１３ＢＰを短絡するのは、組立時に、第１高位電源
パッド１３ＡＰのみワイヤ・ボンディングすると、ＴＴ
Ｌ入力バッファ２等への電源電流の供給が抵抗素子１８
を介して行われることとなり、入出力部のノイズ・マー
ジンが劣化する原因となる事を防ぐ為のものである。同
様に、ウェハー状態での検査時でも、前述のＴＴＬ入力
バッファ２等の電源電流値を検査する時以外は、第２高
位電源パッド１３ＡＰは電源電流供給用として使用す
る。
態での検査時に、比較的大きな貫通電流の流れる回路網
に第１高位電源パッド１３ＡＰより直接電流を供給する
と供に、貫通電流の流れない回路網には第１高位電源パ
ッド１３ＡＰより抵抗素子１８を介して電流を供給する
ものであり、本来貫通電流の流れない回路網へ流れる電
源電流を抵抗素子１８での電位降下として検出し、回路
の良否判定の早期化を行なうものである。従って、従来
に比べ、電位降下を検出する為の第２高位電源パッド１
３ＢＰが増えることとなるが、個々のチップに分離しパ
ッケージへの組立てを行なう時には、第１，第２の高位
電源パッド１３ＡＰ，１３ＢＰは共通の電源ピンへワイ
ヤ・ボンディングにより接続するので、パッケージのピ
ン数は従来通りとなり増加することはない。ボンディン
グ・ワイヤを介して第１，第２高位電源パッド１３Ａ
Ｐ，１３ＢＰを短絡するのは、組立時に、第１高位電源
パッド１３ＡＰのみワイヤ・ボンディングすると、ＴＴ
Ｌ入力バッファ２等への電源電流の供給が抵抗素子１８
を介して行われることとなり、入出力部のノイズ・マー
ジンが劣化する原因となる事を防ぐ為のものである。同
様に、ウェハー状態での検査時でも、前述のＴＴＬ入力
バッファ２等の電源電流値を検査する時以外は、第２高
位電源パッド１３ＡＰは電源電流供給用として使用す
る。
【００１９】図２（ｂ）は本発明の第４の実施例の構成
を示すブロック図である。本実施例では、ＥＣＬ入力バ
ッファ及びデコード回路１５，メモリセルアレイ１６並
びにセンシアンプ及びＥＣＬ出力バッファ１７とが比較
的大きな貫通電流を有する回路であり、第１高位電源パ
ッド１３ＡＰより電源電流の供給を受け、又、メモリセ
ルアレイ１６が比較的小さな貫通電流を有する回路であ
り、その電源は第２高位電源パッド１３ＢＰより供給さ
れる。第３の実施例と同様に第１高位電源パッド１３Ａ
Ｐと第２の高位電源パッド１３ＢＰとの間には、抵抗素
子１８が接続される。
を示すブロック図である。本実施例では、ＥＣＬ入力バ
ッファ及びデコード回路１５，メモリセルアレイ１６並
びにセンシアンプ及びＥＣＬ出力バッファ１７とが比較
的大きな貫通電流を有する回路であり、第１高位電源パ
ッド１３ＡＰより電源電流の供給を受け、又、メモリセ
ルアレイ１６が比較的小さな貫通電流を有する回路であ
り、その電源は第２高位電源パッド１３ＢＰより供給さ
れる。第３の実施例と同様に第１高位電源パッド１３Ａ
Ｐと第２の高位電源パッド１３ＢＰとの間には、抵抗素
子１８が接続される。
【００２０】この構成とすることにより、メモリセル・
アレイ１６での不具合検出を容易とすることができる。
例えば、抵抗素子１８がＭＯＳトランジスタのソース・
ドレイン拡散層と同時に形成され１０Ωを呈する場合、
従来例で示したように、正常に作られたメモリセル・ア
レイ１６全体での回路電流が０．５ｍＡとすると、抵抗
素子１８での電位降下は５ｍＶとなる。異常時に回路電
流が１７％増となる場合にはその電源降下が約５．９ｍ
Ｖとなり、この電位降下の差異により良否判定を行なう
ことができる。更に、従来例で説明した高抵抗負荷型の
メモリセルに適用する抵抗Ｒ31，Ｒ32は通常多結晶シリ
コンにより構成するが、抵抗素子１８を同一材料で構成
すれば、メモリセルアレイ１６での消費電流の大小と、
抵抗素子３の抵抗値の大小とが相殺関係となるので、製
造プロセスでの変動に対し、抵抗素子１８での電位降下
の量を比較的一定に保ち得る利点がある。
アレイ１６での不具合検出を容易とすることができる。
例えば、抵抗素子１８がＭＯＳトランジスタのソース・
ドレイン拡散層と同時に形成され１０Ωを呈する場合、
従来例で示したように、正常に作られたメモリセル・ア
レイ１６全体での回路電流が０．５ｍＡとすると、抵抗
素子１８での電位降下は５ｍＶとなる。異常時に回路電
流が１７％増となる場合にはその電源降下が約５．９ｍ
Ｖとなり、この電位降下の差異により良否判定を行なう
ことができる。更に、従来例で説明した高抵抗負荷型の
メモリセルに適用する抵抗Ｒ31，Ｒ32は通常多結晶シリ
コンにより構成するが、抵抗素子１８を同一材料で構成
すれば、メモリセルアレイ１６での消費電流の大小と、
抵抗素子３の抵抗値の大小とが相殺関係となるので、製
造プロセスでの変動に対し、抵抗素子１８での電位降下
の量を比較的一定に保ち得る利点がある。
【００２１】
【発明の効果】以上説明したように本発明は、従来すべ
ての回路網に対し、共通の電源より電源電流の供給を行
なっていたのに対し、個々の回路網の貫通電流の大小に
応じて電源の供給経路を２分し、供給するため、入力信
号がない時に貫通電流が発生しない回路或いは貫通電流
が微小な回路の電源電流を精度良く評価することを可能
にする。
ての回路網に対し、共通の電源より電源電流の供給を行
なっていたのに対し、個々の回路網の貫通電流の大小に
応じて電源の供給経路を２分し、供給するため、入力信
号がない時に貫通電流が発生しない回路或いは貫通電流
が微小な回路の電源電流を精度良く評価することを可能
にする。
【００２２】又、本発明は、上記の２系統の電源供給経
路間を抵抗素子で接続し、ウェーハ状態での電源電流の
検査時に、電源電流の供給を電源パッドから直接行なう
回路と、抵抗素子を介して行なう回路とに２分すること
によって、貫通電流の小さい回路に流れる電源電流を抵
抗素子における電圧に変換し、その大小を精度良く検出
している。
路間を抵抗素子で接続し、ウェーハ状態での電源電流の
検査時に、電源電流の供給を電源パッドから直接行なう
回路と、抵抗素子を介して行なう回路とに２分すること
によって、貫通電流の小さい回路に流れる電源電流を抵
抗素子における電圧に変換し、その大小を精度良く検出
している。
【００２３】これにより本発明によれば、半導体集積回
路の良否を検査工程の初期の段階で精度良く判定するこ
とができるので、半導体集積回路の製造コストを低減す
ることができる。
路の良否を検査工程の初期の段階で精度良く判定するこ
とができるので、半導体集積回路の製造コストを低減す
ることができる。
【図１】分図（ａ）は、本発明の第１の実施例の構成を
示すブロック図である。分図（ｂ）は、本発明の第２の
実施例の構成を示すブロック図である。
示すブロック図である。分図（ｂ）は、本発明の第２の
実施例の構成を示すブロック図である。
【図２】分図（ａ）は、本発明の第３の実施例の構成を
示すブロック図である。分図（ｂ）は、本発明の第４の
実施例の構成を示すブロック図である。
示すブロック図である。分図（ｂ）は、本発明の第４の
実施例の構成を示すブロック図である。
【図３】従来の半導体集積回路の構成を示すブロック図
である。
である。
【図４】図３中のＥＣＬ入力バッファ１のトランジスタ
レベルの回路図である。
レベルの回路図である。
【図５】図３中のＴＴＬ入力バッファ１のトランジスタ
レベルの回路図である。
レベルの回路図である。
【図６】スタティックＲＡＭセルの一例の回路図であ
る。
る。
１ ＥＣＬ入力バッファ ２ ＴＴＬ入力バッファ ３ 内部ＢｉＣＭＯＳ論理回路 ４ ＢｉＣＭＯＳ出力バッファ ５，６ 入力端 ７，１０ 出力端 ８ ＥＣＬ論理回路 ９ レベル変換回路 １１ 出力回路 １２ インバータ １３，１３Ａ，１３Ｂ 高位電源線 １４ 低位電源線 １５ ＥＣＬ入力バッファおよびデコード回路 １６ メモリセルアレイ １７ センスアンプおよびＥＣＬ出力回路 １８ 抵抗素子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (4)
- 【請求項１】 バイポーラトランジスタと絶縁ゲート型
電界効果トランジスタとで構成され入力信号が与えられ
ない時に比較的大きな貫通電流の流れる第１の回路網
と、比較的小さな貫通電流の流れる第２の回路網と、前
記第１の回路網および第２の回路網にそれぞれ電流を供
給する第１の電源線および第２の電源線と、前記第１の
電源線に接続された第１の電源パッドと、前記第２の電
源線に接続された第２の電源パッドとを含む半導体集積
回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、前記第１の電源パッドおよび前記第２の電源パッド
が、半導体集積回路のパッケージのボンディング・ワイ
ヤを介して電気的に短絡されていることを特徴とする半
導体集積回路。 - 【請求項３】 前記第１の電源パッドと前記第２の電源
パッドとの間を接続する抵抗素子を備えたことを特徴と
する請求項１記載の半導体集積回路または請求項２記載
の半導体集積回路。 - 【請求項４】 前記第２の回路網が、高抵抗負荷型フリ
ップ・フロップ構成のメモリセルよりなるメモリセルア
レイであり、前記メモリセルを構成する高抵抗負荷と前
記抵抗素子とか同一材料により構成されていることを特
徴とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052111A JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052111A JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259255A true JPH05259255A (ja) | 1993-10-08 |
Family
ID=12905757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052111A Withdrawn JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259255A (ja) |
-
1992
- 1992-03-11 JP JP4052111A patent/JPH05259255A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |