JPH05259255A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05259255A JPH05259255A JP4052111A JP5211192A JPH05259255A JP H05259255 A JPH05259255 A JP H05259255A JP 4052111 A JP4052111 A JP 4052111A JP 5211192 A JP5211192 A JP 5211192A JP H05259255 A JPH05259255 A JP H05259255A
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- circuit
- current
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Abstract
(57)【要約】
【目的】バイポーラトランジスタと絶縁ゲート型トラン
ジスタとで構成される半導体集積回路のウェーハ状態で
の検査において、電源電流の異常による素子の不具合検
出の精度を向上させる。 【構成】第1高位電源線13Aに、入力信号が与えられ
ない時に比較的大きな貫通電流の流れるECL入力バッ
ファ1等の回路網を接続し、第2高位電源線13Bに、
入力信号が与えられない時に比較的小さな貫通電流の流
れるメモリセルアレイ16或いは貫通電流の流れないT
TL入力バッファ2等の回路網を接続し、検査時には、
第1および第2の高位電源線13A,13Bごとに個別
に電源電流を供給する。検査後チップをパッケージ封止
する時には2つの高位電源線13A,13Bを共通の電
源ピンへワイヤボンディングなどにより接続する。2つ
の電源経路間に抵抗素子を接続すると、貫通電流の小さ
な回路の電源電流を、抵抗素子での降下電圧に変換して
精度良く検出することができる。
ジスタとで構成される半導体集積回路のウェーハ状態で
の検査において、電源電流の異常による素子の不具合検
出の精度を向上させる。 【構成】第1高位電源線13Aに、入力信号が与えられ
ない時に比較的大きな貫通電流の流れるECL入力バッ
ファ1等の回路網を接続し、第2高位電源線13Bに、
入力信号が与えられない時に比較的小さな貫通電流の流
れるメモリセルアレイ16或いは貫通電流の流れないT
TL入力バッファ2等の回路網を接続し、検査時には、
第1および第2の高位電源線13A,13Bごとに個別
に電源電流を供給する。検査後チップをパッケージ封止
する時には2つの高位電源線13A,13Bを共通の電
源ピンへワイヤボンディングなどにより接続する。2つ
の電源経路間に抵抗素子を接続すると、貫通電流の小さ
な回路の電源電流を、抵抗素子での降下電圧に変換して
精度良く検出することができる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを組合せたBiMOS回路を用いた半導
体集積回路に関する。
特に、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを組合せたBiMOS回路を用いた半導
体集積回路に関する。
【0002】
【従来の技術】近年、バイポーラトランジスタの高速性
と絶縁ゲート型電界効果トランジスタ(以下MOSトラ
ンジスタと記す)の高集積性,低消費電力性とを融合し
たBiMOS回路を用いる半導体集積回路が広く用いら
れるようになってきている。
と絶縁ゲート型電界効果トランジスタ(以下MOSトラ
ンジスタと記す)の高集積性,低消費電力性とを融合し
たBiMOS回路を用いる半導体集積回路が広く用いら
れるようになってきている。
【0003】従来のBiMOS型集積回路装置は、その
構成の一例を図3に示すように、ECL入力バッファ回
路1,TTL入力バッファ回路2,内部BiCMOS論
理回路3およびBiCMOS出力バッファ4で構成さ
れ、ECL入力バッファ1の入力端5及びTTL入力バ
ッファ2の入力端6に印加される入力信号に応じて、B
iMOS出力バッファ4の出力端7に出力信号を発生す
る。ECL入力バッファ1は図4に示すように、NPN
型バイポーラトランジスタQ1 〜Q9 及び抵抗R1 〜R
7 により構成されるECL論理回路8と、このECL論
理回路8の出力信号を受けCMOSレベルの出力信号を
発生するための、P型MOSトランジスタQ10,Q11と
N型MOSトランジスタQ12,Q13とで構成されるレベ
ル変換回路9と、このレベル変換回路9の出力を受けそ
の反転の出力信号を出力端10に発生するための、P型
MOSトランジスタQ14,N型MOSトランジスタQ15
およびQ16,抵抗R8 並びにNPN型バイポーラトラン
ジスタQ17およびQ18で構成される出力回路11より成
る。ECL論理回路8はNPN型バイポーラトランジス
タQ1 のベースを入力端5とし、それに印加される入力
信号電位とNPN型バイポーラトランジスタQ3 のベー
スに与えられる基準電源の電位VREF とを比較すること
により論理動作を行なうものであり、NPN型バイポー
ラトランジスタQ5 は、そのベースに印加される基準電
源の電位VR により定電流源となり、2つのNPN型バ
イポーラトランジスタQ2 ,Q4 のエミッタ電流の和を
一定に保っている。出力回路11は最終段をNPN型バ
イポーラトランジスタQ17,Q18により構成されてお
り、MOSトランジスタの最終段構成に比べ、出力端1
0に接続される負荷をより高速に駆動する。
構成の一例を図3に示すように、ECL入力バッファ回
路1,TTL入力バッファ回路2,内部BiCMOS論
理回路3およびBiCMOS出力バッファ4で構成さ
れ、ECL入力バッファ1の入力端5及びTTL入力バ
ッファ2の入力端6に印加される入力信号に応じて、B
iMOS出力バッファ4の出力端7に出力信号を発生す
る。ECL入力バッファ1は図4に示すように、NPN
型バイポーラトランジスタQ1 〜Q9 及び抵抗R1 〜R
7 により構成されるECL論理回路8と、このECL論
理回路8の出力信号を受けCMOSレベルの出力信号を
発生するための、P型MOSトランジスタQ10,Q11と
N型MOSトランジスタQ12,Q13とで構成されるレベ
ル変換回路9と、このレベル変換回路9の出力を受けそ
の反転の出力信号を出力端10に発生するための、P型
MOSトランジスタQ14,N型MOSトランジスタQ15
およびQ16,抵抗R8 並びにNPN型バイポーラトラン
ジスタQ17およびQ18で構成される出力回路11より成
る。ECL論理回路8はNPN型バイポーラトランジス
タQ1 のベースを入力端5とし、それに印加される入力
信号電位とNPN型バイポーラトランジスタQ3 のベー
スに与えられる基準電源の電位VREF とを比較すること
により論理動作を行なうものであり、NPN型バイポー
ラトランジスタQ5 は、そのベースに印加される基準電
源の電位VR により定電流源となり、2つのNPN型バ
イポーラトランジスタQ2 ,Q4 のエミッタ電流の和を
一定に保っている。出力回路11は最終段をNPN型バ
イポーラトランジスタQ17,Q18により構成されてお
り、MOSトランジスタの最終段構成に比べ、出力端1
0に接続される負荷をより高速に駆動する。
【0004】TTL入力バッファ2は、図5に示すよう
に、P型MOSトランジスタQ21とN型MOSトランジ
スタであるQ22によるインバータ12と出力回路11と
により構成され、P型MOSトランジスタQ21とN型M
OSトランジスタQ22の電流駆動能力比によりその入力
閾値がTTLレベルに設定され、その出力がECL入力
バッファ1の出力回路11と同一の出力回路に接続され
て成る。TTL入力バッファ2の入力端6と高位電源線
13との間に接続された抵抗R21は、入力端6へ入力信
号が印加されない時に入力端6を高位電源電位にまでつ
り上げておく為のプルアップ抵抗である。
に、P型MOSトランジスタQ21とN型MOSトランジ
スタであるQ22によるインバータ12と出力回路11と
により構成され、P型MOSトランジスタQ21とN型M
OSトランジスタQ22の電流駆動能力比によりその入力
閾値がTTLレベルに設定され、その出力がECL入力
バッファ1の出力回路11と同一の出力回路に接続され
て成る。TTL入力バッファ2の入力端6と高位電源線
13との間に接続された抵抗R21は、入力端6へ入力信
号が印加されない時に入力端6を高位電源電位にまでつ
り上げておく為のプルアップ抵抗である。
【0005】
【発明が解決しようとする課題】半導体集積回路は、ウ
ェーハ製造工程を終了後、所定通りの機能,性能を有す
るか否かを検査工程で判別する。その検査項目の一つと
して、無入力信号時の電源電流の測定が行なわれる。通
常、この時の電源電流はスタンバイ・リーク電流と呼ば
れ、通常のCMOS論理回路あるいは図5に示すTTL
入力バッファ2では、貫通電流が流れないので半導体集
積回路チップ全体でも0.01μA程度以下となる。従
って、それ以上の電源電流が流れる場合には、ウェーハ
製造工程中に何らかの不具合が発生している可能性が高
いといえる。
ェーハ製造工程を終了後、所定通りの機能,性能を有す
るか否かを検査工程で判別する。その検査項目の一つと
して、無入力信号時の電源電流の測定が行なわれる。通
常、この時の電源電流はスタンバイ・リーク電流と呼ば
れ、通常のCMOS論理回路あるいは図5に示すTTL
入力バッファ2では、貫通電流が流れないので半導体集
積回路チップ全体でも0.01μA程度以下となる。従
って、それ以上の電源電流が流れる場合には、ウェーハ
製造工程中に何らかの不具合が発生している可能性が高
いといえる。
【0006】一方、図4に示すECL入力バッファ1は
定電流回路を構成要素としているので、定常的に電源電
流が流れており、図4の回路の場合は約2.1mAの電
流が常時流れている。
定電流回路を構成要素としているので、定常的に電源電
流が流れており、図4の回路の場合は約2.1mAの電
流が常時流れている。
【0007】ここで、図6に示す高抵抗負荷型のフリッ
プ・フロップをメモリセルとするECL入力型の256
キロビットスタティック型RAMを考えてみる。メモリ
セルはそのドレインとゲートとが交差結合されたN型M
OSトランジスタQ31,Q32とそれぞれのドレインに電
流を供給する抵抗R31,R32とで構成されており、抵抗
R31,R32は2〜10×109 Ωに設定される。今、N
型MOSトランジスタQ31がオン状態の場合、抵抗R31
を介して高位側電源13より0.5〜2.5nAの電流
がこのN型MOSトランジスタQ31に供給される。従っ
て、メモリセル全体では0.13〜0.66mAの電流
が流れることとなる。一方、ECL入力部では18個の
ECL入力バッファ1に対してそれぞれ2.1mAの電
流が流れるので、全体で37.8mAの電流が流れるこ
ととなる。
プ・フロップをメモリセルとするECL入力型の256
キロビットスタティック型RAMを考えてみる。メモリ
セルはそのドレインとゲートとが交差結合されたN型M
OSトランジスタQ31,Q32とそれぞれのドレインに電
流を供給する抵抗R31,R32とで構成されており、抵抗
R31,R32は2〜10×109 Ωに設定される。今、N
型MOSトランジスタQ31がオン状態の場合、抵抗R31
を介して高位側電源13より0.5〜2.5nAの電流
がこのN型MOSトランジスタQ31に供給される。従っ
て、メモリセル全体では0.13〜0.66mAの電流
が流れることとなる。一方、ECL入力部では18個の
ECL入力バッファ1に対してそれぞれ2.1mAの電
流が流れるので、全体で37.8mAの電流が流れるこ
ととなる。
【0008】ここで、仮りにオフ状態にあるN型MOS
トランジスタQ32と抵抗R32の節点と低位電源線14と
の間にリーク経路ができる不具合が発生したとする。こ
の場合、そのリーク経路の等価的抵抗値が抵抗R32の抵
抗値の約1/4以下になるまでは、動作スピードは低下
するが誤動作は生じない。この時、不具合が発生してい
るメモリセルでは電源電流が約1.8倍となる。従っ
て、仮りに全体のメモリセルの2割に同様な不具合が発
生しているとすると、メモリセル・アレイ全体の電源電
流は正常時の17%増の0.77mAとなる。一方、E
CL入力バッファ1を含めた全電源電流は38.46m
Aが38.57mAに変わるのみであり、わずか0.3
%増加するのみである。従って、この種の回路形式を用
いる半導体集積回路では、特定部分の不具合の発生では
電源電流を測定する検査工程の初期の段階では不良と成
らず、検査工程の後半の動作スピードの測定でようやく
不良であることが判明することとなる。
トランジスタQ32と抵抗R32の節点と低位電源線14と
の間にリーク経路ができる不具合が発生したとする。こ
の場合、そのリーク経路の等価的抵抗値が抵抗R32の抵
抗値の約1/4以下になるまでは、動作スピードは低下
するが誤動作は生じない。この時、不具合が発生してい
るメモリセルでは電源電流が約1.8倍となる。従っ
て、仮りに全体のメモリセルの2割に同様な不具合が発
生しているとすると、メモリセル・アレイ全体の電源電
流は正常時の17%増の0.77mAとなる。一方、E
CL入力バッファ1を含めた全電源電流は38.46m
Aが38.57mAに変わるのみであり、わずか0.3
%増加するのみである。従って、この種の回路形式を用
いる半導体集積回路では、特定部分の不具合の発生では
電源電流を測定する検査工程の初期の段階では不良と成
らず、検査工程の後半の動作スピードの測定でようやく
不良であることが判明することとなる。
【0009】即ち、BiMOS構成による半導体集積回
路では、回路形式によっては不具合を早期に発見できな
いという問題点があった。
路では、回路形式によっては不具合を早期に発見できな
いという問題点があった。
【0010】
【課題を解決するための手段】本発明の半導体集積回路
は、バイポーラトランジスタと絶縁ゲート型電界効果ト
ランジスタとで構成され入力信号が与えられない時に比
較的大きな貫通電流の流れる第1の回路網と、比較的小
さな貫通電流の流れる第2の回路網と、前記第1の回路
網および第2の回路網にそれぞれ電流を供給する第1の
電源線および第2の電源線と、前記第1の電源線に接続
された第1の電源パッドと、前記第2の電源線に接続さ
れた第2の電源パッドとを含んでいる。
は、バイポーラトランジスタと絶縁ゲート型電界効果ト
ランジスタとで構成され入力信号が与えられない時に比
較的大きな貫通電流の流れる第1の回路網と、比較的小
さな貫通電流の流れる第2の回路網と、前記第1の回路
網および第2の回路網にそれぞれ電流を供給する第1の
電源線および第2の電源線と、前記第1の電源線に接続
された第1の電源パッドと、前記第2の電源線に接続さ
れた第2の電源パッドとを含んでいる。
【0011】又、本発明の半導体集積回路は、前記第1
の電源パッドと前記第2の電源パッドとの間を接続する
抵抗素子を備えている。
の電源パッドと前記第2の電源パッドとの間を接続する
抵抗素子を備えている。
【0012】
【実施例】次に、本発明の好適な実施例につき図面を用
いて詳細に説明する。図1(a)は本発明の第1の実施
例の構成を示すブロック図であり、図3に示す半導体集
積回路の構成と同一の機能を有するものである。同図に
おいて、ECL入力バッファ回路1は第1高位電源線1
3Aより電源の供給を受け、入力端5に印加される入力
信号に応じ、出力信号を内部BiCMOS論理回路3へ
出力する。TTL入力バッファ回路2,内部BiCMO
S論理回路3およびBiCMOS出力バッファ回路4は
第2高位電源線13Bより電源の供給を受ける。TTL
入力バッファ回路2は、入力端6に印加される入力信号
に応じ、出力信号を内部BiCMOS論理回路3へ出力
する。
いて詳細に説明する。図1(a)は本発明の第1の実施
例の構成を示すブロック図であり、図3に示す半導体集
積回路の構成と同一の機能を有するものである。同図に
おいて、ECL入力バッファ回路1は第1高位電源線1
3Aより電源の供給を受け、入力端5に印加される入力
信号に応じ、出力信号を内部BiCMOS論理回路3へ
出力する。TTL入力バッファ回路2,内部BiCMO
S論理回路3およびBiCMOS出力バッファ回路4は
第2高位電源線13Bより電源の供給を受ける。TTL
入力バッファ回路2は、入力端6に印加される入力信号
に応じ、出力信号を内部BiCMOS論理回路3へ出力
する。
【0013】従来の半導体集積回路でも説明したよう
に、ECL入力バッファ回路1は入力端5に信号が印加
されない場合でも、貫通電流が流れるので第1高位電源
線13Aからは常時、電流が供給される。一方、TTL
入力バッファ2,内部BiCMOS論理回路3およびB
iCMOS出力バッファ4は、入力端6に信号が印加さ
れない場合には貫通電流が流れないので、この場合の第
2高位電源線13Bからの供給電流は実質的に零にな
る。この構成にすることにより、入力端に信号を与えな
い時の第2高位電源電流をモニターすることで、TTL
入力バッファ2,内部BiCMOS論理回路3およびB
iCMOS出力バッファ4の不具合発生を容易に検出す
ることが可能となる。
に、ECL入力バッファ回路1は入力端5に信号が印加
されない場合でも、貫通電流が流れるので第1高位電源
線13Aからは常時、電流が供給される。一方、TTL
入力バッファ2,内部BiCMOS論理回路3およびB
iCMOS出力バッファ4は、入力端6に信号が印加さ
れない場合には貫通電流が流れないので、この場合の第
2高位電源線13Bからの供給電流は実質的に零にな
る。この構成にすることにより、入力端に信号を与えな
い時の第2高位電源電流をモニターすることで、TTL
入力バッファ2,内部BiCMOS論理回路3およびB
iCMOS出力バッファ4の不具合発生を容易に検出す
ることが可能となる。
【0014】本実施例では、半導体集積回路のウェーハ
状態での検査時に、比較的大きな貫通電流の流れる回路
網と貫通電流の流れない回路網のそれぞれに別個に電源
電流を供給し、その電流値のモニターにより良否判定の
早期化を行う。従って、従来に比べ、電源線及び、検査
時に用いる探針に対する電源バッドの増加を伴なうもの
であるが、個々のチップに分離し、パッケージへの組立
てを行なう時には第1および第2の高位電源線13A,
13Bは、共通の電源ピンへワイヤ・ボンディングして
接続するので、パッケージのピン数の増加を伴なうもの
ではない。
状態での検査時に、比較的大きな貫通電流の流れる回路
網と貫通電流の流れない回路網のそれぞれに別個に電源
電流を供給し、その電流値のモニターにより良否判定の
早期化を行う。従って、従来に比べ、電源線及び、検査
時に用いる探針に対する電源バッドの増加を伴なうもの
であるが、個々のチップに分離し、パッケージへの組立
てを行なう時には第1および第2の高位電源線13A,
13Bは、共通の電源ピンへワイヤ・ボンディングして
接続するので、パッケージのピン数の増加を伴なうもの
ではない。
【0015】図1(b)は、本発明の第2の実施例の構
成を示すブロック図である。本実施例は、ECL入力バ
ッファ及びデコード回路15,メモリセル・アレイ16
並びにセンスアンプ及びECL出力バッファ17より成
るECL入出力型のBiCMOSメモリ装置である。E
CL入力バッファ及びデコード回路15とセンスアンプ
及びECL出力バッファ17が比較的大きな貫通電流を
有する回路であるので、これらに対しては第1高位電源
線13Aより電源電流を供給し、又、メモリセルアレイ
16は比較的小さな貫通電流が流れる回路であるので、
これに対しては第2高位電源線13Bより電源電流の供
給を行なう構成としている。この構成により、メモリセ
ルアレイ16での不具合検出を容易とすることができ
る。
成を示すブロック図である。本実施例は、ECL入力バ
ッファ及びデコード回路15,メモリセル・アレイ16
並びにセンスアンプ及びECL出力バッファ17より成
るECL入出力型のBiCMOSメモリ装置である。E
CL入力バッファ及びデコード回路15とセンスアンプ
及びECL出力バッファ17が比較的大きな貫通電流を
有する回路であるので、これらに対しては第1高位電源
線13Aより電源電流を供給し、又、メモリセルアレイ
16は比較的小さな貫通電流が流れる回路であるので、
これに対しては第2高位電源線13Bより電源電流の供
給を行なう構成としている。この構成により、メモリセ
ルアレイ16での不具合検出を容易とすることができ
る。
【0016】次に本発明の第3の実施例につき、図面を
用いて詳細に説明する。図2(a)は本発明の第3の実
施例の構成を示すブロック図であり、図3の従来例で示
す回路構成と同一の機能を有するものである。同図にお
いて、ECL入力バッファ回路1は第1の高位電源パッ
ド13APに接続され、入力端5に印加される信号に応
じ出力信号を内部BiCMOS論理回路3へ出力する。
TTL入力バッファ回路2,内部BiCMOS論理回路
3およびBiCMOS出力バッファ回路4は、第2高位
電源パッド13BPに接続されると同時に、抵抗素子1
8を介して第1高位電源パッド13APに接続される。
TTL入力バッファ回路2は、入力端6に印加される入
力信号に応じ、出力信号を内部BiCMOS論理回路3
へ出力する。
用いて詳細に説明する。図2(a)は本発明の第3の実
施例の構成を示すブロック図であり、図3の従来例で示
す回路構成と同一の機能を有するものである。同図にお
いて、ECL入力バッファ回路1は第1の高位電源パッ
ド13APに接続され、入力端5に印加される信号に応
じ出力信号を内部BiCMOS論理回路3へ出力する。
TTL入力バッファ回路2,内部BiCMOS論理回路
3およびBiCMOS出力バッファ回路4は、第2高位
電源パッド13BPに接続されると同時に、抵抗素子1
8を介して第1高位電源パッド13APに接続される。
TTL入力バッファ回路2は、入力端6に印加される入
力信号に応じ、出力信号を内部BiCMOS論理回路3
へ出力する。
【0017】本実施例を検査する場合、電源電圧は第1
の高位電源パッド13APのみに印加する。従来例で述
べたように、ECL入力バッファ回路1には、入力端5
に信号が印加されない場合でも貫通電流が流れるが、T
TL入力バッファ2,内部BiCMOS論理回路3およ
びBiCMOS出力バッファ4は、入力端6に信号が印
加されない場合には貫通電流が流れないので、第1高位
電源パッド13APより抵抗素子18を介して流れる供
給電流は実質的に零になる。従って、第2高位電源パッ
ド13BPで抵抗素子18の電位降下を調べると、TT
L入力バッファ2,内部BiCMOS論理回路3および
BiCMOS出力バッファ4に不具合がなければ、第2
高位電源パッド13BPの電位は、第1高位電源パッド
13APの電位と同等となる。一方、TTL入力バッフ
ァ2等に不具合がありリーク電流がある場合、リーク電
流に応じた電位降下が第2電源パッド13BPで検出で
きる。
の高位電源パッド13APのみに印加する。従来例で述
べたように、ECL入力バッファ回路1には、入力端5
に信号が印加されない場合でも貫通電流が流れるが、T
TL入力バッファ2,内部BiCMOS論理回路3およ
びBiCMOS出力バッファ4は、入力端6に信号が印
加されない場合には貫通電流が流れないので、第1高位
電源パッド13APより抵抗素子18を介して流れる供
給電流は実質的に零になる。従って、第2高位電源パッ
ド13BPで抵抗素子18の電位降下を調べると、TT
L入力バッファ2,内部BiCMOS論理回路3および
BiCMOS出力バッファ4に不具合がなければ、第2
高位電源パッド13BPの電位は、第1高位電源パッド
13APの電位と同等となる。一方、TTL入力バッフ
ァ2等に不具合がありリーク電流がある場合、リーク電
流に応じた電位降下が第2電源パッド13BPで検出で
きる。
【0018】本実施例は、半導体集積回路のウェハー状
態での検査時に、比較的大きな貫通電流の流れる回路網
に第1高位電源パッド13APより直接電流を供給する
と供に、貫通電流の流れない回路網には第1高位電源パ
ッド13APより抵抗素子18を介して電流を供給する
ものであり、本来貫通電流の流れない回路網へ流れる電
源電流を抵抗素子18での電位降下として検出し、回路
の良否判定の早期化を行なうものである。従って、従来
に比べ、電位降下を検出する為の第2高位電源パッド1
3BPが増えることとなるが、個々のチップに分離しパ
ッケージへの組立てを行なう時には、第1,第2の高位
電源パッド13AP,13BPは共通の電源ピンへワイ
ヤ・ボンディングにより接続するので、パッケージのピ
ン数は従来通りとなり増加することはない。ボンディン
グ・ワイヤを介して第1,第2高位電源パッド13A
P,13BPを短絡するのは、組立時に、第1高位電源
パッド13APのみワイヤ・ボンディングすると、TT
L入力バッファ2等への電源電流の供給が抵抗素子18
を介して行われることとなり、入出力部のノイズ・マー
ジンが劣化する原因となる事を防ぐ為のものである。同
様に、ウェハー状態での検査時でも、前述のTTL入力
バッファ2等の電源電流値を検査する時以外は、第2高
位電源パッド13APは電源電流供給用として使用す
る。
態での検査時に、比較的大きな貫通電流の流れる回路網
に第1高位電源パッド13APより直接電流を供給する
と供に、貫通電流の流れない回路網には第1高位電源パ
ッド13APより抵抗素子18を介して電流を供給する
ものであり、本来貫通電流の流れない回路網へ流れる電
源電流を抵抗素子18での電位降下として検出し、回路
の良否判定の早期化を行なうものである。従って、従来
に比べ、電位降下を検出する為の第2高位電源パッド1
3BPが増えることとなるが、個々のチップに分離しパ
ッケージへの組立てを行なう時には、第1,第2の高位
電源パッド13AP,13BPは共通の電源ピンへワイ
ヤ・ボンディングにより接続するので、パッケージのピ
ン数は従来通りとなり増加することはない。ボンディン
グ・ワイヤを介して第1,第2高位電源パッド13A
P,13BPを短絡するのは、組立時に、第1高位電源
パッド13APのみワイヤ・ボンディングすると、TT
L入力バッファ2等への電源電流の供給が抵抗素子18
を介して行われることとなり、入出力部のノイズ・マー
ジンが劣化する原因となる事を防ぐ為のものである。同
様に、ウェハー状態での検査時でも、前述のTTL入力
バッファ2等の電源電流値を検査する時以外は、第2高
位電源パッド13APは電源電流供給用として使用す
る。
【0019】図2(b)は本発明の第4の実施例の構成
を示すブロック図である。本実施例では、ECL入力バ
ッファ及びデコード回路15,メモリセルアレイ16並
びにセンシアンプ及びECL出力バッファ17とが比較
的大きな貫通電流を有する回路であり、第1高位電源パ
ッド13APより電源電流の供給を受け、又、メモリセ
ルアレイ16が比較的小さな貫通電流を有する回路であ
り、その電源は第2高位電源パッド13BPより供給さ
れる。第3の実施例と同様に第1高位電源パッド13A
Pと第2の高位電源パッド13BPとの間には、抵抗素
子18が接続される。
を示すブロック図である。本実施例では、ECL入力バ
ッファ及びデコード回路15,メモリセルアレイ16並
びにセンシアンプ及びECL出力バッファ17とが比較
的大きな貫通電流を有する回路であり、第1高位電源パ
ッド13APより電源電流の供給を受け、又、メモリセ
ルアレイ16が比較的小さな貫通電流を有する回路であ
り、その電源は第2高位電源パッド13BPより供給さ
れる。第3の実施例と同様に第1高位電源パッド13A
Pと第2の高位電源パッド13BPとの間には、抵抗素
子18が接続される。
【0020】この構成とすることにより、メモリセル・
アレイ16での不具合検出を容易とすることができる。
例えば、抵抗素子18がMOSトランジスタのソース・
ドレイン拡散層と同時に形成され10Ωを呈する場合、
従来例で示したように、正常に作られたメモリセル・ア
レイ16全体での回路電流が0.5mAとすると、抵抗
素子18での電位降下は5mVとなる。異常時に回路電
流が17%増となる場合にはその電源降下が約5.9m
Vとなり、この電位降下の差異により良否判定を行なう
ことができる。更に、従来例で説明した高抵抗負荷型の
メモリセルに適用する抵抗R31,R32は通常多結晶シリ
コンにより構成するが、抵抗素子18を同一材料で構成
すれば、メモリセルアレイ16での消費電流の大小と、
抵抗素子3の抵抗値の大小とが相殺関係となるので、製
造プロセスでの変動に対し、抵抗素子18での電位降下
の量を比較的一定に保ち得る利点がある。
アレイ16での不具合検出を容易とすることができる。
例えば、抵抗素子18がMOSトランジスタのソース・
ドレイン拡散層と同時に形成され10Ωを呈する場合、
従来例で示したように、正常に作られたメモリセル・ア
レイ16全体での回路電流が0.5mAとすると、抵抗
素子18での電位降下は5mVとなる。異常時に回路電
流が17%増となる場合にはその電源降下が約5.9m
Vとなり、この電位降下の差異により良否判定を行なう
ことができる。更に、従来例で説明した高抵抗負荷型の
メモリセルに適用する抵抗R31,R32は通常多結晶シリ
コンにより構成するが、抵抗素子18を同一材料で構成
すれば、メモリセルアレイ16での消費電流の大小と、
抵抗素子3の抵抗値の大小とが相殺関係となるので、製
造プロセスでの変動に対し、抵抗素子18での電位降下
の量を比較的一定に保ち得る利点がある。
【0021】
【発明の効果】以上説明したように本発明は、従来すべ
ての回路網に対し、共通の電源より電源電流の供給を行
なっていたのに対し、個々の回路網の貫通電流の大小に
応じて電源の供給経路を2分し、供給するため、入力信
号がない時に貫通電流が発生しない回路或いは貫通電流
が微小な回路の電源電流を精度良く評価することを可能
にする。
ての回路網に対し、共通の電源より電源電流の供給を行
なっていたのに対し、個々の回路網の貫通電流の大小に
応じて電源の供給経路を2分し、供給するため、入力信
号がない時に貫通電流が発生しない回路或いは貫通電流
が微小な回路の電源電流を精度良く評価することを可能
にする。
【0022】又、本発明は、上記の2系統の電源供給経
路間を抵抗素子で接続し、ウェーハ状態での電源電流の
検査時に、電源電流の供給を電源パッドから直接行なう
回路と、抵抗素子を介して行なう回路とに2分すること
によって、貫通電流の小さい回路に流れる電源電流を抵
抗素子における電圧に変換し、その大小を精度良く検出
している。
路間を抵抗素子で接続し、ウェーハ状態での電源電流の
検査時に、電源電流の供給を電源パッドから直接行なう
回路と、抵抗素子を介して行なう回路とに2分すること
によって、貫通電流の小さい回路に流れる電源電流を抵
抗素子における電圧に変換し、その大小を精度良く検出
している。
【0023】これにより本発明によれば、半導体集積回
路の良否を検査工程の初期の段階で精度良く判定するこ
とができるので、半導体集積回路の製造コストを低減す
ることができる。
路の良否を検査工程の初期の段階で精度良く判定するこ
とができるので、半導体集積回路の製造コストを低減す
ることができる。
【図1】分図(a)は、本発明の第1の実施例の構成を
示すブロック図である。分図(b)は、本発明の第2の
実施例の構成を示すブロック図である。
示すブロック図である。分図(b)は、本発明の第2の
実施例の構成を示すブロック図である。
【図2】分図(a)は、本発明の第3の実施例の構成を
示すブロック図である。分図(b)は、本発明の第4の
実施例の構成を示すブロック図である。
示すブロック図である。分図(b)は、本発明の第4の
実施例の構成を示すブロック図である。
【図3】従来の半導体集積回路の構成を示すブロック図
である。
である。
【図4】図3中のECL入力バッファ1のトランジスタ
レベルの回路図である。
レベルの回路図である。
【図5】図3中のTTL入力バッファ1のトランジスタ
レベルの回路図である。
レベルの回路図である。
【図6】スタティックRAMセルの一例の回路図であ
る。
る。
1 ECL入力バッファ 2 TTL入力バッファ 3 内部BiCMOS論理回路 4 BiCMOS出力バッファ 5,6 入力端 7,10 出力端 8 ECL論理回路 9 レベル変換回路 11 出力回路 12 インバータ 13,13A,13B 高位電源線 14 低位電源線 15 ECL入力バッファおよびデコード回路 16 メモリセルアレイ 17 センスアンプおよびECL出力回路 18 抵抗素子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/06
Claims (4)
- 【請求項1】 バイポーラトランジスタと絶縁ゲート型
電界効果トランジスタとで構成され入力信号が与えられ
ない時に比較的大きな貫通電流の流れる第1の回路網
と、比較的小さな貫通電流の流れる第2の回路網と、前
記第1の回路網および第2の回路網にそれぞれ電流を供
給する第1の電源線および第2の電源線と、前記第1の
電源線に接続された第1の電源パッドと、前記第2の電
源線に接続された第2の電源パッドとを含む半導体集積
回路。 - 【請求項2】 請求項1記載の半導体集積回路におい
て、前記第1の電源パッドおよび前記第2の電源パッド
が、半導体集積回路のパッケージのボンディング・ワイ
ヤを介して電気的に短絡されていることを特徴とする半
導体集積回路。 - 【請求項3】 前記第1の電源パッドと前記第2の電源
パッドとの間を接続する抵抗素子を備えたことを特徴と
する請求項1記載の半導体集積回路または請求項2記載
の半導体集積回路。 - 【請求項4】 前記第2の回路網が、高抵抗負荷型フリ
ップ・フロップ構成のメモリセルよりなるメモリセルア
レイであり、前記メモリセルを構成する高抵抗負荷と前
記抵抗素子とか同一材料により構成されていることを特
徴とする請求項3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4052111A JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4052111A JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05259255A true JPH05259255A (ja) | 1993-10-08 |
Family
ID=12905757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4052111A Withdrawn JPH05259255A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05259255A (ja) |
-
1992
- 1992-03-11 JP JP4052111A patent/JPH05259255A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |