JPH05258485A - 記録再生装置 - Google Patents
記録再生装置Info
- Publication number
- JPH05258485A JPH05258485A JP8780692A JP8780692A JPH05258485A JP H05258485 A JPH05258485 A JP H05258485A JP 8780692 A JP8780692 A JP 8780692A JP 8780692 A JP8780692 A JP 8780692A JP H05258485 A JPH05258485 A JP H05258485A
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- JP
- Japan
- Prior art keywords
- cpu
- output signal
- analog
- voltage
- central
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Moving Of Head For Track Selection And Changing (AREA)
Abstract
(57)【要約】
【目的】 記録再生装置において、電源投入時、即ち実
際の使用時にアナログ制御回路の中心電圧とＣＰＵの中
心電圧を正確に一致させるように校正できる記録再生装
置を提供することにある。 【構成】 ヘッドの位置を制御するアクチュエータと、
該アクチュエータを制御するアナログ制御回路と、該ア
ナログ制御するＣＰＵにより構成により制御系を持つ記
録再生装置において、アナログ制御回路のアナログ中心
電圧とＣＰＵから出力されるＣＰＵ出力信号をコンパレ
ートすることにより、アナログ中心電圧と等しいと等し
い電圧のＣＰＵ出力信号に対応するＣＰＵ内のデータの
値を校正する校正手段を設ける。
際の使用時にアナログ制御回路の中心電圧とＣＰＵの中
心電圧を正確に一致させるように校正できる記録再生装
置を提供することにある。 【構成】 ヘッドの位置を制御するアクチュエータと、
該アクチュエータを制御するアナログ制御回路と、該ア
ナログ制御するＣＰＵにより構成により制御系を持つ記
録再生装置において、アナログ制御回路のアナログ中心
電圧とＣＰＵから出力されるＣＰＵ出力信号をコンパレ
ートすることにより、アナログ中心電圧と等しいと等し
い電圧のＣＰＵ出力信号に対応するＣＰＵ内のデータの
値を校正する校正手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、記録再生装置に関し、
特に、記録再生装置の制御回路に関する。
特に、記録再生装置の制御回路に関する。
【０００２】
【従来の技術】例えばディスク装置のような記録再生装
置では、磁気ディスク上に情報を記録し、再生するヘッ
ドを磁気ディスクの目的のトラックにシークし、さらに
そのトラックにヘッドを追従させるための制御回路を内
蔵している。図２はシーク制御に使用される従来の制御
回路を示す。図２において、シーク制御は、ヘッド３を
現在位置するトラック２から目標のトラックまで速度制
御によりシークさせることにより行われる。この際、ヘ
ッドの現在のトラック２と目標のトラックの距離の差に
対応した目標速度でヘッドが移動するようにアナログ回
路５、即ち速度サーボループが動作するように構成され
ている。そして、前述の目標速度は、ヘッドの現在位置
と目標位置との距離の差からＣＰＵ６で設定され、ＣＰ
Ｕ６からＤ／Ａ変換器（ディジタル／アナログ変換器）
７を通して前記アナログ回路５に出力される。なお、符
号９はヘッド３の現在位置を表す位置信号を示し、８は
アクチュエータ４を駆動するためのアクチュエータ駆動
信号を示す。
置では、磁気ディスク上に情報を記録し、再生するヘッ
ドを磁気ディスクの目的のトラックにシークし、さらに
そのトラックにヘッドを追従させるための制御回路を内
蔵している。図２はシーク制御に使用される従来の制御
回路を示す。図２において、シーク制御は、ヘッド３を
現在位置するトラック２から目標のトラックまで速度制
御によりシークさせることにより行われる。この際、ヘ
ッドの現在のトラック２と目標のトラックの距離の差に
対応した目標速度でヘッドが移動するようにアナログ回
路５、即ち速度サーボループが動作するように構成され
ている。そして、前述の目標速度は、ヘッドの現在位置
と目標位置との距離の差からＣＰＵ６で設定され、ＣＰ
Ｕ６からＤ／Ａ変換器（ディジタル／アナログ変換器）
７を通して前記アナログ回路５に出力される。なお、符
号９はヘッド３の現在位置を表す位置信号を示し、８は
アクチュエータ４を駆動するためのアクチュエータ駆動
信号を示す。
【０００３】また、センターサーボ方式のディスク装置
では、ヘッド３とトラック２のずれが間欠的に生じる
が、このずれに対応する量がＣＰＵ７に取り込まれて、
それに基づいて、ＣＰＵは、Ｄ／Ａ変換器７、アナログ
制御回路５を通してアクチュエータを駆動し、トラック
のずれを小さくするようにする。
では、ヘッド３とトラック２のずれが間欠的に生じる
が、このずれに対応する量がＣＰＵ７に取り込まれて、
それに基づいて、ＣＰＵは、Ｄ／Ａ変換器７、アナログ
制御回路５を通してアクチュエータを駆動し、トラック
のずれを小さくするようにする。
【０００４】ところで、このようなディスク装置は一般
に単電源で動作するようになっている。このため、アナ
ログ制御回路５は中心電圧が設定され、そしてその中心
電圧は電源電圧と接地電圧のほぼ中心に設定される。こ
の中心電圧は、電源より専用回路で作成される。この中
心電圧より高い電圧は正であり、低い電圧は負であると
され、例えば、正ならばアクチュエータ４に正方向の駆
動信号を与え、負ならば負方向の駆動信号を与える。
に単電源で動作するようになっている。このため、アナ
ログ制御回路５は中心電圧が設定され、そしてその中心
電圧は電源電圧と接地電圧のほぼ中心に設定される。こ
の中心電圧は、電源より専用回路で作成される。この中
心電圧より高い電圧は正であり、低い電圧は負であると
され、例えば、正ならばアクチュエータ４に正方向の駆
動信号を与え、負ならば負方向の駆動信号を与える。
【０００５】そこで、ＣＰＵ６よりＤ／Ａ変換器７を通
してアナログ制御回路５に出す電圧もこれに一致してい
なくてはならない。即ち、ＣＰＵの出力があってもアク
チュエータが動かない値であるＣＰＵの出力の中心値が
正確にアナログ制御回路５の中心電圧に一致してなけら
ばならない。さもないと、ＣＰＵが中心電圧を出力した
のに、アクチュエータは動いてしまうことになり、制御
上好ましくない。このような動きが大きいと、シーク、
センターサーボという重要な制御が不能になってしまう
恐れがある。
してアナログ制御回路５に出す電圧もこれに一致してい
なくてはならない。即ち、ＣＰＵの出力があってもアク
チュエータが動かない値であるＣＰＵの出力の中心値が
正確にアナログ制御回路５の中心電圧に一致してなけら
ばならない。さもないと、ＣＰＵが中心電圧を出力した
のに、アクチュエータは動いてしまうことになり、制御
上好ましくない。このような動きが大きいと、シーク、
センターサーボという重要な制御が不能になってしまう
恐れがある。
【０００６】
【発明が解決しようとする課題】アナログ制御回路に使
用する中心電圧は前述のように電源電圧から専用回路に
よって作られる。しかしこの作られた中心電圧はバラツ
キがある。また、ＣＰＵが出力する中心電圧にもバラツ
キがある。ＣＰＵとしては中心値に対応する一定の数値
を決めているが、その後のＤ／Ａ変換器の基準電圧、増
幅回路等にバラツキがあるので、ＣＰＵがバラツキのあ
る中心電圧を出力することになるのである。このよう
に、ＣＰＵが出力する中心電圧とアナログ制御回路の中
心電圧は必ずしも一致しない。このため、従来例では、
アナログ制御回路の中に調整部を設け、両方の中心電圧
間の差をなくしていた。
用する中心電圧は前述のように電源電圧から専用回路に
よって作られる。しかしこの作られた中心電圧はバラツ
キがある。また、ＣＰＵが出力する中心電圧にもバラツ
キがある。ＣＰＵとしては中心値に対応する一定の数値
を決めているが、その後のＤ／Ａ変換器の基準電圧、増
幅回路等にバラツキがあるので、ＣＰＵがバラツキのあ
る中心電圧を出力することになるのである。このよう
に、ＣＰＵが出力する中心電圧とアナログ制御回路の中
心電圧は必ずしも一致しない。このため、従来例では、
アナログ制御回路の中に調整部を設け、両方の中心電圧
間の差をなくしていた。
【０００７】しかし、量産時に個々のディスク装置を調
整するのは製造コストを増加させ、またかなりの精度の
いる調整であるので、不良を発生し易い。さらに、前記
両方の中心電圧の差は電源電圧、温度の変動によって変
化するので、出荷時のみの調整では、実際の使用時には
一致してないことも起こりうる恐れがある。
整するのは製造コストを増加させ、またかなりの精度の
いる調整であるので、不良を発生し易い。さらに、前記
両方の中心電圧の差は電源電圧、温度の変動によって変
化するので、出荷時のみの調整では、実際の使用時には
一致してないことも起こりうる恐れがある。
【０００８】したがって、本発明の目的は、前述のよう
な厄介な調整作業によらずに前述の欠点を解消し、電源
投入時、即ち実際の使用時にアナログ制御回路の中心電
圧とＣＰＵの中心電圧を正確に一致させるように校正で
きる記録再生装置を提供することにある。
な厄介な調整作業によらずに前述の欠点を解消し、電源
投入時、即ち実際の使用時にアナログ制御回路の中心電
圧とＣＰＵの中心電圧を正確に一致させるように校正で
きる記録再生装置を提供することにある。
【０００９】前述の目的を達成するために、本発明は、
ヘッドの位置を制御するアクチュエータと、該アクチュ
エータを制御するアナログ制御回路と、該アナログ制御
するＣＰＵにより構成により制御系を持つ記録再生装置
において、アナログ制御回路のアナログ中心電圧とＣＰ
Ｕから出力されるＣＰＵ出力信号をコンパレートするこ
とにより、アナログ中心電圧と等しいと等しい電圧のＣ
ＰＵ出力信号に対応するＣＰＵ内のデータの値を校正す
る校正手段を有することを特徴とする記録再生装置を採
用するものである。
ヘッドの位置を制御するアクチュエータと、該アクチュ
エータを制御するアナログ制御回路と、該アナログ制御
するＣＰＵにより構成により制御系を持つ記録再生装置
において、アナログ制御回路のアナログ中心電圧とＣＰ
Ｕから出力されるＣＰＵ出力信号をコンパレートするこ
とにより、アナログ中心電圧と等しいと等しい電圧のＣ
ＰＵ出力信号に対応するＣＰＵ内のデータの値を校正す
る校正手段を有することを特徴とする記録再生装置を採
用するものである。
【００１０】
【実施例】次に、図面を参照して本発明の好ましい実施
例を説明する。従来例を示す図２と本発明の構成を示す
図１を通して同一符号は同一機能を持つ回路、部品等を
示すので、図２で既に説明した符号を付した回路等の説
明は省略する。図１において、符号１０はアナログ制御
回路５のアナログ中心電圧を示し、１１はＣＰＵ６の出
力信号を示し、１２はコンパレータ（比較器）を示し、
１３はアナログ中心電圧１０と出力信号１１との比較結
果であるコンパレート信号を示し、この信号はディジタ
ル信号であり、ＣＰＵ６に入力される。
例を説明する。従来例を示す図２と本発明の構成を示す
図１を通して同一符号は同一機能を持つ回路、部品等を
示すので、図２で既に説明した符号を付した回路等の説
明は省略する。図１において、符号１０はアナログ制御
回路５のアナログ中心電圧を示し、１１はＣＰＵ６の出
力信号を示し、１２はコンパレータ（比較器）を示し、
１３はアナログ中心電圧１０と出力信号１１との比較結
果であるコンパレート信号を示し、この信号はディジタ
ル信号であり、ＣＰＵ６に入力される。
【００１１】次に、本発明の回路構成の動作を説明す
る。電源投入時、ＣＰＵはＣＰＵ出力信号１１をその下
限から上限まで、または上限から下限まで変化させて、
その際のコンパレータ１２のコンパレート出力信号１３
を監視するように構成されている。そして、アナログ中
心電圧１０とＣＰＵ出力信号１１が一致する点を通過す
るとき、コンパレータ１２のコンパレート出力信号１３
の符号が変化するので（正から負または負から正）、そ
の時のＣＰＵ出力信号１１に対応するＣＰＵ内のディジ
タル値をＣＰＵの中心値と決定する。
る。電源投入時、ＣＰＵはＣＰＵ出力信号１１をその下
限から上限まで、または上限から下限まで変化させて、
その際のコンパレータ１２のコンパレート出力信号１３
を監視するように構成されている。そして、アナログ中
心電圧１０とＣＰＵ出力信号１１が一致する点を通過す
るとき、コンパレータ１２のコンパレート出力信号１３
の符号が変化するので（正から負または負から正）、そ
の時のＣＰＵ出力信号１１に対応するＣＰＵ内のディジ
タル値をＣＰＵの中心値と決定する。
【００１２】このようにして、電源投入時にＣＰＵはア
ナログ中心電圧１０に一致するＣＰＵの中の中心値を校
正することができる。
ナログ中心電圧１０に一致するＣＰＵの中の中心値を校
正することができる。
【００１３】また、アナログ中心電圧とＣＰＵ出力信号
１１をＡ／Ｄ変換によりＣＰＵ内に取り込みＣＰＵ内で
コンパレートしてもよい。
１１をＡ／Ｄ変換によりＣＰＵ内に取り込みＣＰＵ内で
コンパレートしてもよい。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵの中心値を校正する方法により、実際の使用する
環境で安定した制御を行うことができる。
ＣＰＵの中心値を校正する方法により、実際の使用する
環境で安定した制御を行うことができる。
【図１】図１は、本発明の実施例の回路構成を示すブロ
ック図である。
ック図である。
【図２】図２は、従来例の回路構成を示すブロック図で
ある。
ある。
５ アナログ制御回路 ６ ＣＰＵ ７ Ｄ／Ａ変換器 １０ アナログ中心電圧 １１ ＣＰＵ出力信号 １２ コンパレータ １３ コンパレート信号
Claims (1)
- 【請求項１】 ヘッドの位置を制御するアクチュエータ
と、該アクチュエータを制御するアナログ制御回路と、
該アナログ制御するＣＰＵにより構成により制御系を持
つ記録再生装置において、アナログ制御回路のアナログ
中心電圧とＣＰＵから出力されるＣＰＵ出力信号をコン
パレートすることにより、アナログ中心電圧と等しいと
等しい電圧のＣＰＵ出力信号に対応するＣＰＵ内のデー
タの値を校正する校正手段を有することを特徴とする記
録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8780692A JPH05258485A (ja) | 1992-03-11 | 1992-03-11 | 記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8780692A JPH05258485A (ja) | 1992-03-11 | 1992-03-11 | 記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258485A true JPH05258485A (ja) | 1993-10-08 |
Family
ID=13925226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8780692A Pending JPH05258485A (ja) | 1992-03-11 | 1992-03-11 | 記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258485A (ja) |
-
1992
- 1992-03-11 JP JP8780692A patent/JPH05258485A/ja active Pending
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