JPH05257169A - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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- JPH05257169A JPH05257169A JP5594592A JP5594592A JPH05257169A JP H05257169 A JPH05257169 A JP H05257169A JP 5594592 A JP5594592 A JP 5594592A JP 5594592 A JP5594592 A JP 5594592A JP H05257169 A JPH05257169 A JP H05257169A
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- gate bus
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- crystal display
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Abstract
(57)【要約】
【目的】特に高精細および無欠陥の液晶表示装置を提供
するためのアクティブマトリクス液晶表示装置に関し、
残像が発生せず、かつパネル開口率が高く明るい鮮明な
画質を得ることができ、またゲートバスラインに沿って
ドメインが発生することのないアクティブマトリクス液
晶表示装置を実現することを目的とする。 【構成】ゲートバスラインGLを絶縁膜８を介して２層構
造とし、上下のゲートバスラインGLｐ、GLｎに印加する
走査パルスの波形が互いに逆極性となるように、駆動回
路を接続し、かつ前記ゲートバスラインGLに対応させ
て、逆スタッガ構造のＴＦＴ素子とスタッガ構造のＴＦ
Ｔ素子を積み重ねて２つのＴＦＴを作製し、一方をｎチ
ャンネルのＴＦＴ素子とし、もう一方をｐチャンネルの
ＴＦＴ素子とする。
するためのアクティブマトリクス液晶表示装置に関し、
残像が発生せず、かつパネル開口率が高く明るい鮮明な
画質を得ることができ、またゲートバスラインに沿って
ドメインが発生することのないアクティブマトリクス液
晶表示装置を実現することを目的とする。 【構成】ゲートバスラインGLを絶縁膜８を介して２層構
造とし、上下のゲートバスラインGLｐ、GLｎに印加する
走査パルスの波形が互いに逆極性となるように、駆動回
路を接続し、かつ前記ゲートバスラインGLに対応させ
て、逆スタッガ構造のＴＦＴ素子とスタッガ構造のＴＦ
Ｔ素子を積み重ねて２つのＴＦＴを作製し、一方をｎチ
ャンネルのＴＦＴ素子とし、もう一方をｐチャンネルの
ＴＦＴ素子とする。
Description
【０００１】
【産業上の利用分野】本発明は、特に高精細および無欠
陥の液晶表示装置を提供するためのアクティブマトリク
ス液晶表示装置に関する。アクティブマトリクス液晶表
示装置は、10インチクラスの中精細表示装置が実用段階
に来ている。
陥の液晶表示装置を提供するためのアクティブマトリク
ス液晶表示装置に関する。アクティブマトリクス液晶表
示装置は、10インチクラスの中精細表示装置が実用段階
に来ている。
【０００２】最近は、さらに高画質を要求されるHDTVや
ワークステーションに対応して、高精細の液晶表示装置
の要求が高くなっている。HDTV用高精細表示装置は、中
精細のものと比較して、画素数が約３倍、１画素の大き
さは１／２倍となっており、コントラスト２00以上で無
欠陥かつ鮮明な液晶表示装置が必要とされる。
ワークステーションに対応して、高精細の液晶表示装置
の要求が高くなっている。HDTV用高精細表示装置は、中
精細のものと比較して、画素数が約３倍、１画素の大き
さは１／２倍となっており、コントラスト２00以上で無
欠陥かつ鮮明な液晶表示装置が必要とされる。
【０００３】
【従来の技術】従来の液晶表示装置は、図７に示すよう
に、ゲートバスラインGLとドレインバスラインDLとを交
差させ、この交点近傍にa-Siを用いたＴＦＴ素子Trを形
成して、画素電極１を駆動するようになっている。ＴＦ
Ｔ素子の形成方法には、ゲート層を一番下に形成する逆
スタッガ方式と、ゲート層を一番上に形成するスタッガ
方式があり、また無欠陥を実現するために、ＴＦＴ素子
を１画素当たり２個ずつ形成して冗長構成をとったもの
が多い。
に、ゲートバスラインGLとドレインバスラインDLとを交
差させ、この交点近傍にa-Siを用いたＴＦＴ素子Trを形
成して、画素電極１を駆動するようになっている。ＴＦ
Ｔ素子の形成方法には、ゲート層を一番下に形成する逆
スタッガ方式と、ゲート層を一番上に形成するスタッガ
方式があり、また無欠陥を実現するために、ＴＦＴ素子
を１画素当たり２個ずつ形成して冗長構成をとったもの
が多い。
【０００４】図８はアクティブマトリクス液晶ディスプ
レイの１セルの等価回路であり、図９(a)に例示するよ
うな駆動波形で駆動される。図９において、ソース電圧
(VS) は、ゲート・ソース間容量（ＣGS）およびドレイン
・ソース間の容量（ＣDS）の影響を受けて変化する。こ
こで、ゲート電圧の変動（ΔＶG ) およびドレイン電圧
の変動（ΔＶD ) によるソース電位の変動（ΔＶS )
は、次式によって表される。
レイの１セルの等価回路であり、図９(a)に例示するよ
うな駆動波形で駆動される。図９において、ソース電圧
(VS) は、ゲート・ソース間容量（ＣGS）およびドレイン
・ソース間の容量（ＣDS）の影響を受けて変化する。こ
こで、ゲート電圧の変動（ΔＶG ) およびドレイン電圧
の変動（ΔＶD ) によるソース電位の変動（ΔＶS )
は、次式によって表される。
【０００５】
【数１】
【０００６】
【数２】 ΔＶS ：ソース電圧の変動分 ΔＶD ：ドレイン電圧の変動分 ＣGS：ゲート・ソース容量 ＣLC：液晶セル容量 ΔＶG ：ゲート電圧の変動分 ＶD ：液晶セル印加電圧 ＣDS：ドレイン・ソース容量
【０００７】
【発明が解決しようとする課題】一般に、アクティブマ
トリクス液晶ディスプレイは、液晶に印加される電圧の
対称性を維持するため、このＶS のΔＶG による変化分
を、共通電極にＶC を印加して補正している。ところ
が、液晶は誘電異方性を持っていて液晶分子が立ってい
る状態と寝ている状態とでは静電容量が異なるため、液
晶セル容量（ＣLC）が液晶セル印加電圧（ＶD ）に依存
して変わるので、ＶC による補正だけでは、このΔＶS
を完全に補正することができない。
トリクス液晶ディスプレイは、液晶に印加される電圧の
対称性を維持するため、このＶS のΔＶG による変化分
を、共通電極にＶC を印加して補正している。ところ
が、液晶は誘電異方性を持っていて液晶分子が立ってい
る状態と寝ている状態とでは静電容量が異なるため、液
晶セル容量（ＣLC）が液晶セル印加電圧（ＶD ）に依存
して変わるので、ＶC による補正だけでは、このΔＶS
を完全に補正することができない。
【０００８】したがって、固定パターンを表示させたと
き、セルによっては非対称波形が印加される場合があ
る。非対称波形が印加されたセルでは、ＤＣバイアスが
印加されることになるので、配向膜に分極電荷が蓄積さ
れる。ここで画面を書き換え、外部から新たに対称な電
圧波形を印加すると、分極電荷が蓄えられたセルでは、
液晶セルに印加される電圧が周囲と異なり、透過率に変
化が生じる。これが残像となって認識され、静止画の画
質を低下させる。
き、セルによっては非対称波形が印加される場合があ
る。非対称波形が印加されたセルでは、ＤＣバイアスが
印加されることになるので、配向膜に分極電荷が蓄積さ
れる。ここで画面を書き換え、外部から新たに対称な電
圧波形を印加すると、分極電荷が蓄えられたセルでは、
液晶セルに印加される電圧が周囲と異なり、透過率に変
化が生じる。これが残像となって認識され、静止画の画
質を低下させる。
【０００９】これを防ぐため、通常は図８のように、液
晶セルと並列に蓄積容量(Cs)を設け、液晶セル容量ＣLC
の変動がΔＶS に与える影響を小さくしている。しか
し、蓄積容量を設けたとしても、せいぜい液晶容量ＣLC
の２〜３倍であるので、ΔＶSに与える影響を完全に無
くすことはできない。また、蓄積容量は画素に重ねて形
成するため、パネルの透過率を低下させることになり、
明るく鮮明な画質を提供するのが困難となる。
晶セルと並列に蓄積容量(Cs)を設け、液晶セル容量ＣLC
の変動がΔＶS に与える影響を小さくしている。しか
し、蓄積容量を設けたとしても、せいぜい液晶容量ＣLC
の２〜３倍であるので、ΔＶSに与える影響を完全に無
くすことはできない。また、蓄積容量は画素に重ねて形
成するため、パネルの透過率を低下させることになり、
明るく鮮明な画質を提供するのが困難となる。
【００１０】一方、アクティブマトリクス表示装置で
は、オープン欠陥を救済して無欠陥を実現するために、
図７に鎖線で示すように多くの場合１セルに２個以上の
TFT を形成して冗長構成をとっている。したがって、そ
れだけパネル開口率が下がるほか、ゲート・ソース容量
ＣGSがＴＦＴの数だけ増えるので、蓄積容量Csを大きく
しなければ残像を除けない。蓄積容量を大きくすれば、
必然的に透過率が下がり、明るく鮮明な画質を提供する
のが困難である。
は、オープン欠陥を救済して無欠陥を実現するために、
図７に鎖線で示すように多くの場合１セルに２個以上の
TFT を形成して冗長構成をとっている。したがって、そ
れだけパネル開口率が下がるほか、ゲート・ソース容量
ＣGSがＴＦＴの数だけ増えるので、蓄積容量Csを大きく
しなければ残像を除けない。蓄積容量を大きくすれば、
必然的に透過率が下がり、明るく鮮明な画質を提供する
のが困難である。
【００１１】図10は、ＴＦＴ液晶表示装置の断面構造を
示したものであり、透明基板２に画素電極１やゲートバ
スラインGL、ドレインバスラインDL、ＴＦＴなどが形成
されたアクティブマトリクス基板３と、透明基板４の内
面に共通電極５が形成された対向基板６との間に、液晶
７が封入されている。
示したものであり、透明基板２に画素電極１やゲートバ
スラインGL、ドレインバスラインDL、ＴＦＴなどが形成
されたアクティブマトリクス基板３と、透明基板４の内
面に共通電極５が形成された対向基板６との間に、液晶
７が封入されている。
【００１２】ゲートバスラインGLに印加される波形の振
幅はおよそ20Ｖで、ドレインバスラインDLに印加される
波形の振幅は10Ｖ程度なため、最大20Ｖ程度の電位差が
ゲートバスラインGLと画素電極１との間に生じる。
幅はおよそ20Ｖで、ドレインバスラインDLに印加される
波形の振幅は10Ｖ程度なため、最大20Ｖ程度の電位差が
ゲートバスラインGLと画素電極１との間に生じる。
【００１３】高精細液晶ディスプレイでは、ゲートバス
ラインGLと画素電極１の間隔Ｗが10μｓ程度と狭いた
め、ゲートバスラインGLに近い部分で画素の電位が変調
を受け、液晶分子が誤動作して画質を著しく劣化させ
る。すなわち、図７に示すように、ゲートバスラインGL
に沿って両側に異なった色のドメインｄが発生する。
ラインGLと画素電極１の間隔Ｗが10μｓ程度と狭いた
め、ゲートバスラインGLに近い部分で画素の電位が変調
を受け、液晶分子が誤動作して画質を著しく劣化させ
る。すなわち、図７に示すように、ゲートバスラインGL
に沿って両側に異なった色のドメインｄが発生する。
【００１４】本発明の技術的課題は、このような問題に
着目し、残像が発生せず、かつパネル開口率が高く明る
い鮮明な画質を得ることができ、またゲートバスライン
に沿ってドメインが発生することのないアクティブマト
リクス液晶表示装置を実現することにある。
着目し、残像が発生せず、かつパネル開口率が高く明る
い鮮明な画質を得ることができ、またゲートバスライン
に沿ってドメインが発生することのないアクティブマト
リクス液晶表示装置を実現することにある。
【００１５】
【課題を解決するための手段】図１は本発明によるアク
ティブマトリクス液晶表示装置の基本原理を説明する図
であり、(a) はアクティブマトリクス液晶表示装置の断
面図、(b) はＴＦＴ部の断面図、(c) は等価回路であ
る。
ティブマトリクス液晶表示装置の基本原理を説明する図
であり、(a) はアクティブマトリクス液晶表示装置の断
面図、(b) はＴＦＴ部の断面図、(c) は等価回路であ
る。
【００１６】(a)図に示すように、透明基板２に画素電
極１やゲートバスラインGL、ドレインバスライン(DL)、
ＴＦＴなどが形成されたアクティブマトリクス基板３
と、透明基板４の内面に共通電極５が形成された対向基
板６との間に、液晶７が封入されている。そして、複数
のドレインバスラインとゲートバスラインが直交し、そ
の交点近傍にＴＦＴとそれに対応する画素電極１が設け
られている。
極１やゲートバスラインGL、ドレインバスライン(DL)、
ＴＦＴなどが形成されたアクティブマトリクス基板３
と、透明基板４の内面に共通電極５が形成された対向基
板６との間に、液晶７が封入されている。そして、複数
のドレインバスラインとゲートバスラインが直交し、そ
の交点近傍にＴＦＴとそれに対応する画素電極１が設け
られている。
【００１７】請求項１の発明は、前記のようなアクティ
ブマトリクス液晶表示装置において、２種類のＴＦＴを
重ねて作製することで冗長構成をとったものである。
ブマトリクス液晶表示装置において、２種類のＴＦＴを
重ねて作製することで冗長構成をとったものである。
【００１８】請求項２の発明は、前記のようなアクティ
ブマトリクス液晶表示装置において、ゲートバスライン
GLが、絶縁膜８を介して２層に重ねた構造になってお
り、上下のゲートバスラインに印加する走査波形が、互
いに逆極性の波形となるように、駆動回路を接続した構
成である。
ブマトリクス液晶表示装置において、ゲートバスライン
GLが、絶縁膜８を介して２層に重ねた構造になってお
り、上下のゲートバスラインに印加する走査波形が、互
いに逆極性の波形となるように、駆動回路を接続した構
成である。
【００１９】請求項３の発明は、前記２層構造のゲート
バスラインに対応させて、逆スタッガ構造のＴＦＴ素子
とスタッガ構造のＴＦＴ素子を積み重ねて２つのＴＦＴ
を作製し、一方をｎチャンネルのＴＦＴ素子とし、もう
一方をｐチャンネルのＴＦＴ素子とした構造である。
バスラインに対応させて、逆スタッガ構造のＴＦＴ素子
とスタッガ構造のＴＦＴ素子を積み重ねて２つのＴＦＴ
を作製し、一方をｎチャンネルのＴＦＴ素子とし、もう
一方をｐチャンネルのＴＦＴ素子とした構造である。
【００２０】請求項４の発明は、図６のように、実際に
は素子として駆動しない疑似ＴＦＴ素子と、スタッガ構
造または逆スタッガ構造のＴＦＴ素子を積み重ねた構造
とし、ＴＦＴ素子をｎチャンネルまたはｐチャンネルの
ＴＦＴ素子とした構造である。
は素子として駆動しない疑似ＴＦＴ素子と、スタッガ構
造または逆スタッガ構造のＴＦＴ素子を積み重ねた構造
とし、ＴＦＴ素子をｎチャンネルまたはｐチャンネルの
ＴＦＴ素子とした構造である。
【００２１】
【作用】請求項１のように、二つのＴＦＴを重ねて作製
することで冗長構成をとっているため、従来のように同
一面内に二つのＴＦＴを作製する場合と違って、開口率
を下げずにオープン欠陥を救済できる。
することで冗長構成をとっているため、従来のように同
一面内に二つのＴＦＴを作製する場合と違って、開口率
を下げずにオープン欠陥を救済できる。
【００２２】請求項２は、絶縁膜８を介して２層に重ね
てゲートバスラインを構成し、上部のゲートバスライン
と下部のゲートバスラインに互いに逆極性の駆動波形を
印加して、電位が互いに相殺されるようにしているの
で、ゲートバスラインGLと画素電極１間の電位差が小さ
くなる。その結果、ゲートバスライン近傍の画素電極の
電位が変調を起こしにくく、ドメインの発生を防止する
ことができ、画質が格段に向上する。
てゲートバスラインを構成し、上部のゲートバスライン
と下部のゲートバスラインに互いに逆極性の駆動波形を
印加して、電位が互いに相殺されるようにしているの
で、ゲートバスラインGLと画素電極１間の電位差が小さ
くなる。その結果、ゲートバスライン近傍の画素電極の
電位が変調を起こしにくく、ドメインの発生を防止する
ことができ、画質が格段に向上する。
【００２３】請求項３のように、前記の２層構造のゲー
トバスラインに対応させて、逆スタッガ構造のＴＦＴ素
子とスタッガ構造のＴＦＴ素子を積み重ねて２つのＴＦ
Ｔを作製し、一方をｎチャンネルのＴＦＴ素子とし、も
う一方をｐチャンネルのＴＦＴ素子とすることにより、
ゲート・ソース間容量の等しい２つのＴＦＴに、互いに
電位を相殺する駆動波形が印加されるため、ソース電圧
（ＶS ）は、ゲート・ソース間容量（ＣGS）の影響を受
けない。したがって、残像の焼付きを解消するための蓄
積容量を形成する必要がなく、透過率を下げずに残像の
焼きつきを完全に解消することができる。
トバスラインに対応させて、逆スタッガ構造のＴＦＴ素
子とスタッガ構造のＴＦＴ素子を積み重ねて２つのＴＦ
Ｔを作製し、一方をｎチャンネルのＴＦＴ素子とし、も
う一方をｐチャンネルのＴＦＴ素子とすることにより、
ゲート・ソース間容量の等しい２つのＴＦＴに、互いに
電位を相殺する駆動波形が印加されるため、ソース電圧
（ＶS ）は、ゲート・ソース間容量（ＣGS）の影響を受
けない。したがって、残像の焼付きを解消するための蓄
積容量を形成する必要がなく、透過率を下げずに残像の
焼きつきを完全に解消することができる。
【００２４】これに対し、請求項４の場合は、片方のＴ
ＦＴが疑似なため、ＴＦＴとしては機能せず、冗長構成
は不可能であるが、蓄積容量無しに残像を防止できるほ
か、ゲートバスライン近傍の画素電極にドメインが発生
するのも防止できる。
ＦＴが疑似なため、ＴＦＴとしては機能せず、冗長構成
は不可能であるが、蓄積容量無しに残像を防止できるほ
か、ゲートバスライン近傍の画素電極にドメインが発生
するのも防止できる。
【００２５】
【実施例】次に本発明によるアクティブマトリクス液晶
表示装置が実際上どのように具体化されるかを実施例で
説明する。図２は１セルの平面図であり、図３は図２の
ａ−ａ断面図、図４は図２のｂ−ｂ断面図である。
表示装置が実際上どのように具体化されるかを実施例で
説明する。図２は１セルの平面図であり、図３は図２の
ａ−ａ断面図、図４は図２のｂ−ｂ断面図である。
【００２６】図３に例示するように、ゲートバスライン
GLは、SiO2とSiNx等の絶縁膜81、82を挟んで、上部ゲー
トバスラインGLｐと下部ゲートバスラインGLｎに分かれ
ている。ゲートバスラインGLｐ、GLｎの材質は、Ti（チ
タン）あるいはCr（クロム）などが適している。
GLは、SiO2とSiNx等の絶縁膜81、82を挟んで、上部ゲー
トバスラインGLｐと下部ゲートバスラインGLｎに分かれ
ている。ゲートバスラインGLｐ、GLｎの材質は、Ti（チ
タン）あるいはCr（クロム）などが適している。
【００２７】また、図２に示すように、ゲートバスライ
ンGLｐ、GLｎに入力する走査波形は、互いに電位を相殺
するようになっている。すなわち、上部ゲートバスライ
ンGLｐはｐ型のＴＦＴ素子を、下部ゲートバスラインGL
ｎにはｎ型のＴＦＴ素子を駆動していると仮定すると、
上部ゲートバスラインGLｐには負のパルスが、下部ゲー
トバスラインGLｎには正のパルスが入力される。
ンGLｐ、GLｎに入力する走査波形は、互いに電位を相殺
するようになっている。すなわち、上部ゲートバスライ
ンGLｐはｐ型のＴＦＴ素子を、下部ゲートバスラインGL
ｎにはｎ型のＴＦＴ素子を駆動していると仮定すると、
上部ゲートバスラインGLｐには負のパルスが、下部ゲー
トバスラインGLｎには正のパルスが入力される。
【００２８】図４はＴＦＴ部の詳細を示したものであ
る。薄膜トランジスタは逆スタッガ構造の上にスタッガ
構造を積み重ねた構造となっており、以下のようにして
作製する。透明ガラス基板２上に、TiあるいはCrをスパ
ッタして全面に堆積させ、図３の下側ゲートバスライン
GLｎおよびゲート電極G1をパターニングする。
る。薄膜トランジスタは逆スタッガ構造の上にスタッガ
構造を積み重ねた構造となっており、以下のようにして
作製する。透明ガラス基板２上に、TiあるいはCrをスパ
ッタして全面に堆積させ、図３の下側ゲートバスライン
GLｎおよびゲート電極G1をパターニングする。
【００２９】次に、その上からSiO2およびSiNxにより、
図３における絶縁膜81、82およびゲート絶縁膜９、10を
形成すると共に、a-Si（アモルファスシリコン）による
半導体層11をプラズマＣＶＤ（ＰＣＶＤ）法により連続
して堆積させ、トランジスタのパターンでパターニング
する。さらに、ｎ+ 型a-Si、SiNxによるチャンネル保護
膜12、13およびAlによるソース電極Ｓ（ソースバスライ
ン）並びにドレイン電極Ｄ（ドレインバスライン）をＰ
ＣＶＤ法とスパッタで堆積して、電極パターンで共通に
パターニングし、次にＩＴＯ（インジウム錫酸化物）を
スパッタ法により堆積して、画素電極のパターンでパタ
ーニングする。
図３における絶縁膜81、82およびゲート絶縁膜９、10を
形成すると共に、a-Si（アモルファスシリコン）による
半導体層11をプラズマＣＶＤ（ＰＣＶＤ）法により連続
して堆積させ、トランジスタのパターンでパターニング
する。さらに、ｎ+ 型a-Si、SiNxによるチャンネル保護
膜12、13およびAlによるソース電極Ｓ（ソースバスライ
ン）並びにドレイン電極Ｄ（ドレインバスライン）をＰ
ＣＶＤ法とスパッタで堆積して、電極パターンで共通に
パターニングし、次にＩＴＯ（インジウム錫酸化物）を
スパッタ法により堆積して、画素電極のパターンでパタ
ーニングする。
【００３０】この後、SiO2による絶縁膜16、ｐ+ 型a-S
i、SiNxによる絶縁膜17、18をＰＣＶＤ法とスパッタで
堆積させ、トランジスタのパターンでパターニングす
る。そしてa-Siによる半導体層19およびSiO2およびSiNx
によるゲート絶縁膜20、21をＰＣＶＤ法により連続して
堆積させ、トランジスタのパターンでパターニングす
る。
i、SiNxによる絶縁膜17、18をＰＣＶＤ法とスパッタで
堆積させ、トランジスタのパターンでパターニングす
る。そしてa-Siによる半導体層19およびSiO2およびSiNx
によるゲート絶縁膜20、21をＰＣＶＤ法により連続して
堆積させ、トランジスタのパターンでパターニングす
る。
【００３１】最後に、TiあるいはCrをスパッタにより全
面に堆積させ、図３の上部ゲートバスラインGLｐおよび
ゲート電極G2をパターニングする。これら２種類のＴＦ
Ｔのうち、ｐ型のＴＦＴを駆動する上側のゲートバスラ
インGLｐには、負の走査パルスを印加し、ｎ型のＴＦＴ
を駆動する下側のゲートバスラインGLｎには、正の走査
パルスを印加する。
面に堆積させ、図３の上部ゲートバスラインGLｐおよび
ゲート電極G2をパターニングする。これら２種類のＴＦ
Ｔのうち、ｐ型のＴＦＴを駆動する上側のゲートバスラ
インGLｐには、負の走査パルスを印加し、ｎ型のＴＦＴ
を駆動する下側のゲートバスラインGLｎには、正の走査
パルスを印加する。
【００３２】なお、上下逆にして、下側に形成したｐ型
のＴＦＴに下側のゲートバスラインで負の走査パルスを
印加し、上側に形成したｎ型のＴＦＴに上側のゲートバ
スラインで正の走査パルスを印加してもよい。
のＴＦＴに下側のゲートバスラインで負の走査パルスを
印加し、上側に形成したｎ型のＴＦＴに上側のゲートバ
スラインで正の走査パルスを印加してもよい。
【００３３】図５はＴＦＴの他の実施例である。薄膜ト
ランジスタはスタッガ構造の上に逆スタッガ構造を積み
重ねた構造となっており、以下のようにして作製する。
透明ガラス基板２の上に、Alをスパッタにより全面に堆
積させ、ソース電極Ｓ（ソースバスライン）並びにドレ
イン電極Ｄ（ドレインバスライン）をパターニングす
る。
ランジスタはスタッガ構造の上に逆スタッガ構造を積み
重ねた構造となっており、以下のようにして作製する。
透明ガラス基板２の上に、Alをスパッタにより全面に堆
積させ、ソース電極Ｓ（ソースバスライン）並びにドレ
イン電極Ｄ（ドレインバスライン）をパターニングす
る。
【００３４】次にｎ+ 型a-Si、a-Siによる半導体層23、
24、SiO2およびSiNxによるゲート絶縁膜25、26をスパッ
タとＰＣＶＤ法により連続して堆積させ、トランジスタ
のパターンでパターニングする。
24、SiO2およびSiNxによるゲート絶縁膜25、26をスパッ
タとＰＣＶＤ法により連続して堆積させ、トランジスタ
のパターンでパターニングする。
【００３５】さらに、TiあるいはCr、SiO2絶縁膜、Tiあ
るいはCrの順にスパッタにより全面に堆積させ、図１の
下側ゲートバスラインGLｎ、絶縁膜８、上側GLｐを形成
するとともに、ゲート電極G1、上下間の絶縁層28および
ゲート電極G2をパターニングする。
るいはCrの順にスパッタにより全面に堆積させ、図１の
下側ゲートバスラインGLｎ、絶縁膜８、上側GLｐを形成
するとともに、ゲート電極G1、上下間の絶縁層28および
ゲート電極G2をパターニングする。
【００３６】その後、その上にSiO2およびSiNxによるゲ
ート絶縁膜30、31、a-Siによる半導体層32をＰＣＶＤ法
により連続して堆積させ、トランジスタのパターンでパ
ターニングする。さらに、ｐ+ 型a-Si、SiNxによるチャ
ンネル保護膜33、34をＰＣＶＤ法で堆積して、電極パタ
ーンで共通にパターニングする。
ート絶縁膜30、31、a-Siによる半導体層32をＰＣＶＤ法
により連続して堆積させ、トランジスタのパターンでパ
ターニングする。さらに、ｐ+ 型a-Si、SiNxによるチャ
ンネル保護膜33、34をＰＣＶＤ法で堆積して、電極パタ
ーンで共通にパターニングする。
【００３７】そして、SiO2絶縁膜35でトランジスタを保
護した後、Alによるソース電極Ｓ（ソースバスライン）
並びにドレイン電極Ｄ（ドレインバスライン）をＰＣＶ
Ｄ法とスパッタで堆積して、電極パターンで共通にパタ
ーニングし、下側のＴＦＴと接続する。次にＩＴＯをス
パッタ法により堆積して、画素電極のパターンでパター
ニングする。
護した後、Alによるソース電極Ｓ（ソースバスライン）
並びにドレイン電極Ｄ（ドレインバスライン）をＰＣＶ
Ｄ法とスパッタで堆積して、電極パターンで共通にパタ
ーニングし、下側のＴＦＴと接続する。次にＩＴＯをス
パッタ法により堆積して、画素電極のパターンでパター
ニングする。
【００３８】これら２種類のＴＦＴのうち、ｐ型のＴＦ
Ｔを駆動しているゲートバスラインには、負の走査パル
スを印加し、ｎ型のＴＦＴを駆動しているゲートバスラ
インには、正の走査パルスを印加する。
Ｔを駆動しているゲートバスラインには、負の走査パル
スを印加し、ｎ型のＴＦＴを駆動しているゲートバスラ
インには、正の走査パルスを印加する。
【００３９】図６は請求項４に示す疑似のＴＦＴを有す
る実施例である。薄膜トランジスタは、逆スタッガ構造
の上に実際には動作しない疑似のスタッガ構造を積み重
ねた構造となっている。作製プロセスは以下のとおりで
ある。
る実施例である。薄膜トランジスタは、逆スタッガ構造
の上に実際には動作しない疑似のスタッガ構造を積み重
ねた構造となっている。作製プロセスは以下のとおりで
ある。
【００４０】透明ガラス基板２の上に、TiあるいはCrを
スパッタにより全面に堆積させ、図３の下側ゲートバス
ラインGLｎおよびゲート電極G1をパターニングする。次
に、その上からSiO2およびSiNxにより、図３における絶
縁膜81、82およびゲート絶縁膜９、10を形成するととも
に、a-Siによる半導体層11をＰＣＶＤ法により連続して
堆積させ、トランジスタのパターンでパターニングす
る。
スパッタにより全面に堆積させ、図３の下側ゲートバス
ラインGLｎおよびゲート電極G1をパターニングする。次
に、その上からSiO2およびSiNxにより、図３における絶
縁膜81、82およびゲート絶縁膜９、10を形成するととも
に、a-Siによる半導体層11をＰＣＶＤ法により連続して
堆積させ、トランジスタのパターンでパターニングす
る。
【００４１】さらに、ｎ+ 型a-Si、SiNxによるチャンネ
ル保護膜12、13およびAlによるソース電極Ｓ（ソースバ
スライン）並びにドレイン電極Ｄ（ドレインバスライ
ン）をＰＣＶＤ法とスパッタで堆積して、電極パターン
で共通にパターニングし、次にＩＴＯをスパッタ法によ
り堆積して、画素電極のパターンでパターニングする。
ル保護膜12、13およびAlによるソース電極Ｓ（ソースバ
スライン）並びにドレイン電極Ｄ（ドレインバスライ
ン）をＰＣＶＤ法とスパッタで堆積して、電極パターン
で共通にパターニングし、次にＩＴＯをスパッタ法によ
り堆積して、画素電極のパターンでパターニングする。
【００４２】これまでのプロセスは、図４の実施例と同
じであるが、上側のＴＦＴは疑似なため、SiO2による絶
縁膜16を全面に、そしてSiNxによる絶縁膜18をＰＣＶＤ
法とスパッタで堆積させ、トランジスタのパターンでパ
ターニングする。そしてa-Siによる半導体層19およびSi
O2およびSiNxによるゲート絶縁膜20、21をＰＣＶＤ法に
より連続して堆積させ、トランジスタのパターンでパタ
ーニングする。
じであるが、上側のＴＦＴは疑似なため、SiO2による絶
縁膜16を全面に、そしてSiNxによる絶縁膜18をＰＣＶＤ
法とスパッタで堆積させ、トランジスタのパターンでパ
ターニングする。そしてa-Siによる半導体層19およびSi
O2およびSiNxによるゲート絶縁膜20、21をＰＣＶＤ法に
より連続して堆積させ、トランジスタのパターンでパタ
ーニングする。
【００４３】最後に、TiあるいはCrをスパッタにより全
面に堆積させ、図３の上部ゲートバスラインGLｐおよび
ゲート電極G2をパターニングする。
面に堆積させ、図３の上部ゲートバスラインGLｐおよび
ゲート電極G2をパターニングする。
【００４４】これら２種類のＴＦＴのうち、上側の疑似
ＴＦＴを駆動している上側のゲートバスラインGLｐに
は、負の走査パルスを印加し、下側のｎ型のＴＦＴを駆
動している下側のゲートバスラインGLｎには、正の走査
パルスを印加する。
ＴＦＴを駆動している上側のゲートバスラインGLｐに
は、負の走査パルスを印加し、下側のｎ型のＴＦＴを駆
動している下側のゲートバスラインGLｎには、正の走査
パルスを印加する。
【００４５】
【発明の効果】請求項１のように、二つのＴＦＴを重ね
て作製し、冗長構成をとることで、開口率を下げずにオ
ープン欠陥を救済できる。また、請求項２のように、絶
縁膜８を介して２層に重ねてゲートバスラインを構成
し、上下のゲートバスラインに電位が互いに相殺される
ように走査パルスを印加することで、ゲートバスライン
近傍の画素電極の電位が変調を起こしにくく、ドメイン
の発生を防止することができる。
て作製し、冗長構成をとることで、開口率を下げずにオ
ープン欠陥を救済できる。また、請求項２のように、絶
縁膜８を介して２層に重ねてゲートバスラインを構成
し、上下のゲートバスラインに電位が互いに相殺される
ように走査パルスを印加することで、ゲートバスライン
近傍の画素電極の電位が変調を起こしにくく、ドメイン
の発生を防止することができる。
【００４６】さらに、請求項３のように、前記の２層構
造のゲートバスラインに対応させて、逆スタッガ構造の
ＴＦＴ素子とスタッガ構造のＴＦＴ素子を積み重ねて２
つのＴＦＴを作製し、一方をｎチャンネルのＴＦＴ素子
とし、もう一方をｐチャンネルのＴＦＴ素子とすること
にり、残像の焼付きを解消するための蓄積容量を形成す
る必要がなく、透過率を下げずに残像の焼きつきを完全
に解消することができる。
造のゲートバスラインに対応させて、逆スタッガ構造の
ＴＦＴ素子とスタッガ構造のＴＦＴ素子を積み重ねて２
つのＴＦＴを作製し、一方をｎチャンネルのＴＦＴ素子
とし、もう一方をｐチャンネルのＴＦＴ素子とすること
にり、残像の焼付きを解消するための蓄積容量を形成す
る必要がなく、透過率を下げずに残像の焼きつきを完全
に解消することができる。
【００４７】また、請求項４の場合は、片方のＴＦＴが
疑似なため、冗長構成は不可能であるが、蓄積容量無し
に残像を防止でき、かつ画素電極のゲートバスライン近
傍におけるドメイン発生も防止できる。
疑似なため、冗長構成は不可能であるが、蓄積容量無し
に残像を防止でき、かつ画素電極のゲートバスライン近
傍におけるドメイン発生も防止できる。
【図１】本発明によるアクティブマトリクス液晶表示装
置の基本原理を説明する図で、(a) はアクティブマトリ
クス液晶表示装置の断面図、(b) はＴＦＴ部の断面図、
(c) は等価回路である。
置の基本原理を説明する図で、(a) はアクティブマトリ
クス液晶表示装置の断面図、(b) はＴＦＴ部の断面図、
(c) は等価回路である。
【図２】本発明の実施例を示す平面図である。
【図３】図２のａ−ａ断面図である。
【図４】図２のｂ−ｂ断面図である。
【図５】ＴＦＴ部の別の実施例を示す断面図である。
【図６】請求項４に示す疑似のＴＦＴを有する実施例の
断面図である。
断面図である。
【図７】従来のアクティブマトリクス液晶表示装置の１
セル部の平面図である。
セル部の平面図である。
【図８】従来のアクティブマトリクス液晶表示装置の１
セル部の等価回路である。
セル部の等価回路である。
【図９】アクティブマトリクス液晶表示装置における印
加波形と液晶セル波形を示す図である。
加波形と液晶セル波形を示す図である。
【図10】従来のアクティブマトリクス液晶表示装置の断
面図である。
面図である。
Tr ＴＦＴ Trn ｎ型ＴＦＴ Trp ｐ型ＴＦＴ G,G1,G2 ゲート Ｄ ドレイン Ｓ ソース GL ゲートバスライン GLn ｎ型のＴＦＴに接続されたゲートバスライン GLp ｐ型のＴＦＴに接続されたのゲートバスライン DL ドレインバスライン １ 画素電極 ｄ ドメイン 2,4 透明基板 ３ アクティブマトリクス基板 ５ 対向電極 ６ 対向基板 ７ 液晶 8,81,82 絶縁膜 9,10,20,21,25,26,30,31 ゲート絶縁膜 11,24 a-Si半導体層 12,23 ｎ+ 型a-Si 17,33 ｐ+ 型a-Si 19,32 a-Si半導体層
Claims (4)
- 【請求項１】 複数のドレインバスライン(DL)とゲート
バスライン(GL)が直交し、その交点近傍に薄膜トランジ
スタ(Tr)とそれに対応する画素電極(1) が設けられたア
クティブマトリクス基板(3) と、対向電極(5) を有する
対向基板(6)と、アクティブマトリクス基板(3) と対向
基板(6) に挟持された液晶(7) よりなるアクティブマト
リクス液晶パネルにおいて、 ２種類のＴＦＴを重ねて作製することで冗長構成をとっ
たことを特徴とするアクティブマトリクス液晶表示装
置。 - 【請求項２】 複数のドレインバスライン(DL)とゲート
バスライン(GL)が直交し、その交点近傍に薄膜トランジ
スタ(Tr)とそれに対応する画素電極(1) が設けられたア
クティブマトリクス基板(3) と、対向電極(5) を有する
対向基板(6)と、アクティブマトリクス基板(3) と対向
基板(6) に挟持された液晶(7) よりなるアクティブマト
リクス液晶パネルにおいて、 ゲートバスライン(GL)を絶縁膜(8) を介して２層構造と
し、上下のゲートバスライン(GLp, GLn)に印加する走査
パルスの波形が互いに逆極性となるように、駆動回路を
接続したことを特徴とするアクティブマトリクス液晶表
示装置。 - 【請求項３】 前記の２層構造のゲートバスライン(GL)
に対応させて、逆スタッガ構造のＴＦＴ素子とスタッガ
構造のＴＦＴ素子を積み重ねて２つのＴＦＴを作製し、
一方をｎチャンネルのＴＦＴ素子とし、もう一方をｐチ
ャンネルのＴＦＴ素子としたことを特徴とする請求項２
記載のアクティブマトリクス液晶表示装置。 - 【請求項４】 実際には素子として駆動しない疑似ＴＦ
Ｔ素子と、スタッガ構造または逆スタッガ構造のＴＦＴ
素子を積み重ねた構造とし、ＴＦＴ素子をｎチャンネル
またはｐチャンネルのＴＦＴ素子としたことを特徴とす
る請求項２記載のアクティブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594592A JP3059291B2 (ja) | 1992-03-16 | 1992-03-16 | アクティブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594592A JP3059291B2 (ja) | 1992-03-16 | 1992-03-16 | アクティブマトリクス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257169A true JPH05257169A (ja) | 1993-10-08 |
| JP3059291B2 JP3059291B2 (ja) | 2000-07-04 |
Family
ID=13013218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5594592A Expired - Lifetime JP3059291B2 (ja) | 1992-03-16 | 1992-03-16 | アクティブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059291B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208085A (ja) * | 2004-01-20 | 2005-08-04 | Sony Corp | 表示装置及び補助信号線駆動回路 |
| US7306981B2 (en) * | 2001-11-16 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor manufacturing method |
| JP2008003290A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 液晶表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4229967B2 (ja) | 2007-03-08 | 2009-02-25 | 日信工業株式会社 | ピストンシール部材及び該ピストンシール部材を用いたディスクブレーキ |
-
1992
- 1992-03-16 JP JP5594592A patent/JP3059291B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7306981B2 (en) * | 2001-11-16 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor manufacturing method |
| US7833851B2 (en) | 2001-11-16 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005208085A (ja) * | 2004-01-20 | 2005-08-04 | Sony Corp | 表示装置及び補助信号線駆動回路 |
| JP4556433B2 (ja) * | 2004-01-20 | 2010-10-06 | ソニー株式会社 | 表示装置 |
| JP2008003290A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 液晶表示装置 |
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| Publication number | Publication date |
|---|---|
| JP3059291B2 (ja) | 2000-07-04 |
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