JPH05244767A - 調整されたチャージポンプおよびその方法 - Google Patents
調整されたチャージポンプおよびその方法Info
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- JPH05244767A JPH05244767A JP4321201A JP32120192A JPH05244767A JP H05244767 A JPH05244767 A JP H05244767A JP 4321201 A JP4321201 A JP 4321201A JP 32120192 A JP32120192 A JP 32120192A JP H05244767 A JPH05244767 A JP H05244767A
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- voltage
- terminal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Dc-Dc Converters (AREA)
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Abstract
(57)【要約】
【目的】 無駄な電力を消費することなくチャージポン
プ回路の出力電圧を調整可能にする。 【構成】 調整されたチャージポンプ（４３）は充電容
量（８０）を有するチャージポンプコア部（１１４）を
含む。充電容量（８０）の第１の端子（７２）の出力電
圧が保持容量（８１）に転送される。充電容量（８０）
の第２の端子（７３）は交互にノンオーバラップクロッ
ク信号に応じて正および負の電源電圧端子に接続され
る。充電容量（８０）の第１の端子（７２）は第１の
（１５０）および第２の（１５１）トランジスタを介し
て正の電源電圧端子に接続される。比例部分（１１２）
は出力電圧の所定の割合と基準電圧との比較結果に比例
して第１のトランジスタ（１５０）をバイアスすること
により粗調整を行う。積分部（１１３）は出力電圧と基
準電圧との間の積分された差分に比例して第２のトラン
ジスタ（１５１）をバイアスすることにより精密な調整
を行う。
プ回路の出力電圧を調整可能にする。 【構成】 調整されたチャージポンプ（４３）は充電容
量（８０）を有するチャージポンプコア部（１１４）を
含む。充電容量（８０）の第１の端子（７２）の出力電
圧が保持容量（８１）に転送される。充電容量（８０）
の第２の端子（７３）は交互にノンオーバラップクロッ
ク信号に応じて正および負の電源電圧端子に接続され
る。充電容量（８０）の第１の端子（７２）は第１の
（１５０）および第２の（１５１）トランジスタを介し
て正の電源電圧端子に接続される。比例部分（１１２）
は出力電圧の所定の割合と基準電圧との比較結果に比例
して第１のトランジスタ（１５０）をバイアスすること
により粗調整を行う。積分部（１１３）は出力電圧と基
準電圧との間の積分された差分に比例して第２のトラン
ジスタ（１５１）をバイアスすることにより精密な調整
を行う。
Description
【０００１】
【産業上の利用分野】この発明は一般的には電圧発生回
路に関し、かつより特定的には、調整されたチャージポ
ンプ回路（ｒｅｇｕｌａｔｅｄ ｃｈａｒｇｅ ｐｕｍ
ｐ ｃｉｒｃｕｉｔ）に関する。
路に関し、かつより特定的には、調整されたチャージポ
ンプ回路（ｒｅｇｕｌａｔｅｄ ｃｈａｒｇｅ ｐｕｍ
ｐ ｃｉｒｃｕｉｔ）に関する。
【０００２】
【従来の技術】幾つかの集積回路においては、内部回路
に供給するために利用可能な電源電圧を増大させる必要
がある。例えば、電気的に消去可能なプログラム可能リ
ードオンリメモリ（ＥＥＰＲＯＭ）はメモリビットをプ
ログラムするために伝統的な＋５．０ボルトの電源より
実質的に高い電圧を必要とする。内部チャージポンプ回
路は電源電圧を所望のプログラミング電圧に増大する。
内部電圧を増大するための伝統的な技術は電圧増倍回路
（ｖｏｌｔａｇｅ ｍｕｌｔｉｐｌｉｅｒ ｃｉｒｃｕ
ｉｔ）を使用することである。電圧増倍回路は充電容量
および２相のクロックを基本としている。１つのクロッ
ク位相の間、電源電圧は充電容量の第１の端子に印加さ
れ、一方第２の端子は接地される。次に、第２の位相の
間は、電源電圧源は充電容量の前記第１の端子から切り
離される。第２の端子はグランドから切り離され、かつ
電源電圧が第２の端子に印加される。従って、充電容量
の第１の端子はグランドを基準とした電源電圧の２倍の
電圧に増強される。充電容量の第１の端子における、こ
の電圧は次に保持容量を充電するために使用される。第
２のクロック位相の終りに、充電容量の第１の端子は該
保持容量から切り離されかつ再び電源電圧に結合され
る。保持容量の電圧はチャージポンプされた電圧を提供
する。この例は整数２倍の電圧増倍器を示し、負荷がな
い場合には、チャージポンプされた電圧は電源電圧の２
倍に等しい。他のチャージポンプ回路は直列に接続され
た２つのそのようなチャージポンプを有し整数４倍の電
圧増倍器を提供する。
に供給するために利用可能な電源電圧を増大させる必要
がある。例えば、電気的に消去可能なプログラム可能リ
ードオンリメモリ（ＥＥＰＲＯＭ）はメモリビットをプ
ログラムするために伝統的な＋５．０ボルトの電源より
実質的に高い電圧を必要とする。内部チャージポンプ回
路は電源電圧を所望のプログラミング電圧に増大する。
内部電圧を増大するための伝統的な技術は電圧増倍回路
（ｖｏｌｔａｇｅ ｍｕｌｔｉｐｌｉｅｒ ｃｉｒｃｕ
ｉｔ）を使用することである。電圧増倍回路は充電容量
および２相のクロックを基本としている。１つのクロッ
ク位相の間、電源電圧は充電容量の第１の端子に印加さ
れ、一方第２の端子は接地される。次に、第２の位相の
間は、電源電圧源は充電容量の前記第１の端子から切り
離される。第２の端子はグランドから切り離され、かつ
電源電圧が第２の端子に印加される。従って、充電容量
の第１の端子はグランドを基準とした電源電圧の２倍の
電圧に増強される。充電容量の第１の端子における、こ
の電圧は次に保持容量を充電するために使用される。第
２のクロック位相の終りに、充電容量の第１の端子は該
保持容量から切り離されかつ再び電源電圧に結合され
る。保持容量の電圧はチャージポンプされた電圧を提供
する。この例は整数２倍の電圧増倍器を示し、負荷がな
い場合には、チャージポンプされた電圧は電源電圧の２
倍に等しい。他のチャージポンプ回路は直列に接続され
た２つのそのようなチャージポンプを有し整数４倍の電
圧増倍器を提供する。
【０００３】電圧増倍チャージポンプ回路はまたバッテ
リを基本としたシステムにおいて有用である。バッテリ
電圧は低いかもしれないので、チャージポンプ回路は内
部回路への電圧を増大するために利用される。しかしな
がらこれが問題を生ずる。バッテリ電圧はそれが最初に
使われた時間（新しいバッテリまたは新しく再充電され
たバッテリ）とバッテリが死んだ時間との間に大きく変
動し得る。例えば、３個のタイプＡＡバッテリは、伝統
的な＋５．０ボルトの電源を使用する集積回路にとって
通常受入れ可能な、３．７５ボルトの公称電圧を有する
電源を形成するために利用できる。死ぬ前に、該バッテ
リ電圧は約２．７ボルトまで低下する。従って、電圧倍
増チャージポンプ回路を使用してその２．７ボルトの電
源電圧を５．４ボルトに増大することができる。しかし
ながら、バッテリが新しい場合には、各バッテリ電圧は
１．８ボルトほどの大きさになり、かつチャージポンプ
電源電圧は受入れがたいほど高くなる。例えば、電圧倍
増チャージポンプは再充電の間に１０．８ボルトと５．
４ボルトの間の電圧を提供する。１０．８ボルトの電源
は有害であり、それは５．０ボルトで動作するよう設計
された回路において信頼性が低下するからである。もし
相補型金属−酸化物−半導体（ＣＭＯＳ）技術が使用さ
れれば、ゲートの破裂およびラッチアップが発生するか
も知れない。従って、電源電圧を受入れ可能なレベルに
制限する必要がある。
リを基本としたシステムにおいて有用である。バッテリ
電圧は低いかもしれないので、チャージポンプ回路は内
部回路への電圧を増大するために利用される。しかしな
がらこれが問題を生ずる。バッテリ電圧はそれが最初に
使われた時間（新しいバッテリまたは新しく再充電され
たバッテリ）とバッテリが死んだ時間との間に大きく変
動し得る。例えば、３個のタイプＡＡバッテリは、伝統
的な＋５．０ボルトの電源を使用する集積回路にとって
通常受入れ可能な、３．７５ボルトの公称電圧を有する
電源を形成するために利用できる。死ぬ前に、該バッテ
リ電圧は約２．７ボルトまで低下する。従って、電圧倍
増チャージポンプ回路を使用してその２．７ボルトの電
源電圧を５．４ボルトに増大することができる。しかし
ながら、バッテリが新しい場合には、各バッテリ電圧は
１．８ボルトほどの大きさになり、かつチャージポンプ
電源電圧は受入れがたいほど高くなる。例えば、電圧倍
増チャージポンプは再充電の間に１０．８ボルトと５．
４ボルトの間の電圧を提供する。１０．８ボルトの電源
は有害であり、それは５．０ボルトで動作するよう設計
された回路において信頼性が低下するからである。もし
相補型金属−酸化物−半導体（ＣＭＯＳ）技術が使用さ
れれば、ゲートの破裂およびラッチアップが発生するか
も知れない。従って、電源電圧を受入れ可能なレベルに
制限する必要がある。
【０００４】電圧を制限するために幾つかの技術が利用
可能である。ツェナーダイオードのような、クランプ素
子を用いて出力電圧を低減することができる。該クラン
プ素子は必要なレベルに電圧を低下させるために過剰な
電圧の期間中は電流を吸引（ｓｉｎｋ）する。また、出
力電圧を低減するためにシャントレギュレーション方法
が使用できる。
可能である。ツェナーダイオードのような、クランプ素
子を用いて出力電圧を低減することができる。該クラン
プ素子は必要なレベルに電圧を低下させるために過剰な
電圧の期間中は電流を吸引（ｓｉｎｋ）する。また、出
力電圧を低減するためにシャントレギュレーション方法
が使用できる。
【０００５】
【発明が解決しようとする課題】しかしながら、いずれ
の場合もチャージポンプがツェナーダイオードまたはレ
ギュレーション装置を通して電流を浪費する。より多く
の電流が浪費されればされるほど、バッテリ寿命が短く
なる。従って、電圧を制限するために受動（ｐａｓｓｉ
ｖｅ）装置を使用するもの以外の技術が必要となる。
の場合もチャージポンプがツェナーダイオードまたはレ
ギュレーション装置を通して電流を浪費する。より多く
の電流が浪費されればされるほど、バッテリ寿命が短く
なる。従って、電圧を制限するために受動（ｐａｓｓｉ
ｖｅ）装置を使用するもの以外の技術が必要となる。
【０００６】
【課題を解決するための手段および作用】従って、本発
明によれば、１つの態様で、チャージポンプコア部、比
例手段、および積分手段を備えた調整されたチャージポ
ンプが提供される。チャージポンプコア部は第１の所定
の期間の間に容量の第１の端子に存在する電圧を第２の
電源電圧を基準とした第１の電源電圧に等しい量だけ増
大し、かつそれに応じて調整されたチャージポンプ電圧
を提供する。前記比例手段は基準電圧と比例電圧との間
の差に応じて前記電圧を比例的に変化させ、前記比例電
圧は前記チャージポンプされた電圧の所定の割合（ｆｒ
ａｃｔｉｏｎ）のものであり、該所定の割合は前記調整
されたチャージポンプ電圧が所望の値に等しい時に前記
比例電圧を前記基準電圧に等しくする。前記積分手段は
さらに前記比例電圧と前記基準電圧との差の積分に応じ
て前記第１の電圧を比例的に変化させる。
明によれば、１つの態様で、チャージポンプコア部、比
例手段、および積分手段を備えた調整されたチャージポ
ンプが提供される。チャージポンプコア部は第１の所定
の期間の間に容量の第１の端子に存在する電圧を第２の
電源電圧を基準とした第１の電源電圧に等しい量だけ増
大し、かつそれに応じて調整されたチャージポンプ電圧
を提供する。前記比例手段は基準電圧と比例電圧との間
の差に応じて前記電圧を比例的に変化させ、前記比例電
圧は前記チャージポンプされた電圧の所定の割合（ｆｒ
ａｃｔｉｏｎ）のものであり、該所定の割合は前記調整
されたチャージポンプ電圧が所望の値に等しい時に前記
比例電圧を前記基準電圧に等しくする。前記積分手段は
さらに前記比例電圧と前記基準電圧との差の積分に応じ
て前記第１の電圧を比例的に変化させる。
【０００７】他の態様においては、調整されたチャージ
ポンプ電圧を提供する方法が与えられ、該方法は充電容
量を提供する段階、それぞれ第１および第２のノンオー
バラップクロック信号に応じて、交互に、前記充電容量
の第２の端子を第１の電源電圧端子に結合し、あるいは
前記充電容量の第２の端子を第２の電源電圧端子に結合
する段階、前記充電容量の第１の端子における第１の電
圧に応答して調整されたチャージポンプ電圧を提供する
段階、該調整されたチャージポンプ電圧に比例する第２
の電圧を形成する段階、該第２の電圧を基準電圧と比較
する段階、前記第１の電源電圧端子と前記容量の第１の
端子との間に結合された、第１のトランジスタをバイア
スして前記第２の電圧の前記基準電圧に対する比較結果
に比例して導通的にする段階、前記第２の電圧と前記基
準電圧との間の差を積分する段階、そして前記第１の電
源電圧端子と前記充電容量の第１の端子との間に結合さ
れた、第２のトランジスタをバイアスして前記積分され
た差分に比例して導通的にする段階、を具備する。
ポンプ電圧を提供する方法が与えられ、該方法は充電容
量を提供する段階、それぞれ第１および第２のノンオー
バラップクロック信号に応じて、交互に、前記充電容量
の第２の端子を第１の電源電圧端子に結合し、あるいは
前記充電容量の第２の端子を第２の電源電圧端子に結合
する段階、前記充電容量の第１の端子における第１の電
圧に応答して調整されたチャージポンプ電圧を提供する
段階、該調整されたチャージポンプ電圧に比例する第２
の電圧を形成する段階、該第２の電圧を基準電圧と比較
する段階、前記第１の電源電圧端子と前記容量の第１の
端子との間に結合された、第１のトランジスタをバイア
スして前記第２の電圧の前記基準電圧に対する比較結果
に比例して導通的にする段階、前記第２の電圧と前記基
準電圧との間の差を積分する段階、そして前記第１の電
源電圧端子と前記充電容量の第１の端子との間に結合さ
れた、第２のトランジスタをバイアスして前記積分され
た差分に比例して導通的にする段階、を具備する。
【０００８】これらおよび他の特徴および利点は添付の
図面と共に以下の詳細な説明を参照することによりさら
に明瞭に理解されるであろう。
図面と共に以下の詳細な説明を参照することによりさら
に明瞭に理解されるであろう。
【０００９】
【実施例】図１は、本発明に係わる混合型信号処理シス
テム２２を使用したデジタルコードレス電話のハンドセ
ット２０をブロック形式で示す。ハンドセット２０は、
英国コードレス電話、第２世代（ＣＴ−２）またはデジ
タル型ヨーロッパコードレス電話（ＤＥＣＴ）標準のよ
うな、標準のプロトコルを実施する。例えば、ＣＴ−２
プロトコルによれば、電話信号はハンドセット２０とベ
ースステーションすなわち本体（図１では示されていな
い）との間で半２重またはピンポン機構によりデジタル
的にパケットで受信されかつ送信される。アンテナ２４
が電話信号の無線周波（ＲＦ）表現を送信しかつ受信す
るために使用される。ＲＦシステム２５がアンテナ２４
に接続されて電話データを受信しかつ復調し、そして送
信しかつ変調する。ここで用いられている、用語「信
号」は時間的に変化する電気信号を称し、かつ用語「デ
ジタル信号」は該信号の一連のデジタルサンプルを意味
する。「パケット」は前記デジタル信号の一部を含み、
あるいはこれに代えて、デジタルシグナリングビットと
共に、特定の数の前記電話信号のデジタルサンプルを含
む。
テム２２を使用したデジタルコードレス電話のハンドセ
ット２０をブロック形式で示す。ハンドセット２０は、
英国コードレス電話、第２世代（ＣＴ−２）またはデジ
タル型ヨーロッパコードレス電話（ＤＥＣＴ）標準のよ
うな、標準のプロトコルを実施する。例えば、ＣＴ−２
プロトコルによれば、電話信号はハンドセット２０とベ
ースステーションすなわち本体（図１では示されていな
い）との間で半２重またはピンポン機構によりデジタル
的にパケットで受信されかつ送信される。アンテナ２４
が電話信号の無線周波（ＲＦ）表現を送信しかつ受信す
るために使用される。ＲＦシステム２５がアンテナ２４
に接続されて電話データを受信しかつ復調し、そして送
信しかつ変調する。ここで用いられている、用語「信
号」は時間的に変化する電気信号を称し、かつ用語「デ
ジタル信号」は該信号の一連のデジタルサンプルを意味
する。「パケット」は前記デジタル信号の一部を含み、
あるいはこれに代えて、デジタルシグナリングビットと
共に、特定の数の前記電話信号のデジタルサンプルを含
む。
【００１０】ベースステーションからのパケットはアン
テナ２４によって変調されたＲＦ信号として受信され
る。無線周波システム２５は該ＲＦ信号を受信しかつそ
れを復調する。変調機構は前記ＣＴ−２共通無線送信イ
ンタフェース仕様（Ｃｏｍｍｏｎ Ａｉｒ Ｉｎｔｅｒ
ｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）に述べられて
いる、概略ガウスフィルタによって整形される２レベル
ＦＳＫである。パケットは次に時分割２重ブロック２６
に与えられる。時分割２重ブロック２６は該パケットを
２つの構成要素に分割し、マイクロプロセッサ２７にと
って利用できるシグナリングビットを作成する。時分割
２重ブロック２６はその圧縮されたデジタル信号を入力
および出力信号３２ａによって混合型信号処理システム
２２を通して利用できるようにする。引続き、マイクロ
プロセッサ２７は該シグナリングビットを読取りかつ、
呼のセットアップおよび切断のような、関連するシグナ
リング機能を達成する。
テナ２４によって変調されたＲＦ信号として受信され
る。無線周波システム２５は該ＲＦ信号を受信しかつそ
れを復調する。変調機構は前記ＣＴ−２共通無線送信イ
ンタフェース仕様（Ｃｏｍｍｏｎ Ａｉｒ Ｉｎｔｅｒ
ｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）に述べられて
いる、概略ガウスフィルタによって整形される２レベル
ＦＳＫである。パケットは次に時分割２重ブロック２６
に与えられる。時分割２重ブロック２６は該パケットを
２つの構成要素に分割し、マイクロプロセッサ２７にと
って利用できるシグナリングビットを作成する。時分割
２重ブロック２６はその圧縮されたデジタル信号を入力
および出力信号３２ａによって混合型信号処理システム
２２を通して利用できるようにする。引続き、マイクロ
プロセッサ２７は該シグナリングビットを読取りかつ、
呼のセットアップおよび切断のような、関連するシグナ
リング機能を達成する。
【００１１】混合型信号処理システム２２は適応型差分
パルスコード変調（ＡＤＰＣＭ）トランスコーダ２８、
およびパルスコード変調（ＰＣＭ）コーダ−デコーダ
（コーデック：ｃｏｄｅｃ）２９を含む。ＡＤＰＣＭト
ランスコーダ２８は時分割２重ブロック２６から受信さ
れた前記圧縮デジタル信号を、ＣＣＩＴＴ Ｒｅｃｏｍ
ｍｅｎｄａｔｉｏｎ Ｇ．７２１またはＡｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄ Ｔ１．３０１
−１９８８のような、伝統的なアルゴリズムによって伸
長または圧縮解除（ｄｅｃｏｍｐｒｅｓｓ）する。伸長
された時、前記デジタル信号はＡローまたはｍローのよ
うな伝統的なアルゴリズムによって圧縮されたデジタル
ＰＣＭデータとして存在する。ＡＤＰＣＭトランスコー
ダは入力および出力信号３２ｂを介してマイクロプロセ
ッサ２７に接続されている。マイクロプロセッサ２７は
入力および出力信号３２ｂを介してＡＤＰＣＭトランス
コーダ２８の動作を初期化しかつ制御する。ＰＣＭコー
デック２９は該ＰＣＭデータを入力および出力信号を３
３を介して受信しＡローまたはｍロー伸長を行ってアナ
ログ電話信号を形成し、かつ該アナログ電話信号を出力
信号３５を介してスピーカ３１およびリンガ（図１には
示されていない）に提供する。ＡＤＰＣＭトランスコー
ダ２８とＰＣＭコーデック２９との間の付加的なインタ
フェース回路は図１には示されていない。
パルスコード変調（ＡＤＰＣＭ）トランスコーダ２８、
およびパルスコード変調（ＰＣＭ）コーダ−デコーダ
（コーデック：ｃｏｄｅｃ）２９を含む。ＡＤＰＣＭト
ランスコーダ２８は時分割２重ブロック２６から受信さ
れた前記圧縮デジタル信号を、ＣＣＩＴＴ Ｒｅｃｏｍ
ｍｅｎｄａｔｉｏｎ Ｇ．７２１またはＡｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄ Ｔ１．３０１
−１９８８のような、伝統的なアルゴリズムによって伸
長または圧縮解除（ｄｅｃｏｍｐｒｅｓｓ）する。伸長
された時、前記デジタル信号はＡローまたはｍローのよ
うな伝統的なアルゴリズムによって圧縮されたデジタル
ＰＣＭデータとして存在する。ＡＤＰＣＭトランスコー
ダは入力および出力信号３２ｂを介してマイクロプロセ
ッサ２７に接続されている。マイクロプロセッサ２７は
入力および出力信号３２ｂを介してＡＤＰＣＭトランス
コーダ２８の動作を初期化しかつ制御する。ＰＣＭコー
デック２９は該ＰＣＭデータを入力および出力信号を３
３を介して受信しＡローまたはｍロー伸長を行ってアナ
ログ電話信号を形成し、かつ該アナログ電話信号を出力
信号３５を介してスピーカ３１およびリンガ（図１には
示されていない）に提供する。ＡＤＰＣＭトランスコー
ダ２８とＰＣＭコーデック２９との間の付加的なインタ
フェース回路は図１には示されていない。
【００１２】マイクロホン３０はアナログ電話信号を入
力信号ライン３４を介してＰＣＭコーデック２９に提供
する。ＰＣＭコーデック２９は該アナログ電話信号をデ
ジタル電話信号に変換しかつそれをＡローまたはｍロー
のアルゴリズムによって圧縮し、かつ該デジタル電話信
号を入力および出力信号３３を介してＡＤＰＣＭトラン
スコーダ２８に提供する。ＡＤＰＣＭトランスコーダ２
８は次に該デジタル電話信号を（ＣＣＩＴＴ Ｇ．７２
１またはＡＮＳＩ Ｔ１．３０１−１９８８標準のよう
な）伝統的なアルゴリズムに従って圧縮しかつその圧縮
されたデジタル信号を時分割２重ブロック２６に提供す
る。時分割２重ブロック２６は次にマイクロプロセッサ
２７からのシグナリングビットをＡＤＰＣＭトランスコ
ーダ２８からの圧縮されたデジタルデータと組合わせて
ＣＴ−２パケットを形成する。時分割２重ブロック２６
はそのＣＴ−２パケットを無線周波システム２５に提供
し、該無線周波システム２５はそれを変調しかつそれを
ＲＦ信号としてアンテナ２４に提供し、該アンテナ２４
においてその信号は放射されかつ最終的にベースステー
ションによって受信される。ＰＣＭコーデック２９は、
モトローラＭＣ１４５５５４型ｍローＰＣＭコーデック
−フィルタまたはモトローラＭＣ１４５５５７ＡローＰ
ＣＭコーデック−フィルタのような、伝統的な集積回路
の機能を達成する。ＡＤＰＣＭトランスコーダ２８はま
た、モトローラＭＣ１４５５３２型ＡＤＰＣＭトランス
コーダのような、伝統的な集積回路の機能を達成する。
力信号ライン３４を介してＰＣＭコーデック２９に提供
する。ＰＣＭコーデック２９は該アナログ電話信号をデ
ジタル電話信号に変換しかつそれをＡローまたはｍロー
のアルゴリズムによって圧縮し、かつ該デジタル電話信
号を入力および出力信号３３を介してＡＤＰＣＭトラン
スコーダ２８に提供する。ＡＤＰＣＭトランスコーダ２
８は次に該デジタル電話信号を（ＣＣＩＴＴ Ｇ．７２
１またはＡＮＳＩ Ｔ１．３０１−１９８８標準のよう
な）伝統的なアルゴリズムに従って圧縮しかつその圧縮
されたデジタル信号を時分割２重ブロック２６に提供す
る。時分割２重ブロック２６は次にマイクロプロセッサ
２７からのシグナリングビットをＡＤＰＣＭトランスコ
ーダ２８からの圧縮されたデジタルデータと組合わせて
ＣＴ−２パケットを形成する。時分割２重ブロック２６
はそのＣＴ−２パケットを無線周波システム２５に提供
し、該無線周波システム２５はそれを変調しかつそれを
ＲＦ信号としてアンテナ２４に提供し、該アンテナ２４
においてその信号は放射されかつ最終的にベースステー
ションによって受信される。ＰＣＭコーデック２９は、
モトローラＭＣ１４５５５４型ｍローＰＣＭコーデック
−フィルタまたはモトローラＭＣ１４５５５７ＡローＰ
ＣＭコーデック−フィルタのような、伝統的な集積回路
の機能を達成する。ＡＤＰＣＭトランスコーダ２８はま
た、モトローラＭＣ１４５５３２型ＡＤＰＣＭトランス
コーダのような、伝統的な集積回路の機能を達成する。
【００１３】ＰＣＭコーデックフィルタ２９は主として
アナログであり、一方ＡＤＰＣＭトランスコーダ２８は
主としてデジタルであるが、混合型信号処理システム２
２は典型的には３つのタイプＡＡバッテリ（図１には示
されていない）によって形成される単一のバッテリ電源
から動作することが必要とされる。混合型信号処理シス
テム２２は２．７ボルトから５．２５ボルトまで変化す
るバッテリ電圧によって動作しかつしかもＣＴ−２仕様
に合致しなければならない。同時に、バッテリ寿命を最
大にするために電力消費は最小に維持されなければなら
ない。ＡＤＰＣＭトランスコーダ２８はその動作を連続
的な、リアルタイムの音声信号に対して動作するために
パケットを処理するのに必要な時間内に行わなければな
らない。従って、これらの問題を解決する新しい手法が
必要である。混合型信号処理システム２２は図２を参照
して次に説明するようにしてこれらの要求を満足する。
アナログであり、一方ＡＤＰＣＭトランスコーダ２８は
主としてデジタルであるが、混合型信号処理システム２
２は典型的には３つのタイプＡＡバッテリ（図１には示
されていない）によって形成される単一のバッテリ電源
から動作することが必要とされる。混合型信号処理シス
テム２２は２．７ボルトから５．２５ボルトまで変化す
るバッテリ電圧によって動作しかつしかもＣＴ−２仕様
に合致しなければならない。同時に、バッテリ寿命を最
大にするために電力消費は最小に維持されなければなら
ない。ＡＤＰＣＭトランスコーダ２８はその動作を連続
的な、リアルタイムの音声信号に対して動作するために
パケットを処理するのに必要な時間内に行わなければな
らない。従って、これらの問題を解決する新しい手法が
必要である。混合型信号処理システム２２は図２を参照
して次に説明するようにしてこれらの要求を満足する。
【００１４】図２は図１の混合型信号処理システム２２
を部分的ブロック図形式および部分的回路図形式で示
す。混合型信号処理システム２２は前に図１で示したよ
うにＡＤＰＣＭトランスコーダ２８およびＰＣＭコーデ
ックフィルタ２９を含む。さらに、混合型信号処理シス
テム２２は電圧レギュレータ４１、バンドギャップ電圧
基準４２、および調整されたチャージポンプ４３を有す
る電源供給サブシステム４０と、レベルシフタ４４と、
幾つかの電源端子および信号ラインを含む。前記端子は
“ＶＢＡＴ”と名付けられた電圧を受けるための端子７
０、“ＶＳＳ”と名付けられた電圧を受けるための端子
７１、第１の容量端子７２、第２の容量端子７３、そし
て第３の容量端子７４を含む。前記信号ラインは入力お
よび出力信号ライン３２、入力信号ライン３４、出力信
号ライン３４′、および入力および出力信号ライン３
５′を含む。図１の信号ラインに対応する信号ラインは
同じ参照数字が与えられている。しかしながら、図２の
入力および出力信号ライン３２は図１において前に説明
した入力および出力信号ライン３２ａおよび３２ｂを含
み、かつ入力および出力信号ライン３５′は図１の出力
信号ライン３５および図１には示されていない他の入力
および出力信号ラインを含む。ＡＤＰＣＭトランスコー
ダ２８は入力および出力バッファ５０、および３ボルト
デジタルサブシステム５１を含む。ＰＣＭコーデック２
９は５ボルトアナログサブシステム６０、およびバッテ
リ給電アナログサブシステム６１を含む。第１の容量８
０は端子７２および７３の間に接続され、第２の容量８
１は端子７４および７１の間に接続されている。
を部分的ブロック図形式および部分的回路図形式で示
す。混合型信号処理システム２２は前に図１で示したよ
うにＡＤＰＣＭトランスコーダ２８およびＰＣＭコーデ
ックフィルタ２９を含む。さらに、混合型信号処理シス
テム２２は電圧レギュレータ４１、バンドギャップ電圧
基準４２、および調整されたチャージポンプ４３を有す
る電源供給サブシステム４０と、レベルシフタ４４と、
幾つかの電源端子および信号ラインを含む。前記端子は
“ＶＢＡＴ”と名付けられた電圧を受けるための端子７
０、“ＶＳＳ”と名付けられた電圧を受けるための端子
７１、第１の容量端子７２、第２の容量端子７３、そし
て第３の容量端子７４を含む。前記信号ラインは入力お
よび出力信号ライン３２、入力信号ライン３４、出力信
号ライン３４′、および入力および出力信号ライン３
５′を含む。図１の信号ラインに対応する信号ラインは
同じ参照数字が与えられている。しかしながら、図２の
入力および出力信号ライン３２は図１において前に説明
した入力および出力信号ライン３２ａおよび３２ｂを含
み、かつ入力および出力信号ライン３５′は図１の出力
信号ライン３５および図１には示されていない他の入力
および出力信号ラインを含む。ＡＤＰＣＭトランスコー
ダ２８は入力および出力バッファ５０、および３ボルト
デジタルサブシステム５１を含む。ＰＣＭコーデック２
９は５ボルトアナログサブシステム６０、およびバッテ
リ給電アナログサブシステム６１を含む。第１の容量８
０は端子７２および７３の間に接続され、第２の容量８
１は端子７４および７１の間に接続されている。
【００１５】ＶＢＡＴは、例えば、３個のタイプＡＡニ
カドバッテリ（図２には示されていない）によって与え
られるバッテリ電圧であり、該３個のタイプＡＡニカド
バッテリは３．７５ボルトの公称電圧を有するが、再充
電の間に２．７ボルトおよび５．４ボルトの間で変化す
る。ＶＳＳは０ボルトの公称値を有する共通、またはグ
ランド電源電圧である。従って、混合型信号処理システ
ム２２は単一の、バッテリ給電電源に接続されている。
電源サブシステム４０においては、バンドギャップ電圧
基準４２はＶＢＡＴおよびＶＳＳに接続されており、か
つこれに応じて“ＶＲＥＦ”と名付けられた安定な、精
密な電圧を提供する。バンドギャップ電圧基準４２は約
２．７ボルトまでの電源電圧降下に対して動作できるバ
ンドギャップ電圧基準回路である。そのようなバンドギ
ャップ電圧基準回路の一例は米国特許出願シリアル番号
第０７／７８９，２４８号に述べられている。これ以上
の詳細についてはこの米国出願を参照されたい。
カドバッテリ（図２には示されていない）によって与え
られるバッテリ電圧であり、該３個のタイプＡＡニカド
バッテリは３．７５ボルトの公称電圧を有するが、再充
電の間に２．７ボルトおよび５．４ボルトの間で変化す
る。ＶＳＳは０ボルトの公称値を有する共通、またはグ
ランド電源電圧である。従って、混合型信号処理システ
ム２２は単一の、バッテリ給電電源に接続されている。
電源サブシステム４０においては、バンドギャップ電圧
基準４２はＶＢＡＴおよびＶＳＳに接続されており、か
つこれに応じて“ＶＲＥＦ”と名付けられた安定な、精
密な電圧を提供する。バンドギャップ電圧基準４２は約
２．７ボルトまでの電源電圧降下に対して動作できるバ
ンドギャップ電圧基準回路である。そのようなバンドギ
ャップ電圧基準回路の一例は米国特許出願シリアル番号
第０７／７８９，２４８号に述べられている。これ以上
の詳細についてはこの米国出願を参照されたい。
【００１６】電圧レギュレータ４１はＶＢＡＴおよびＶ
ＳＳの間に接続され、かつ電圧ＶＲＥＦを受信して内部
基準を提供する。電圧レギュレータ４１は伝統的なＣＭ
ＯＳ電圧レギュレータであって、“ＶＤＳＰ”と名付け
られた、調整された出力電圧を提供する。ＶＤＳＰは
３．０ボルトの公称値を有し、これはＶＢＡＴが３．０
ボルトに近付くまでの該ＶＢＡＴの変動に対して実質的
に一定のままである。ＶＢＡＴが（前記ニカドバッテリ
の電圧が放電により低下した時）３．０ボルトより低く
なると、ＶＤＳＰは同様に低下する。
ＳＳの間に接続され、かつ電圧ＶＲＥＦを受信して内部
基準を提供する。電圧レギュレータ４１は伝統的なＣＭ
ＯＳ電圧レギュレータであって、“ＶＤＳＰ”と名付け
られた、調整された出力電圧を提供する。ＶＤＳＰは
３．０ボルトの公称値を有し、これはＶＢＡＴが３．０
ボルトに近付くまでの該ＶＢＡＴの変動に対して実質的
に一定のままである。ＶＢＡＴが（前記ニカドバッテリ
の電圧が放電により低下した時）３．０ボルトより低く
なると、ＶＤＳＰは同様に低下する。
【００１７】電源サブシステム４０はまた調整されたチ
ャージポンプ４３を含み、該チャージポンプ４３はＶ
ＢＡＴおよびＶＳＳの間に接続されている。調整された
チャージポンプ４３は端子７２を介して第１の容量８０
の第１の端子に接続され、端子７３を介して第１の容量
８０の第２の端子に接続され、そして端子７４を介して
第２の容量８１の第１の端子に接続され、電圧ＶＲＥＦ
および「クロック（ＣＬＯＣＫ）」と名付けられたクロ
ック信号を受信しかつＶＤＤと名付けられた出力電圧を
提供する。調整されたチャージポンプ４３は２つの伝統
的な機能を結合する。第１に、調整されたチャージポン
プ４３はクロッキングされる容量チャージポンプを介し
てＶＢＡＴの電圧を増大させる。好ましい実施例では、
混合型信号処理システム２２は単一のモノリシック集積
回路に含まれている。容量８０および８１はモノリシッ
クに提供するにはあまりにも大きすぎ、かつ従って該集
積回路の外部にある。第２に、調整されたチャージポン
プ４３はチャージポンプされた電圧を調整して
“ＶＤＤ”と名付けられた電圧を提供する。ＶＤＤは約
５．０ボルトの公称電圧を有するが、ＶＢＡＴが変化し
ても（調整により）実質的に一定に留まる。
ャージポンプ４３を含み、該チャージポンプ４３はＶ
ＢＡＴおよびＶＳＳの間に接続されている。調整された
チャージポンプ４３は端子７２を介して第１の容量８０
の第１の端子に接続され、端子７３を介して第１の容量
８０の第２の端子に接続され、そして端子７４を介して
第２の容量８１の第１の端子に接続され、電圧ＶＲＥＦ
および「クロック（ＣＬＯＣＫ）」と名付けられたクロ
ック信号を受信しかつＶＤＤと名付けられた出力電圧を
提供する。調整されたチャージポンプ４３は２つの伝統
的な機能を結合する。第１に、調整されたチャージポン
プ４３はクロッキングされる容量チャージポンプを介し
てＶＢＡＴの電圧を増大させる。好ましい実施例では、
混合型信号処理システム２２は単一のモノリシック集積
回路に含まれている。容量８０および８１はモノリシッ
クに提供するにはあまりにも大きすぎ、かつ従って該集
積回路の外部にある。第２に、調整されたチャージポン
プ４３はチャージポンプされた電圧を調整して
“ＶＤＤ”と名付けられた電圧を提供する。ＶＤＤは約
５．０ボルトの公称電圧を有するが、ＶＢＡＴが変化し
ても（調整により）実質的に一定に留まる。
【００１８】ＡＤＰＣＭトランスコーダ２８は伝統的な
ＡＤＰＣＭトランスコーダであって、異なる電源要求に
従って内部回路を分離するために変更されている。ＡＤ
ＰＣＭトランスコーダ２８においては、入力および出力
バッファ５０は３ボルトデジタルサブシステム５１から
分離されておりかつＶＢＡＴおよびＶＳＳの間に接続さ
れ、そして入力および出力信号ライン３２を介して信号
を提供しかつ受信する。３ボルトデジタルサブシステム
５１は入力および出力バッファ５０によって与えられる
機能を除き伝統的なＡＤＰＣＭトランスコーダのすべて
の機能を達成する。サブシステム５１はＶＤＳＰおよび
ＶＳＳの間に接続されており、入力および出力バッファ
５０に接続され、５ボルトアナログサブシステム６０か
ら入力信号を受信し、かつ信号ライン３３ｂを介してレ
ベルシフタ４４に出力信号を提供し、該出力信号の１つ
は信号「クロック」であり、これはまた調整されたチャ
ージポンプ４３に提供される。レベルシフタ４４は電源
電圧ＶＤＳＰおよびＶＤＤを受けかつＶＳＳに接続さ
れ、そして信号ライン３３ｂによって伝達された信号を
レベルシフトしかつ対応する信号３３ｃをサブシステム
６０に提供する。ＰＣＭコーデック２９は伝統的なＰＣ
Ｍコーデックであり異なる電源要求に従って内部回路を
分離するために変更されている。ＰＣＭコーデック２９
においては、５ボルトアナログサブシステム６０は以下
に説明するサブシステム６１によって達成される特別の
機能を除き、伝統的なＰＣＭコーデックのすべての機能
を達成する。サブシステム６０はＶＤＤおよびＶＳＳの
間に接続され、入力信号ライン３４を介してマイクロホ
ン信号を受信し、かつ信号ライン３３ａを介してサブシ
ステム５１に接続する。バッテリ給電アナログサブシス
テム６０はＶＢＡＴおよびＶＳＳの間に接続されかつ入
力および出力信号ライン３５′に接続されている。
ＡＤＰＣＭトランスコーダであって、異なる電源要求に
従って内部回路を分離するために変更されている。ＡＤ
ＰＣＭトランスコーダ２８においては、入力および出力
バッファ５０は３ボルトデジタルサブシステム５１から
分離されておりかつＶＢＡＴおよびＶＳＳの間に接続さ
れ、そして入力および出力信号ライン３２を介して信号
を提供しかつ受信する。３ボルトデジタルサブシステム
５１は入力および出力バッファ５０によって与えられる
機能を除き伝統的なＡＤＰＣＭトランスコーダのすべて
の機能を達成する。サブシステム５１はＶＤＳＰおよび
ＶＳＳの間に接続されており、入力および出力バッファ
５０に接続され、５ボルトアナログサブシステム６０か
ら入力信号を受信し、かつ信号ライン３３ｂを介してレ
ベルシフタ４４に出力信号を提供し、該出力信号の１つ
は信号「クロック」であり、これはまた調整されたチャ
ージポンプ４３に提供される。レベルシフタ４４は電源
電圧ＶＤＳＰおよびＶＤＤを受けかつＶＳＳに接続さ
れ、そして信号ライン３３ｂによって伝達された信号を
レベルシフトしかつ対応する信号３３ｃをサブシステム
６０に提供する。ＰＣＭコーデック２９は伝統的なＰＣ
Ｍコーデックであり異なる電源要求に従って内部回路を
分離するために変更されている。ＰＣＭコーデック２９
においては、５ボルトアナログサブシステム６０は以下
に説明するサブシステム６１によって達成される特別の
機能を除き、伝統的なＰＣＭコーデックのすべての機能
を達成する。サブシステム６０はＶＤＤおよびＶＳＳの
間に接続され、入力信号ライン３４を介してマイクロホ
ン信号を受信し、かつ信号ライン３３ａを介してサブシ
ステム５１に接続する。バッテリ給電アナログサブシス
テム６０はＶＢＡＴおよびＶＳＳの間に接続されかつ入
力および出力信号ライン３５′に接続されている。
【００１９】混合型信号処理システム２２は周知の混合
型信号処理システムに対し幾つかの利点を有する。第１
に、混合型信号処理システム２２は電力消費を低減す
る。電圧レギュレータ４１はＶＢＡＴの変化に対して実
質的に一定の電源電圧、ＶＤＳＰ、をサブシステム５１
に供給する。該電源電圧を回路が動作する最小電圧近く
にセットすることにより、デジタルサブシステム５１の
電力消費が最も小さくなる。同時に、デジタルサブシス
テム５１は、リアルタイムでの音声圧縮および伸長を含
め、前記仕様に合致するのに十分早く、ＶＤＳＰ＝３．
０ボルトにおいて前記ＡＤＰＣＭトランスコーダ機能
（入力および出力機能を除く）を達成する。好ましい実
施例においては、サブシステム５１はＣＭＯＳデジタル
論理を使用する。ＣＭＯＳ論理回路は高速でかつ、３．
０ボルトのような、低い電源電圧で動作すよう設計でき
る。しかしながら、そのような回路は電源電圧が４．０
または５．０ボルト付近に増大した時多量の電力を消費
し、かつさらに、電源バスのための付加的な領域が必要
なため集積回路面積が増大する。低い電力消費レベルに
おいては、接合温度は低下し、従って、集積回路のパッ
ケージングの仕様は緩和されかつ信頼性が増大する。付
加的な利益はデジタルシステム５１が電源電圧の狭い範
囲内で動作するよう設計され、回路設計が単純化される
ことである。
型信号処理システムに対し幾つかの利点を有する。第１
に、混合型信号処理システム２２は電力消費を低減す
る。電圧レギュレータ４１はＶＢＡＴの変化に対して実
質的に一定の電源電圧、ＶＤＳＰ、をサブシステム５１
に供給する。該電源電圧を回路が動作する最小電圧近く
にセットすることにより、デジタルサブシステム５１の
電力消費が最も小さくなる。同時に、デジタルサブシス
テム５１は、リアルタイムでの音声圧縮および伸長を含
め、前記仕様に合致するのに十分早く、ＶＤＳＰ＝３．
０ボルトにおいて前記ＡＤＰＣＭトランスコーダ機能
（入力および出力機能を除く）を達成する。好ましい実
施例においては、サブシステム５１はＣＭＯＳデジタル
論理を使用する。ＣＭＯＳ論理回路は高速でかつ、３．
０ボルトのような、低い電源電圧で動作すよう設計でき
る。しかしながら、そのような回路は電源電圧が４．０
または５．０ボルト付近に増大した時多量の電力を消費
し、かつさらに、電源バスのための付加的な領域が必要
なため集積回路面積が増大する。低い電力消費レベルに
おいては、接合温度は低下し、従って、集積回路のパッ
ケージングの仕様は緩和されかつ信頼性が増大する。付
加的な利益はデジタルシステム５１が電源電圧の狭い範
囲内で動作するよう設計され、回路設計が単純化される
ことである。
【００２０】第２に、混合型信号処理システム２２はＶ
ＢＡＴの変化にもかからわずアナログ機能を信頼性よく
達成する。調整されたチャージポンプ４３は所望のアナ
ログ動作のために十分高い電圧を有する電源電圧、Ｖ
ＤＤ、を提供する。５．０ボルトのＶＤＤにおいては、
アナログサブシステム６０のアナログ回路はリニアに動
作するのに十分な頭上スペースを有する。さらに、伝統
的な集積チャージポンプによって提供される有害なほど
高い電圧は避けられる。一例として、もしアナログ回路
がＶＢＡＴから直接給電されれば、もしＶＢＡＴがその
範囲の下端近く（約２．７ボルト）にあれば性能は悪化
するであろう。これに対し、もし標準の２Ｘ（２倍）整
数チャージポンプがアナログ回路に給電するために使用
されれば、前記電圧は５．４ボルトから約１０．８ボル
トにおよぶことになる。この範囲の上端では、信頼性が
低下する。
ＢＡＴの変化にもかからわずアナログ機能を信頼性よく
達成する。調整されたチャージポンプ４３は所望のアナ
ログ動作のために十分高い電圧を有する電源電圧、Ｖ
ＤＤ、を提供する。５．０ボルトのＶＤＤにおいては、
アナログサブシステム６０のアナログ回路はリニアに動
作するのに十分な頭上スペースを有する。さらに、伝統
的な集積チャージポンプによって提供される有害なほど
高い電圧は避けられる。一例として、もしアナログ回路
がＶＢＡＴから直接給電されれば、もしＶＢＡＴがその
範囲の下端近く（約２．７ボルト）にあれば性能は悪化
するであろう。これに対し、もし標準の２Ｘ（２倍）整
数チャージポンプがアナログ回路に給電するために使用
されれば、前記電圧は５．４ボルトから約１０．８ボル
トにおよぶことになる。この範囲の上端では、信頼性が
低下する。
【００２１】第３に、混合型信号処理システム２２は外
部回路に対し信頼性よくインタフェースを行う。混合型
信号処理システム２２は入力および出力バッファ５０を
デジタルサブシステム５１から分離する。デジタルサブ
システム５１はＶＤＳＰに接続されているが、入力およ
び出力バッファ５０はＶＢＡＴとＶＳＳとの間に接続さ
れている。従って、入力および出力バッファ５０の論理
ハイの出力信号レベルは、マイクロプロセッサ２７のよ
うな、他の装置の出力信号レベルに対応する。図１に示
されるように、ＡＤＰＣＭコーデック２８は時分割２重
ブロック２６とマイクロプロセッサ２７の双方に接続さ
れている。内部的には、レベルシフタ４４は同様にデジ
タルサブシステム５１によってアナログサブシステム６
０に提供されるデジタル信号の論理レベルを増大する。
部回路に対し信頼性よくインタフェースを行う。混合型
信号処理システム２２は入力および出力バッファ５０を
デジタルサブシステム５１から分離する。デジタルサブ
システム５１はＶＤＳＰに接続されているが、入力およ
び出力バッファ５０はＶＢＡＴとＶＳＳとの間に接続さ
れている。従って、入力および出力バッファ５０の論理
ハイの出力信号レベルは、マイクロプロセッサ２７のよ
うな、他の装置の出力信号レベルに対応する。図１に示
されるように、ＡＤＰＣＭコーデック２８は時分割２重
ブロック２６とマイクロプロセッサ２７の双方に接続さ
れている。内部的には、レベルシフタ４４は同様にデジ
タルサブシステム５１によってアナログサブシステム６
０に提供されるデジタル信号の論理レベルを増大する。
【００２２】第４に、混合型信号処理システム２２はア
ナログサブシステム６０をＶＤＤから給電しかつバッテ
リ給電出力サブシステム６１をＶＢＡＴから給電するこ
とにより電力消費を低減する。アナログサブシステム６
１の回路は高い電流駆動を必要とするドライバを含む。
例えば、サブシステム６１はアナログ出力を図１のスピ
ーカ３１に提供するためにドライバを含む。回路を分離
することにより、調整されたチャージポンプ４３によっ
て引起こされる効率のロスは高い電流駆動からのロスを
含まない。
ナログサブシステム６０をＶＤＤから給電しかつバッテ
リ給電出力サブシステム６１をＶＢＡＴから給電するこ
とにより電力消費を低減する。アナログサブシステム６
１の回路は高い電流駆動を必要とするドライバを含む。
例えば、サブシステム６１はアナログ出力を図１のスピ
ーカ３１に提供するためにドライバを含む。回路を分離
することにより、調整されたチャージポンプ４３によっ
て引起こされる効率のロスは高い電流駆動からのロスを
含まない。
【００２３】図３は、部分的ブロック図形式でかつ部分
的回路図形式でＰＣＭコーデック２９を示す。図３には
アナログサブシステム６０とバッテリ給電アナログサブ
システム６１が示されており、バッテリ給電アナログサ
ブシステム６１は増幅器１００，１０１および１０２を
含む。アナログサブシステム６０は“ＲＯ”、“ＡＸＩ
＋”および“ＡＸＩ−”と名付けられたアナログ出力信
号を受ける。ＡＸＩ＋およびＡＸＩ−はアナログ出力信
号の異なる表現を形成する。サブシステム６１において
は、増幅器１００は差動増幅器であり、これは入力端子
における信号ＡＸＩ＋およびＡＸＩ−を受けかつその正
出力端子に“ＡＸＯ＋”と名付けられた信号を提供しか
つその負出力端子に“ＡＸＯ−”と名付けられた信号を
提供する。増幅器１０１はその負入力端子において“Ｐ
Ｉ”と名付けられた入力信号を受け、その正入力端子に
おいて“ＶＡＧ”と名付けられた信号電圧を受け、かつ
“ＰＯ−”と名付けられた信号を提供する演算増幅器で
ある。ＶＡＧはほぼＶＢＡＴ／２の値を持つアナロググ
ランド基準電圧である。増幅器１０２は反転増幅器であ
って、その入力端子に信号ＰＯ−を受け、その出力端子
に“ＰＯ＋”と名付けられた信号を提供する。信号ＡＸ
Ｏ＋およびＡＸＯ−はリンガまたはその他（図１には示
されていない）のような出力装置を駆動するために使用
できる。入力信号ＰＩは典型的には信号ＲＯを受信しか
つ外部抵抗と共に増幅器１０１および１０２によって提
供されるプッシュプル信号ＰＯ＋およびＰＯ−のゲイン
を設定するために使用される。増幅器１０１および１０
２は電話ハンドセットのイアピースまたは小さなスピー
カを駆動するのに十分大きいものである。ＶＤＤの代わ
りに、ＶＢＡＴからサブシステム６１に給電することは
調整されたチャージポンプ４３の１００％より低い効率
による大きな電力損失を防止することによって電力消費
を低減する。
的回路図形式でＰＣＭコーデック２９を示す。図３には
アナログサブシステム６０とバッテリ給電アナログサブ
システム６１が示されており、バッテリ給電アナログサ
ブシステム６１は増幅器１００，１０１および１０２を
含む。アナログサブシステム６０は“ＲＯ”、“ＡＸＩ
＋”および“ＡＸＩ−”と名付けられたアナログ出力信
号を受ける。ＡＸＩ＋およびＡＸＩ−はアナログ出力信
号の異なる表現を形成する。サブシステム６１において
は、増幅器１００は差動増幅器であり、これは入力端子
における信号ＡＸＩ＋およびＡＸＩ−を受けかつその正
出力端子に“ＡＸＯ＋”と名付けられた信号を提供しか
つその負出力端子に“ＡＸＯ−”と名付けられた信号を
提供する。増幅器１０１はその負入力端子において“Ｐ
Ｉ”と名付けられた入力信号を受け、その正入力端子に
おいて“ＶＡＧ”と名付けられた信号電圧を受け、かつ
“ＰＯ−”と名付けられた信号を提供する演算増幅器で
ある。ＶＡＧはほぼＶＢＡＴ／２の値を持つアナロググ
ランド基準電圧である。増幅器１０２は反転増幅器であ
って、その入力端子に信号ＰＯ−を受け、その出力端子
に“ＰＯ＋”と名付けられた信号を提供する。信号ＡＸ
Ｏ＋およびＡＸＯ−はリンガまたはその他（図１には示
されていない）のような出力装置を駆動するために使用
できる。入力信号ＰＩは典型的には信号ＲＯを受信しか
つ外部抵抗と共に増幅器１０１および１０２によって提
供されるプッシュプル信号ＰＯ＋およびＰＯ−のゲイン
を設定するために使用される。増幅器１０１および１０
２は電話ハンドセットのイアピースまたは小さなスピー
カを駆動するのに十分大きいものである。ＶＤＤの代わ
りに、ＶＢＡＴからサブシステム６１に給電することは
調整されたチャージポンプ４３の１００％より低い効率
による大きな電力損失を防止することによって電力消費
を低減する。
【００２４】図４は、図２における本発明に係わる調整
されたチャージポンプ４３を部分的に回路図形式でかつ
部分的にブロック図形式で示す。調整されたチャージポ
ンプ４３は概略的にノンオーバラップクロック発生回路
１１０、バイアス回路１１１、比例部（ｐｒｏｐｏｒｔ
ｉｏｎａｌ ｐｏｒｔｉｏｎ）１１２、積分部１１３、
およびチャージポンプコア部１１４を含む。比例部１１
２は増幅器１２０、伝送ゲート１２１、およびＰチャネ
ルトランジスタ１２２を含む。積分部１１３は増幅器１
３０、伝送ゲート１３１，１３２および１３３、Ｐチャ
ネルトランジスタ１３４、容量１３５、伝送ゲート１３
６、容量１３７、伝送ゲート１３８、容量１３９、伝送
ゲート１４０および１４１、そして増幅器１４２を含
む。チャージポンプコア部１１４は、容量８０、Ｐチャ
ネルトランジスタ１５０，１５１および１５２、Ｎチャ
ネルトランジスタ１５３、Ｐチャネルトランジスタ１５
４、および容量８１を含む。
されたチャージポンプ４３を部分的に回路図形式でかつ
部分的にブロック図形式で示す。調整されたチャージポ
ンプ４３は概略的にノンオーバラップクロック発生回路
１１０、バイアス回路１１１、比例部（ｐｒｏｐｏｒｔ
ｉｏｎａｌ ｐｏｒｔｉｏｎ）１１２、積分部１１３、
およびチャージポンプコア部１１４を含む。比例部１１
２は増幅器１２０、伝送ゲート１２１、およびＰチャネ
ルトランジスタ１２２を含む。積分部１１３は増幅器１
３０、伝送ゲート１３１，１３２および１３３、Ｐチャ
ネルトランジスタ１３４、容量１３５、伝送ゲート１３
６、容量１３７、伝送ゲート１３８、容量１３９、伝送
ゲート１４０および１４１、そして増幅器１４２を含
む。チャージポンプコア部１１４は、容量８０、Ｐチャ
ネルトランジスタ１５０，１５１および１５２、Ｎチャ
ネルトランジスタ１５３、Ｐチャネルトランジスタ１５
４、および容量８１を含む。
【００２５】ノンオーバラップクロック回路１１０は信
号「クロック（ＣＬＯＣＫ）」を受け、電源電圧Ｖ
ＢＡＴ，ＶＤＤおよびＶＳＳに結合され、かつ“Ｆ
１”，“＊Ｆ１”，“Ｆ２”および“＊Ｆ２”と名付け
られたノンオーバラップクロック信号を提供し、これら
のクロック信号はＶＤＤにレベルシフトされる。なお、
ここで記号＊は信号の反転を表わし、いわゆるオーババ
ーに相当するものとする。バイアス回路１１１は電源電
圧端子ＶＢＡＴおよびＶＳＳの間に結合され、電源電圧
ＶＤＤを受け、かつ“ＶＰＤＤ”と名付けられた出力信
号および“ＰＴＵＢＢＩＡＳ”と名付けられた出力信号
を提供する。
号「クロック（ＣＬＯＣＫ）」を受け、電源電圧Ｖ
ＢＡＴ，ＶＤＤおよびＶＳＳに結合され、かつ“Ｆ
１”，“＊Ｆ１”，“Ｆ２”および“＊Ｆ２”と名付け
られたノンオーバラップクロック信号を提供し、これら
のクロック信号はＶＤＤにレベルシフトされる。なお、
ここで記号＊は信号の反転を表わし、いわゆるオーババ
ーに相当するものとする。バイアス回路１１１は電源電
圧端子ＶＢＡＴおよびＶＳＳの間に結合され、電源電圧
ＶＤＤを受け、かつ“ＶＰＤＤ”と名付けられた出力信
号および“ＰＴＵＢＢＩＡＳ”と名付けられた出力信号
を提供する。
【００２６】比例部１１２においては、増幅器１２０は
信号ＶＲＥＦを受けるための負入力端子、信号ＶＰＤＤ
を受けるための正入力端子、および“ＰＣＮＴＬ”と名
付けられた信号を提供するための出力端子を有する演算
トランスコンダクタンス増幅器（ＯＴＡ）である。伝送
ゲート１２１は信号ＰＣＮＴＬを受けるための第１の電
流端子、第２の電流端子、信号Ｆ１を受けるための正の
制御端子、そして信号＊Ｆ１を受けるための負の制御端
子を有する。トランジスタ１２２は電源電圧ＶＤＤを受
けるためのソース、信号Ｆ１を受けるためのゲート、そ
して伝送ゲート１２１の前記第２の電流端子に接続され
たドレインを有する。
信号ＶＲＥＦを受けるための負入力端子、信号ＶＰＤＤ
を受けるための正入力端子、および“ＰＣＮＴＬ”と名
付けられた信号を提供するための出力端子を有する演算
トランスコンダクタンス増幅器（ＯＴＡ）である。伝送
ゲート１２１は信号ＰＣＮＴＬを受けるための第１の電
流端子、第２の電流端子、信号Ｆ１を受けるための正の
制御端子、そして信号＊Ｆ１を受けるための負の制御端
子を有する。トランジスタ１２２は電源電圧ＶＤＤを受
けるためのソース、信号Ｆ１を受けるためのゲート、そ
して伝送ゲート１２１の前記第２の電流端子に接続され
たドレインを有する。
【００２７】積分部１１３においては、増幅器１３０は
信号ＶＰＤＤを受けるための正入力端子、負入力端子、
および増幅器１３０の負入力端子に接続された出力端子
を有する。伝送ゲート１３１は増幅器１３０の出力端子
に接続された第１の電流端子、第２の電流端子、信号Ｆ
２を受けるための正の制御端子、および信号＊Ｆ２を受
けるための負の制御端子、を有する。伝送ゲート１３２
は伝送ゲート１３１の第２の電流端子に接続された第１
の電流端子、“ＩＣＮＴＬ”と名付けられた信号を提供
するための第２の電流端子、信号Ｆ１を受けるための正
の制御端子、そして信号＊Ｆ１を受けるための負の制御
端子を有する。伝送ゲート１３３は信号ＩＣＮＴＬを受
けるための第１の電流端子、第２の電流端子、信号Ｆ１
を受けるための正の制御端子、そして信号＊Ｆ１を受け
るための負の制御端子を有する。トランジスタ１３４は
電源電圧ＶＤＤを受けるためのソース、信号Ｆ１を受け
るためのゲート、そして伝送ゲート１３３の第２の電流
端子に接続されたドレインを有する。容量１３５は伝送
ゲート１３１の第２の電流端子に接続された第１の端
子、および第２の端子を有する。伝送ゲート１３６は信
号ＶＲＥＦを受けるための第１の電流端子、第２の電流
端子、信号Ｆ１を受けるための正の制御端子、および信
号＊Ｆ１を受けるための負の制御端子を有する。容量１
３７は伝送ゲート１３６の第２の電流端子に接続された
第１の端子、そして容量１３５の第２の端子に接続され
た第２の端子を有する。伝送ゲート１３８は容量１３５
および１３７の第２の端子に接続された第１の電流端
子、第２の電流端子、信号Ｆ１を受けるための正の制御
端子、そして信号＊Ｆ１を受けるための負の制御端子を
有する。容量１３９は伝送ゲート１３８の第２の電流端
子に接続された第１の端子、そして伝送ゲート１３２の
第２の電流端子に接続された第２の端子を有する。伝送
ゲート１４０は増幅器１３０の出力端子に接続された第
１の電流端子、伝送ゲー１３６の第２の電流端子に接続
された第２の電流端子、信号Ｆ２を受けるための正の制
御端子、そして信号＊Ｆ２を受けるための負の制御端子
を有する。伝送ゲート１４１は増幅器１３０の出力端子
に接続された第１の電流端子、容量１３５および１３７
の第２の端子に接続された第２の電流端子、信号Ｆ２を
受けるための正の制御端子、そして信号＊Ｆ２を受ける
ための負の制御端子を有する。増幅器１４２は伝送ゲー
ト１３８の第２の電流端子に接続された負の入力端子、
増幅器１３０の出力端子に接続された正の入力端子、そ
して伝送ゲート１３２の第２の電流端子および容量１３
９の第２の端子に接続された出力端子を有する。
信号ＶＰＤＤを受けるための正入力端子、負入力端子、
および増幅器１３０の負入力端子に接続された出力端子
を有する。伝送ゲート１３１は増幅器１３０の出力端子
に接続された第１の電流端子、第２の電流端子、信号Ｆ
２を受けるための正の制御端子、および信号＊Ｆ２を受
けるための負の制御端子、を有する。伝送ゲート１３２
は伝送ゲート１３１の第２の電流端子に接続された第１
の電流端子、“ＩＣＮＴＬ”と名付けられた信号を提供
するための第２の電流端子、信号Ｆ１を受けるための正
の制御端子、そして信号＊Ｆ１を受けるための負の制御
端子を有する。伝送ゲート１３３は信号ＩＣＮＴＬを受
けるための第１の電流端子、第２の電流端子、信号Ｆ１
を受けるための正の制御端子、そして信号＊Ｆ１を受け
るための負の制御端子を有する。トランジスタ１３４は
電源電圧ＶＤＤを受けるためのソース、信号Ｆ１を受け
るためのゲート、そして伝送ゲート１３３の第２の電流
端子に接続されたドレインを有する。容量１３５は伝送
ゲート１３１の第２の電流端子に接続された第１の端
子、および第２の端子を有する。伝送ゲート１３６は信
号ＶＲＥＦを受けるための第１の電流端子、第２の電流
端子、信号Ｆ１を受けるための正の制御端子、および信
号＊Ｆ１を受けるための負の制御端子を有する。容量１
３７は伝送ゲート１３６の第２の電流端子に接続された
第１の端子、そして容量１３５の第２の端子に接続され
た第２の端子を有する。伝送ゲート１３８は容量１３５
および１３７の第２の端子に接続された第１の電流端
子、第２の電流端子、信号Ｆ１を受けるための正の制御
端子、そして信号＊Ｆ１を受けるための負の制御端子を
有する。容量１３９は伝送ゲート１３８の第２の電流端
子に接続された第１の端子、そして伝送ゲート１３２の
第２の電流端子に接続された第２の端子を有する。伝送
ゲート１４０は増幅器１３０の出力端子に接続された第
１の電流端子、伝送ゲー１３６の第２の電流端子に接続
された第２の電流端子、信号Ｆ２を受けるための正の制
御端子、そして信号＊Ｆ２を受けるための負の制御端子
を有する。伝送ゲート１４１は増幅器１３０の出力端子
に接続された第１の電流端子、容量１３５および１３７
の第２の端子に接続された第２の電流端子、信号Ｆ２を
受けるための正の制御端子、そして信号＊Ｆ２を受ける
ための負の制御端子を有する。増幅器１４２は伝送ゲー
ト１３８の第２の電流端子に接続された負の入力端子、
増幅器１３０の出力端子に接続された正の入力端子、そ
して伝送ゲート１３２の第２の電流端子および容量１３
９の第２の端子に接続された出力端子を有する。
【００２８】チャージポンプコア部１１４においては、
トランジスタ１５０はＶＢＡＴに接続されたソース、伝
送ゲート１２１の第２の電流端子に接続されたゲート、
ドレイン、および信号ＰＴＵＢＢＩＡＳをうけるバルク
またウエルを有する。トランジスタ１５１はＶＢＡＴに
接続されたソース、伝送ゲート１３３の第２の電流端子
に接続されたゲート、端子７２においてトランジスタ１
５０のドレインに接続されたドレイン、そして信号ＰＴ
ＵＢＢＩＡＳを受けるバルクまたはウエルを有する。ト
ランジスタ１５２はトランジスタ１５０および１５１の
ドレインに接続された第１の電流電極、信号＊Ｆ２を受
けるためのゲート、電源電圧ＶＤＤを提供する第２の電
流電極、そして信号ＰＴＵＢＢＩＡＳを受けるバルクま
たはウエルを有する。どの電流電極がソースまたはドレ
インとして指定されるかは印加される電圧に依存するこ
とに注意すべきである。容量８０は、前に説明したよう
に、端子７２に接続された第１の端子、そして端子７３
に接続された第２の端子を有する。トランジスタ１５３
はノード７３において容量８０の第２の端子に接続され
たドレイン、信号Ｆ１を受けるためのゲート、そしてＶ
ＳＳに接続されたソースを有する。トランジスタ１５４
は電源電圧ＶＢＡＴに接続されたソース、信号＊Ｆ２を
受けるためのゲート、トランジスタ１５３のドレインに
接続されたドレイン、そしてＰＴＵＢＢＩＡＳに接続さ
れたバルクまたはウエルを有する。容量８１は、前に述
べたように、端子７４を介してトランジスタ１５２の第
２の電流電極に接続された第１の端子、そしてＶＳＳに
接続された第２の端子を有する。
トランジスタ１５０はＶＢＡＴに接続されたソース、伝
送ゲート１２１の第２の電流端子に接続されたゲート、
ドレイン、および信号ＰＴＵＢＢＩＡＳをうけるバルク
またウエルを有する。トランジスタ１５１はＶＢＡＴに
接続されたソース、伝送ゲート１３３の第２の電流端子
に接続されたゲート、端子７２においてトランジスタ１
５０のドレインに接続されたドレイン、そして信号ＰＴ
ＵＢＢＩＡＳを受けるバルクまたはウエルを有する。ト
ランジスタ１５２はトランジスタ１５０および１５１の
ドレインに接続された第１の電流電極、信号＊Ｆ２を受
けるためのゲート、電源電圧ＶＤＤを提供する第２の電
流電極、そして信号ＰＴＵＢＢＩＡＳを受けるバルクま
たはウエルを有する。どの電流電極がソースまたはドレ
インとして指定されるかは印加される電圧に依存するこ
とに注意すべきである。容量８０は、前に説明したよう
に、端子７２に接続された第１の端子、そして端子７３
に接続された第２の端子を有する。トランジスタ１５３
はノード７３において容量８０の第２の端子に接続され
たドレイン、信号Ｆ１を受けるためのゲート、そしてＶ
ＳＳに接続されたソースを有する。トランジスタ１５４
は電源電圧ＶＢＡＴに接続されたソース、信号＊Ｆ２を
受けるためのゲート、トランジスタ１５３のドレインに
接続されたドレイン、そしてＰＴＵＢＢＩＡＳに接続さ
れたバルクまたはウエルを有する。容量８１は、前に述
べたように、端子７４を介してトランジスタ１５２の第
２の電流電極に接続された第１の端子、そしてＶＳＳに
接続された第２の端子を有する。
【００２９】回路１１０は伝統的なノンオーバラップク
ロック発生回路であって信号「クロック」を受け、かつ
Ｆ１，＊Ｆ１，Ｆ２および＊Ｆ２と名付けられた４つの
クロック信号を提供し、これらのクロック信号はＶＤＤ
にレベルシフトされる。ノンオーバラップのために、信
号Ｆ１は信号＊Ｆ２と同じではなく、かつ信号Ｆ２は信
号＊Ｆ１と同じではない。図２を参照して前に説明した
ように、容量８０および８１は、それぞれ、端子７２お
よび７３、そして７４および７１を介して調整されたチ
ャージポンプ回路４３に結合されている。容量８０およ
び８１は調整されたチャージポンプ４３の一体化部分と
見ることができるが、それらは好ましくはそれらの必要
な大きさのため調整されたチャージポンプ４３を含む集
積回路の外部に設けられる。例えば、図示された実施例
においては、容量８０および８１は、それぞれ、約０．
１および１．０マイクロファラッドの値を有し、かつ従
ってそのような容量を集積回路に構築することは実際的
ではない。
ロック発生回路であって信号「クロック」を受け、かつ
Ｆ１，＊Ｆ１，Ｆ２および＊Ｆ２と名付けられた４つの
クロック信号を提供し、これらのクロック信号はＶＤＤ
にレベルシフトされる。ノンオーバラップのために、信
号Ｆ１は信号＊Ｆ２と同じではなく、かつ信号Ｆ２は信
号＊Ｆ１と同じではない。図２を参照して前に説明した
ように、容量８０および８１は、それぞれ、端子７２お
よび７３、そして７４および７１を介して調整されたチ
ャージポンプ回路４３に結合されている。容量８０およ
び８１は調整されたチャージポンプ４３の一体化部分と
見ることができるが、それらは好ましくはそれらの必要
な大きさのため調整されたチャージポンプ４３を含む集
積回路の外部に設けられる。例えば、図示された実施例
においては、容量８０および８１は、それぞれ、約０．
１および１．０マイクロファラッドの値を有し、かつ従
ってそのような容量を集積回路に構築することは実際的
ではない。
【００３０】チャージポンプコア部１１４は電圧Ｖ
ＢＡＴより上の電圧ＶＤＤを提供するために充電容量８
０を使用する。しかしながら、比例部１１２および積分
部１１３はＶＤＤを一体的に調整するためにチャージポ
ンプコア部１１４の動作を変更する。Ｆ１（Ｆ１はアク
ティブである）の間、トランジスタ１５３は導通してお
りかつ容量８０の第２の端子をＶＳＳに結合する。伝統
的なチャージポンプ設計においては、単一のトランジス
タがまた容量８０の前記第１の端子をＦ１の間にＶ
ＢＡＴに結合する。＊Ｆ２はトランジスタ１５２を非導
通にし、容量８１の第１の端子をＶＤＤから分離する。
従って、Ｆ１の間は、ＶＤＤは保持容量８１によって維
持される。トランジスタ１５４もまた非導通である。し
かしながら、Ｆ２（Ｆ２はアクティブである）の間は、
トランジスタ１５３はインアクティブであり、かつトラ
ンジスタ１５４は導通しておりかつ容量８０の第２の端
子をＶＢＡＴに接続する。この作用は容量８０の第１の
端子の電圧を約ＶＢＡＴの２倍に増大する。トランジス
タ１５２も導通しており、かつ容量８０に格納された電
荷は保持容量８１にダンプされる。Ｆ２の終りに、トラ
ンジスタ１５２は非導通となりかつ保持容量８１はＶ
ＤＤのレベルを維持する。この動作を繰り返すことによ
り、容量８１は最終的には約ＶＢＡＴの２倍にチャージ
アップする。
ＢＡＴより上の電圧ＶＤＤを提供するために充電容量８
０を使用する。しかしながら、比例部１１２および積分
部１１３はＶＤＤを一体的に調整するためにチャージポ
ンプコア部１１４の動作を変更する。Ｆ１（Ｆ１はアク
ティブである）の間、トランジスタ１５３は導通してお
りかつ容量８０の第２の端子をＶＳＳに結合する。伝統
的なチャージポンプ設計においては、単一のトランジス
タがまた容量８０の前記第１の端子をＦ１の間にＶ
ＢＡＴに結合する。＊Ｆ２はトランジスタ１５２を非導
通にし、容量８１の第１の端子をＶＤＤから分離する。
従って、Ｆ１の間は、ＶＤＤは保持容量８１によって維
持される。トランジスタ１５４もまた非導通である。し
かしながら、Ｆ２（Ｆ２はアクティブである）の間は、
トランジスタ１５３はインアクティブであり、かつトラ
ンジスタ１５４は導通しておりかつ容量８０の第２の端
子をＶＢＡＴに接続する。この作用は容量８０の第１の
端子の電圧を約ＶＢＡＴの２倍に増大する。トランジス
タ１５２も導通しており、かつ容量８０に格納された電
荷は保持容量８１にダンプされる。Ｆ２の終りに、トラ
ンジスタ１５２は非導通となりかつ保持容量８１はＶ
ＤＤのレベルを維持する。この動作を繰り返すことによ
り、容量８１は最終的には約ＶＢＡＴの２倍にチャージ
アップする。
【００３１】しかしながら、調整されたチャージポンプ
回路４３においては、容量８０の第１の端子からＶ
ＢＡＴまでの伝統的なトランジスタはトランジスタ１５
０および１５１によって置き換えられる。トランジスタ
１５０および１５１は信号ＰＣＮＴＬおよびＩＣＮＴＬ
に応じて導通するようにされ、これらの信号ＰＣＮＴＬ
およびＩＣＮＴＬは比例部１１２および積分部１１３に
よって与えられる。増幅器１２０および１４２はＶＤＤ
を基準とした出力を有し、一方増幅器１３０はＶＢＡＴ
を基準とした出力を有する。比例部１１２はＶＰＤＤお
よびＶＲＥＦの比較に応じてトランジスタ１５０を比例
的に導通させる。部分１１２はＶＤＤをほぼ所望の電圧
にする高速応答を有する。しかしながら、積分部１１３
は幾らか低速で動作しトランジスタ１５１を比例的に導
通させてＶＤＤを所望の値に非常に接近させる。従っ
て、調整されたチャージポンプ４３はＶＢＡＴをチャー
ジポンプしかつそのチャージポンプされた電圧を調整し
て所望の電圧（＋５．０ボルト）で効率的にＶＤＤを提
供する。
回路４３においては、容量８０の第１の端子からＶ
ＢＡＴまでの伝統的なトランジスタはトランジスタ１５
０および１５１によって置き換えられる。トランジスタ
１５０および１５１は信号ＰＣＮＴＬおよびＩＣＮＴＬ
に応じて導通するようにされ、これらの信号ＰＣＮＴＬ
およびＩＣＮＴＬは比例部１１２および積分部１１３に
よって与えられる。増幅器１２０および１４２はＶＤＤ
を基準とした出力を有し、一方増幅器１３０はＶＢＡＴ
を基準とした出力を有する。比例部１１２はＶＰＤＤお
よびＶＲＥＦの比較に応じてトランジスタ１５０を比例
的に導通させる。部分１１２はＶＤＤをほぼ所望の電圧
にする高速応答を有する。しかしながら、積分部１１３
は幾らか低速で動作しトランジスタ１５１を比例的に導
通させてＶＤＤを所望の値に非常に接近させる。従っ
て、調整されたチャージポンプ４３はＶＢＡＴをチャー
ジポンプしかつそのチャージポンプされた電圧を調整し
て所望の電圧（＋５．０ボルト）で効率的にＶＤＤを提
供する。
【００３２】バイアス回路１１１はＶＤＤの所望の値の
所定の割合（ｆｒａｃｔｉｏｎ）でＶＰＤＤを提供し、
該所定の割合はＶＤＤがその所望の値に等しい時にＶ
ＰＤＤがＶＲＥＦに等しくなるような割合である。図示
された実施例においては、ＶＤＤのこの所望の値は＋
５．０ボルトであり、かつＶＲＥＦの値は約１．２５ボ
ルトである。従って、ＶＤＤが５．０ボルトに等しい時
にＶＰＤＤを１．２５ボルトに等しくするためには、
０．２５の割合が適用される。この割合の精度はそれを
発生するために使用される技術によって決定され、これ
については後に図５を参照して説明する。
所定の割合（ｆｒａｃｔｉｏｎ）でＶＰＤＤを提供し、
該所定の割合はＶＤＤがその所望の値に等しい時にＶ
ＰＤＤがＶＲＥＦに等しくなるような割合である。図示
された実施例においては、ＶＤＤのこの所望の値は＋
５．０ボルトであり、かつＶＲＥＦの値は約１．２５ボ
ルトである。従って、ＶＤＤが５．０ボルトに等しい時
にＶＰＤＤを１．２５ボルトに等しくするためには、
０．２５の割合が適用される。この割合の精度はそれを
発生するために使用される技術によって決定され、これ
については後に図５を参照して説明する。
【００３３】増幅器１２０はＶＲＥＦをＶＰＤＤに対し
て比較する。図示された実施例においては、増幅器１２
０は演算トランスコンダクタンス増幅器（ＯＴＡ）であ
って、その出力電圧は正および負の入力端子の間の電圧
の差に応じて変化する。トランジスタ１５０のゲートは
容量負荷を提供し、トランジスタ１２２はＶＤＤへのプ
ルアップを提供する。Ｆ１の間、伝送ゲート１２１はア
クティブであり増幅器１２０の出力における信号ＰＣＮ
ＴＬををトランジスタ１５０のゲートに提供する。増幅
器１２０は正および負の入力端子における電圧が等しく
なるまで信号ＰＣＮＴＬを変化させ、従って増幅器１２
０はＶＤＤがその所望の電圧にほぼ等しくなるまで差動
的に多少導通するようにさせる。比例部１１２はＶＤＤ
の負荷条件の変化に応じて非常に迅速に動作するが、増
幅器１２０および伝送ゲート１２１はＶＤＤの精度を制
限するオフセットを導入する。
て比較する。図示された実施例においては、増幅器１２
０は演算トランスコンダクタンス増幅器（ＯＴＡ）であ
って、その出力電圧は正および負の入力端子の間の電圧
の差に応じて変化する。トランジスタ１５０のゲートは
容量負荷を提供し、トランジスタ１２２はＶＤＤへのプ
ルアップを提供する。Ｆ１の間、伝送ゲート１２１はア
クティブであり増幅器１２０の出力における信号ＰＣＮ
ＴＬををトランジスタ１５０のゲートに提供する。増幅
器１２０は正および負の入力端子における電圧が等しく
なるまで信号ＰＣＮＴＬを変化させ、従って増幅器１２
０はＶＤＤがその所望の電圧にほぼ等しくなるまで差動
的に多少導通するようにさせる。比例部１１２はＶＤＤ
の負荷条件の変化に応じて非常に迅速に動作するが、増
幅器１２０および伝送ゲート１２１はＶＤＤの精度を制
限するオフセットを導入する。
【００３４】積分部１１３はＶＤＤの精度をさらに増大
するためにトランジスタ１５１の導電率（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ）を調整する。積分部１１３はスイッチド
キャパシタ（スイッチド−Ｃ）差動積分器であり、これ
はＶＰＤＤとＶＲＥＦとの間の差を時間について積分す
る。比例部１１２よりも応答が遅いが、積分部１１３は
信号レベルの履歴（ｈｉｓｔｏｒｙ）を含んでおり、こ
れは最終的には比例部１１２のオフセットエラーを打ち
消す。増幅器１３０は単一ゲイン差動増幅器であって、
信号ＶＰＤＤをバッファリングしかつ積分部１１３が比
例部１１２の動作に悪影響を与えないようにする。パワ
ーアップの時は、信号ＰＣＮＴＬおよびＩＣＮＴＬは電
位が低く、トランジスタ１５０および１５１を強く導通
させてＶＤＤの所望の値に迅速に到達させる。バッテリ
寿命の低下および、ｄｉ／ｄｔ電圧降下として知られて
いる、電流の急速な変化による電源電圧の電圧降下のた
め、スイッチング速度を幾らか低下させるために（図４
には示されていない）トランジスタ１５０および１５１
のゲートと直列に抵抗を含めることが重要である。
するためにトランジスタ１５１の導電率（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ）を調整する。積分部１１３はスイッチド
キャパシタ（スイッチド−Ｃ）差動積分器であり、これ
はＶＰＤＤとＶＲＥＦとの間の差を時間について積分す
る。比例部１１２よりも応答が遅いが、積分部１１３は
信号レベルの履歴（ｈｉｓｔｏｒｙ）を含んでおり、こ
れは最終的には比例部１１２のオフセットエラーを打ち
消す。増幅器１３０は単一ゲイン差動増幅器であって、
信号ＶＰＤＤをバッファリングしかつ積分部１１３が比
例部１１２の動作に悪影響を与えないようにする。パワ
ーアップの時は、信号ＰＣＮＴＬおよびＩＣＮＴＬは電
位が低く、トランジスタ１５０および１５１を強く導通
させてＶＤＤの所望の値に迅速に到達させる。バッテリ
寿命の低下および、ｄｉ／ｄｔ電圧降下として知られて
いる、電流の急速な変化による電源電圧の電圧降下のた
め、スイッチング速度を幾らか低下させるために（図４
には示されていない）トランジスタ１５０および１５１
のゲートと直列に抵抗を含めることが重要である。
【００３５】調整されたチャージポンプ４３は最初にバ
ッテリ電圧をその倍数にチャージポンプする必要なしに
ＶＤＤを約５．０ボルトの所望の値で提供し、かつ次に
そのチャージポンプされた電圧を所望の、より低い電圧
に調整しあるいはクランプする。この調整（ｒｅｇｕｌ
ａｔｉｏｎ）はＶＢＡＴの幾つかの値に対して非常に有
利にすることができる。例えば、再充電の直後、Ｖ
ＢＡＴは約５．４ボルトとなることがある。伝統的な電
圧倍化チャージポンプ回路は１０．８ボルトの電圧を提
供し、これは５．０ボルトで動作するよう設計された回
路にとっては有害であろう。さらに、シャントレギュレ
ーションまたはクランピングの伝統的な方法も電流を浪
費する。調整されたチャージポンプ４３はＶＤＤが決し
て倍にならないように調整を与える。調整されたチャー
ジポンプ４３はまた出力電圧を制限するためにツェナー
ダイオードのようなクランプ素子を使用せず、むしろＶ
ＤＤを高い精度でかつ高い効率で提供するために比例お
よび積分作用を使用する。
ッテリ電圧をその倍数にチャージポンプする必要なしに
ＶＤＤを約５．０ボルトの所望の値で提供し、かつ次に
そのチャージポンプされた電圧を所望の、より低い電圧
に調整しあるいはクランプする。この調整（ｒｅｇｕｌ
ａｔｉｏｎ）はＶＢＡＴの幾つかの値に対して非常に有
利にすることができる。例えば、再充電の直後、Ｖ
ＢＡＴは約５．４ボルトとなることがある。伝統的な電
圧倍化チャージポンプ回路は１０．８ボルトの電圧を提
供し、これは５．０ボルトで動作するよう設計された回
路にとっては有害であろう。さらに、シャントレギュレ
ーションまたはクランピングの伝統的な方法も電流を浪
費する。調整されたチャージポンプ４３はＶＤＤが決し
て倍にならないように調整を与える。調整されたチャー
ジポンプ４３はまた出力電圧を制限するためにツェナー
ダイオードのようなクランプ素子を使用せず、むしろＶ
ＤＤを高い精度でかつ高い効率で提供するために比例お
よび積分作用を使用する。
【００３６】図５は、図４の調整されたチャージポンプ
４３に使用されているバイアス回路１１１を部分的に回
路図形式でかつ部分的にブロック図形式で示す。バイア
ス回路１１１は概略的に第１の抵抗ストリング回路２０
０、第２の抵抗ストリング回路２１０、比較器２２０、
ヒステリシス制御回路２３０、およびバイアス発生回路
２４０を含む。第１の抵抗ストリング回路２００は抵抗
２０１および２０２、伝送ゲート２０３、抵抗２０４お
よび２０５、そして伝送ゲート２０６および２０７を含
む。第２の抵抗ストリング回路２１０は抵抗２１１、伝
送ゲート２１２および２１３、そして抵抗２１４および
２１５を含む。ヒステリシス制御回路２３０はＮＯＲゲ
ート２３１およびインバータ２３２を含む。バイアス発
生回路２４０はレベルシフタ２４３、インバータ２４
４、抵抗２４５、そして伝送ゲート２４６および２４７
を含む。
４３に使用されているバイアス回路１１１を部分的に回
路図形式でかつ部分的にブロック図形式で示す。バイア
ス回路１１１は概略的に第１の抵抗ストリング回路２０
０、第２の抵抗ストリング回路２１０、比較器２２０、
ヒステリシス制御回路２３０、およびバイアス発生回路
２４０を含む。第１の抵抗ストリング回路２００は抵抗
２０１および２０２、伝送ゲート２０３、抵抗２０４お
よび２０５、そして伝送ゲート２０６および２０７を含
む。第２の抵抗ストリング回路２１０は抵抗２１１、伝
送ゲート２１２および２１３、そして抵抗２１４および
２１５を含む。ヒステリシス制御回路２３０はＮＯＲゲ
ート２３１およびインバータ２３２を含む。バイアス発
生回路２４０はレベルシフタ２４３、インバータ２４
４、抵抗２４５、そして伝送ゲート２４６および２４７
を含む。
【００３７】第１の抵抗ストリング回路２００において
は、抵抗２０１はＶＢＡＴに接続された第１の端子、お
よび第２の端子を有する。抵抗２０２は抵抗２０１の第
２の端子に接続された第１の端子、そして第２の端子を
有する。伝送ゲート２０３は抵抗２０２の第２の端子に
接続された第１の電流端子、第２の電流端子“ＰＤ１”
と名付けられた信号を受けるための正の制御端子、そし
て“＊ＰＤ１”と名付けられた信号を受けるための負の
制御端子を有する。抵抗２０４は伝送ゲート２０３の第
２の電流端子に接続された第１の端子、そして第２の端
子を有する。抵抗２０５は抵抗２０４の第２の端子に接
続された第１の端子、そしてＶＳＳに接続された第２の
端子を有する。伝送ゲート２０６は抵抗２０１の第２の
端子に接続された第１の電流端子、第２の電流端子、
“ＨＹＳＴ”と名付けられた信号を受けるための正の制
御端子、そして“＊ＨＹＳＴ”と名付けられた信号を受
けるための負の制御端子を有する。伝送ゲート２０７は
抵抗２０４の第２の端子に接続された第１の電流端子、
伝送ゲート２０６の第２の電流端子に接続された第２の
電流端子、信号＊ＨＹＳＴを受けるための正の制御端
子、そして信号ＨＹＳＴを受けるための負の制御端子を
有する。
は、抵抗２０１はＶＢＡＴに接続された第１の端子、お
よび第２の端子を有する。抵抗２０２は抵抗２０１の第
２の端子に接続された第１の端子、そして第２の端子を
有する。伝送ゲート２０３は抵抗２０２の第２の端子に
接続された第１の電流端子、第２の電流端子“ＰＤ１”
と名付けられた信号を受けるための正の制御端子、そし
て“＊ＰＤ１”と名付けられた信号を受けるための負の
制御端子を有する。抵抗２０４は伝送ゲート２０３の第
２の電流端子に接続された第１の端子、そして第２の端
子を有する。抵抗２０５は抵抗２０４の第２の端子に接
続された第１の端子、そしてＶＳＳに接続された第２の
端子を有する。伝送ゲート２０６は抵抗２０１の第２の
端子に接続された第１の電流端子、第２の電流端子、
“ＨＹＳＴ”と名付けられた信号を受けるための正の制
御端子、そして“＊ＨＹＳＴ”と名付けられた信号を受
けるための負の制御端子を有する。伝送ゲート２０７は
抵抗２０４の第２の端子に接続された第１の電流端子、
伝送ゲート２０６の第２の電流端子に接続された第２の
電流端子、信号＊ＨＹＳＴを受けるための正の制御端
子、そして信号ＨＹＳＴを受けるための負の制御端子を
有する。
【００３８】第２の抵抗ストリング回路２１０において
は、抵抗２１１は電源電圧ＶＤＤを受けるための第１の
端子、そして第２の端子を有する。伝送ゲート２１２は
抵抗２１１の第２の端子に接続された第１の電流端子、
第２の電流端子、“ＰＤ２”と名付けられた信号を受け
るための正の制御端子、そして“＊ＰＤ２”と名付けら
れた信号を受けるための負の制御端子を有する。伝送ゲ
ート２１３は伝送ゲート２１２の第２の電流端子に接続
された第１の電流端子、第２の電流端子、信号ＰＤ２を
受けるための正の制御端子、そして信号＊ＰＤ２を受け
るための負の制御端子を有する。抵抗２１４は伝送ゲー
ト２１３の第２の電流端子に接続された第１の端子、そ
して信号ＶＰＤＤを提供するための第２の端子を有す
る。抵抗２１５は抵抗２１４の第２の端子に接続された
第１の端子、およびＶＳＳに接続された第２の端子を有
する。
は、抵抗２１１は電源電圧ＶＤＤを受けるための第１の
端子、そして第２の端子を有する。伝送ゲート２１２は
抵抗２１１の第２の端子に接続された第１の電流端子、
第２の電流端子、“ＰＤ２”と名付けられた信号を受け
るための正の制御端子、そして“＊ＰＤ２”と名付けら
れた信号を受けるための負の制御端子を有する。伝送ゲ
ート２１３は伝送ゲート２１２の第２の電流端子に接続
された第１の電流端子、第２の電流端子、信号ＰＤ２を
受けるための正の制御端子、そして信号＊ＰＤ２を受け
るための負の制御端子を有する。抵抗２１４は伝送ゲー
ト２１３の第２の電流端子に接続された第１の端子、そ
して信号ＶＰＤＤを提供するための第２の端子を有す
る。抵抗２１５は抵抗２１４の第２の端子に接続された
第１の端子、およびＶＳＳに接続された第２の端子を有
する。
【００３９】比較器２２０は伝送ゲート２０６の第２の
電流端子に接続された正入力端子、伝送ゲート２１２の
第２の電流端子に接続された負入力端子、そして“Ｃ
ＯＵＴ”と名付けられた信号を提供するための出力端子
を有する。ヒステリシス制御回路２３０においては、Ｎ
ＯＲゲート２３１は“ＰＤ”と名付けられた信号を受け
るための第１の入力端子、信号ＣＯＵＴを受けるために
比較器２２０の前記出力端子に接続された第２の入力、
そして信号＊ＨＹＳＴを提供するための出力端子を有す
る。インバータ２３２はＮＯＲゲート２３１の出力端子
に接続された入力端子、そして信号ＨＹＳＴを提供する
ための出力端子を有する。
電流端子に接続された正入力端子、伝送ゲート２１２の
第２の電流端子に接続された負入力端子、そして“Ｃ
ＯＵＴ”と名付けられた信号を提供するための出力端子
を有する。ヒステリシス制御回路２３０においては、Ｎ
ＯＲゲート２３１は“ＰＤ”と名付けられた信号を受け
るための第１の入力端子、信号ＣＯＵＴを受けるために
比較器２２０の前記出力端子に接続された第２の入力、
そして信号＊ＨＹＳＴを提供するための出力端子を有す
る。インバータ２３２はＮＯＲゲート２３１の出力端子
に接続された入力端子、そして信号ＨＹＳＴを提供する
ための出力端子を有する。
【００４０】バイアス発生回路２４０においては、レベ
ルシフタ２４３は比較器２２０の出力端子に接続され、
かつその出力端子に出力信号を提供する。インバータ２
４４はレベルシフタ２４３の出力端子に接続された入力
端子、および出力端子を有する。抵抗２４５はＶＢＡＴ
に接続された第１の端子、および第２の端子を有する。
伝送ゲート２４６は抵抗２４５の第２の端子に接続され
た第１の電流端子、信号ＰＴＵＢＢＩＡＳを提供するた
めの第２の電流端子、比較器２２０の出力端子に接続さ
れた正の制御端子、そしてインバータ２４４の出力端子
に接続された負の制御端子を有する。伝送ゲート２４７
は伝送ゲート２４６の第２の電流端子に接続された第１
の電流端子、電源電圧ＶＤＤを受けるための第２の電流
端子、インバータ２４４の出力端子に接続された正の制
御端子、そしてレベルシフタ２４３の出力端子に接続さ
れた負の制御端子を有する。
ルシフタ２４３は比較器２２０の出力端子に接続され、
かつその出力端子に出力信号を提供する。インバータ２
４４はレベルシフタ２４３の出力端子に接続された入力
端子、および出力端子を有する。抵抗２４５はＶＢＡＴ
に接続された第１の端子、および第２の端子を有する。
伝送ゲート２４６は抵抗２４５の第２の端子に接続され
た第１の電流端子、信号ＰＴＵＢＢＩＡＳを提供するた
めの第２の電流端子、比較器２２０の出力端子に接続さ
れた正の制御端子、そしてインバータ２４４の出力端子
に接続された負の制御端子を有する。伝送ゲート２４７
は伝送ゲート２４６の第２の電流端子に接続された第１
の電流端子、電源電圧ＶＤＤを受けるための第２の電流
端子、インバータ２４４の出力端子に接続された正の制
御端子、そしてレベルシフタ２４３の出力端子に接続さ
れた負の制御端子を有する。
【００４１】バイアス回路１１１は２つの機能を達成す
る。第１に、バイアス回路１１１は調整されたチャージ
ポンプ４３の前記比例および積分機能において使用する
ための信号ＶＰＤＤを提供する。第２に、バイアス回路
１１１は調整されたチャージポンプ４３におけるＰチャ
ネルトランジスタ、すなわちトランジスタ１５０，１５
１，１５２および１５４、のバルクまたはウエルをバイ
アスするためにＶＢＡＴまたはＶＤＤの内いずれか大き
い方の電圧を有する、信号ＰＴＵＢＢＩＡＳを提供す
る。その他の動作を理解するためには、まず制御信号の
発生につき説明する必要がある。信号ＰＤは論理ハイで
アクティブになるパワーダウン表示である。信号ＰＤ１
は信号ＰＤとＣＯＵＴの論理的ＡＮＤに等価でありかつ
論理ローでアクティブになる。信号ＰＤ２は信号ＰＤ１
と等価であるがＶＤＤにレベルシフトされておりかつ論
理ローでアクティブになる。
る。第１に、バイアス回路１１１は調整されたチャージ
ポンプ４３の前記比例および積分機能において使用する
ための信号ＶＰＤＤを提供する。第２に、バイアス回路
１１１は調整されたチャージポンプ４３におけるＰチャ
ネルトランジスタ、すなわちトランジスタ１５０，１５
１，１５２および１５４、のバルクまたはウエルをバイ
アスするためにＶＢＡＴまたはＶＤＤの内いずれか大き
い方の電圧を有する、信号ＰＴＵＢＢＩＡＳを提供す
る。その他の動作を理解するためには、まず制御信号の
発生につき説明する必要がある。信号ＰＤは論理ハイで
アクティブになるパワーダウン表示である。信号ＰＤ１
は信号ＰＤとＣＯＵＴの論理的ＡＮＤに等価でありかつ
論理ローでアクティブになる。信号ＰＤ２は信号ＰＤ１
と等価であるがＶＤＤにレベルシフトされておりかつ論
理ローでアクティブになる。
【００４２】抵抗ストリング回路２１０は信号ＶＰＤＤ
を提供する第１の機能を達成する。制御信号ＰＤ２およ
び＊ＰＤ２がインアクティブである場合、ＶＰＤＤは抵
抗２１１，２１４および２１５の間の抵抗電圧分割の積
として与えられる。従って、 ＶＰＤＤ＝ＶＤＤ（Ｒ２１５／（Ｒ２１１＋Ｒ２１４＋Ｒ２１５）） この場合Ｒ２１１は抵抗２１１の抵抗であり、Ｒ２１４
は抵抗２１４の抵抗であり、かつＲ２１５は抵抗２１５
の抵抗である。適切な抵抗値を選択することにより、Ｖ
ＰＤＤは０．２５ＶＤＤに等しくすることができ、従っ
てＶＤＤ＝５．０ボルトの値に対し、ＶＰＤＤは１．２
５ボルトに等しくなる。調整されたチャージポンプ４３
がＶＤＤをＶＲＥＦ＝ＶＰＤＤになるまで変更した時、
かつＶＲＥＦ＝１．２５ボルトであるから、抵抗ストリ
ング回路２１０はＶＤＤが高い精度で５．０ボルトに等
しくなることを保証する。
を提供する第１の機能を達成する。制御信号ＰＤ２およ
び＊ＰＤ２がインアクティブである場合、ＶＰＤＤは抵
抗２１１，２１４および２１５の間の抵抗電圧分割の積
として与えられる。従って、 ＶＰＤＤ＝ＶＤＤ（Ｒ２１５／（Ｒ２１１＋Ｒ２１４＋Ｒ２１５）） この場合Ｒ２１１は抵抗２１１の抵抗であり、Ｒ２１４
は抵抗２１４の抵抗であり、かつＲ２１５は抵抗２１５
の抵抗である。適切な抵抗値を選択することにより、Ｖ
ＰＤＤは０．２５ＶＤＤに等しくすることができ、従っ
てＶＤＤ＝５．０ボルトの値に対し、ＶＰＤＤは１．２
５ボルトに等しくなる。調整されたチャージポンプ４３
がＶＤＤをＶＲＥＦ＝ＶＰＤＤになるまで変更した時、
かつＶＲＥＦ＝１．２５ボルトであるから、抵抗ストリ
ング回路２１０はＶＤＤが高い精度で５．０ボルトに等
しくなることを保証する。
【００４３】抵抗２１１，２１４および２１５について
はそこを流れる電流を制限するため比較的高い値とする
ことが重要である。高い抵抗を与えるためには、軽くド
ーピングした拡散またはウエル抵抗が好ましい。これら
の抵抗は多結晶シリコン抵抗より好ましく、それは、多
結晶シリコン抵抗はより正確であるが、より多くの回路
面積を必要とするためである。例えば、多結晶シリコン
抵抗の典型的な抵抗率は約２０オーム／スケアであり、
一方ウエル抵抗の抵抗率は約１．４キロオーム／スケア
である。好ましい実施例においては、Ｒ２１１は１０５
キロオームであり、Ｒ２１４は５３．２キロオームであ
り、かつＲ２１５は５１．８キロオームである。従っ
て、低い電流が保証される。
はそこを流れる電流を制限するため比較的高い値とする
ことが重要である。高い抵抗を与えるためには、軽くド
ーピングした拡散またはウエル抵抗が好ましい。これら
の抵抗は多結晶シリコン抵抗より好ましく、それは、多
結晶シリコン抵抗はより正確であるが、より多くの回路
面積を必要とするためである。例えば、多結晶シリコン
抵抗の典型的な抵抗率は約２０オーム／スケアであり、
一方ウエル抵抗の抵抗率は約１．４キロオーム／スケア
である。好ましい実施例においては、Ｒ２１１は１０５
キロオームであり、Ｒ２１４は５３．２キロオームであ
り、かつＲ２１５は５１．８キロオームである。従っ
て、低い電流が保証される。
【００４４】バイアス回路１１１の第２の機能は、パワ
ーアップの間のような、変化する電源条件のもとで、調
整されたチャージポンプ４３の信頼性ある動作を保証す
るために電圧ＰＴＵＢＢＩＡＳを提供することである。
パワーアップの直後、ＶＤＤはその目標値である５．０
ボルトを達成しておらず、かつ実際上ゼロに非常に近
い。もしＮウエルが常にＶＤＤにバイアスされておれ
ば、パワーアップの直後は拡散−ウエルのＰＮ接合は順
方向バイアスされるようになり、これは集積回路にとっ
て有害である。従って、バイアス発生回路２４０はＶ
ＢＡＴがＶＤＤより大きい場合あるいは信号ＰＤがアク
ティブである場合にほぼＶＢＡＴの電圧でＰＴＵＢＢＩ
ＡＳを提供する。
ーアップの間のような、変化する電源条件のもとで、調
整されたチャージポンプ４３の信頼性ある動作を保証す
るために電圧ＰＴＵＢＢＩＡＳを提供することである。
パワーアップの直後、ＶＤＤはその目標値である５．０
ボルトを達成しておらず、かつ実際上ゼロに非常に近
い。もしＮウエルが常にＶＤＤにバイアスされておれ
ば、パワーアップの直後は拡散−ウエルのＰＮ接合は順
方向バイアスされるようになり、これは集積回路にとっ
て有害である。従って、バイアス発生回路２４０はＶ
ＢＡＴがＶＤＤより大きい場合あるいは信号ＰＤがアク
ティブである場合にほぼＶＢＡＴの電圧でＰＴＵＢＢＩ
ＡＳを提供する。
【００４５】ＶＤＤをＶＢＡＴと比較するために、抵抗
ストリング回路２００は抵抗ストリング回路２１０と同
様の電圧分割を行う。しかしながら、１つだけ異なる点
がある。抵抗ストリング回路２００はヒステリシスを含
む。パワーアップの後（ＰＤはインアクティブであ
る）、バッテリ電圧ＶＢＡＴがＶＤＤを超えた時、信号
ＣＯＵＴがアクティベイトされる。ＰＤはインアクティ
ブであるから、ヒステリシス制御回路２３０は信号＊Ｈ
ＹＳＴを論理ローにアクティベイトし、かつ信号ＨＹＳ
Ｔを論理ハイにアクティベイトし、伝送ゲート２０６を
アクティブにしかつ伝送ゲート２０７をインアクティブ
にする。従って、比較器２２０の正入力端子に印加され
るＶＢＡＴに比例する電圧は抵抗ストリング回路２００
においては抵抗２０１の第２の端子から取られる。しか
しながら、ＶＰＤＤが抵抗２０１の第２の端子の電位を
超えるや否や、ＣＯＵＴは否定される（ｎｅｇａｔｅ
ｄ）。ヒステリシス制御回路２１０は＊ＨＹＳＴを論理
ハイでインアクティベイトし、かつ信号ＨＹＳＴを論理
ローでインアクティベイトする。伝送ゲート２０６はイ
ンアクティブであり、かつ伝送ゲート２０７はアクティ
ブでありそして比例電圧は今や抵抗２０４の第２の端子
から取られる。抵抗２０２および２０４によって付加的
な電圧降下が導入されるから、ＶＤＤはＣＯＵＴが再び
アクティベイトされる前に付加的な量だけ低下しなけれ
ばらない。従って、バイアス回路１１１によって与えら
れるヒステリシスは変化する電源電圧条件のもとで不安
定性を防止する。
ストリング回路２００は抵抗ストリング回路２１０と同
様の電圧分割を行う。しかしながら、１つだけ異なる点
がある。抵抗ストリング回路２００はヒステリシスを含
む。パワーアップの後（ＰＤはインアクティブであ
る）、バッテリ電圧ＶＢＡＴがＶＤＤを超えた時、信号
ＣＯＵＴがアクティベイトされる。ＰＤはインアクティ
ブであるから、ヒステリシス制御回路２３０は信号＊Ｈ
ＹＳＴを論理ローにアクティベイトし、かつ信号ＨＹＳ
Ｔを論理ハイにアクティベイトし、伝送ゲート２０６を
アクティブにしかつ伝送ゲート２０７をインアクティブ
にする。従って、比較器２２０の正入力端子に印加され
るＶＢＡＴに比例する電圧は抵抗ストリング回路２００
においては抵抗２０１の第２の端子から取られる。しか
しながら、ＶＰＤＤが抵抗２０１の第２の端子の電位を
超えるや否や、ＣＯＵＴは否定される（ｎｅｇａｔｅ
ｄ）。ヒステリシス制御回路２１０は＊ＨＹＳＴを論理
ハイでインアクティベイトし、かつ信号ＨＹＳＴを論理
ローでインアクティベイトする。伝送ゲート２０６はイ
ンアクティブであり、かつ伝送ゲート２０７はアクティ
ブでありそして比例電圧は今や抵抗２０４の第２の端子
から取られる。抵抗２０２および２０４によって付加的
な電圧降下が導入されるから、ＶＤＤはＣＯＵＴが再び
アクティベイトされる前に付加的な量だけ低下しなけれ
ばらない。従って、バイアス回路１１１によって与えら
れるヒステリシスは変化する電源電圧条件のもとで不安
定性を防止する。
【００４６】本発明の１つの態様においては、チャージ
ポンプコア部は充電容量（８０）の第１の端子（７２）
に結合され、第２の所定の期間の間前記充電容量（８
０）の第１の端子（７２）の電圧を記憶するための手段
（１５２，８１）を具備する。
ポンプコア部は充電容量（８０）の第１の端子（７２）
に結合され、第２の所定の期間の間前記充電容量（８
０）の第１の端子（７２）の電圧を記憶するための手段
（１５２，８１）を具備する。
【００４７】本発明の他の態様においては、前記記憶手
段（１５２，８１）はそこに調整されたチャージポンプ
電圧を提供するための第１の端子、そして第２の電源電
圧を受けるための第２の端子を有する保持容量（８
１）、そして第２の所定の期間の間に充電容量（８０）
の第１の端子（７２）を前記保持容量（８１）の第１の
端子に結合するための手段（１５２）を具備する。
段（１５２，８１）はそこに調整されたチャージポンプ
電圧を提供するための第１の端子、そして第２の電源電
圧を受けるための第２の端子を有する保持容量（８
１）、そして第２の所定の期間の間に充電容量（８０）
の第１の端子（７２）を前記保持容量（８１）の第１の
端子に結合するための手段（１５２）を具備する。
【００４８】本発明のさらに他の態様においては、チャ
ージポンプコア部（１１４）はさらに第１の（１５０）
および第２の（１５１）トランジスタを具備する。第１
のトランジスタ（１５０）は第１の電源電圧を受けるた
めの第１の電流電極、前記比例手段（１１２）に結合さ
れた制御電極、そして前記充電容量（８０）の第１の端
子に結合された第２の電流電極を有する。第２のトラン
ジスタ（１５１）は第１の電源電圧を受けるための第１
の電流電極、前記積分手段（１１３）に結合された制御
電極、そして前記充電容量（８０）の第１の端子（７
２）に結合された第２の電流電極を有する。
ージポンプコア部（１１４）はさらに第１の（１５０）
および第２の（１５１）トランジスタを具備する。第１
のトランジスタ（１５０）は第１の電源電圧を受けるた
めの第１の電流電極、前記比例手段（１１２）に結合さ
れた制御電極、そして前記充電容量（８０）の第１の端
子に結合された第２の電流電極を有する。第２のトラン
ジスタ（１５１）は第１の電源電圧を受けるための第１
の電流電極、前記積分手段（１１３）に結合された制御
電極、そして前記充電容量（８０）の第１の端子（７
２）に結合された第２の電流電極を有する。
【００４９】本発明のさらに他の態様においては、前記
チャージポンプコア部（１１４）はさらに第３の（１５
３）および第４の（１５４）トランジスタを具備する。
第３のトランジスタ（１５３）は前記充電容量（８０）
の第２の端子（７３）に結合された第１の電流電極、お
よび前記第２の電源電圧を受けるための第２の電流電極
を有し、前記第３のトランジスタ（１５３）は前記第１
の所定の期間の間導通する。前記第４のトランジスタ
（１５４）は第１の電源電圧を受けるための第１の電流
電極、および前記充電容量（８０）の第２の端子（７
３）に結合された第２の電流電極を有し、該第４のトラ
ンジスタ（１５４）は第２の所定の期間の間導通する。
チャージポンプコア部（１１４）はさらに第３の（１５
３）および第４の（１５４）トランジスタを具備する。
第３のトランジスタ（１５３）は前記充電容量（８０）
の第２の端子（７３）に結合された第１の電流電極、お
よび前記第２の電源電圧を受けるための第２の電流電極
を有し、前記第３のトランジスタ（１５３）は前記第１
の所定の期間の間導通する。前記第４のトランジスタ
（１５４）は第１の電源電圧を受けるための第１の電流
電極、および前記充電容量（８０）の第２の端子（７
３）に結合された第２の電流電極を有し、該第４のトラ
ンジスタ（１５４）は第２の所定の期間の間導通する。
【００５０】本発明のさらに他の態様においては、調整
されたチャージポンプ（４３）はさらに第１の（１５
０）、第２の（１５１）、そして第４の（１５４）トラ
ンジスタのバルクを前記第１の電源電圧または前記調整
されたチャージポンプ電圧のいずれかの内の高い方にバ
イアスするための手段（１１１）を具備する。
されたチャージポンプ（４３）はさらに第１の（１５
０）、第２の（１５１）、そして第４の（１５４）トラ
ンジスタのバルクを前記第１の電源電圧または前記調整
されたチャージポンプ電圧のいずれかの内の高い方にバ
イアスするための手段（１１１）を具備する。
【００５１】本発明のさらに他の態様においては、前記
バイアス手段（１１１）は前記第１の電源電圧の第１お
よび第２の割合（ｆｒａｃｔｉｏｎｓ）でそれぞれ第１
および第２の電圧を提供するための手段（２０１，２０
２，２０３，２０４，２０５）、前記調整されたチャー
ジポンプ電圧の第３の割合で第３の電圧を提供するため
の手段（２１０）、正入力端子、負入力端子、および比
較出力信号を提供するための出力端子を有する比較器
（２２０）、前記比較出力信号に応答して前記第１の電
圧を前記比較器（２２０）の正入力端子に結合し、かつ
それ以外では前記第２の電圧を前記比較器（２２０）の
正入力端子に結合するための手段（２３１，２３２，２
０６，２０７）、そして前記比較出力信号に応答して前
記第１の電源電圧をバルクバイアス電圧として提供し、
かつそれ以外では前記調整されたチャージポンプ電圧を
前記バルクバイアス信号として提供するための手段（２
４０）を具備する。
バイアス手段（１１１）は前記第１の電源電圧の第１お
よび第２の割合（ｆｒａｃｔｉｏｎｓ）でそれぞれ第１
および第２の電圧を提供するための手段（２０１，２０
２，２０３，２０４，２０５）、前記調整されたチャー
ジポンプ電圧の第３の割合で第３の電圧を提供するため
の手段（２１０）、正入力端子、負入力端子、および比
較出力信号を提供するための出力端子を有する比較器
（２２０）、前記比較出力信号に応答して前記第１の電
圧を前記比較器（２２０）の正入力端子に結合し、かつ
それ以外では前記第２の電圧を前記比較器（２２０）の
正入力端子に結合するための手段（２３１，２３２，２
０６，２０７）、そして前記比較出力信号に応答して前
記第１の電源電圧をバルクバイアス電圧として提供し、
かつそれ以外では前記調整されたチャージポンプ電圧を
前記バルクバイアス信号として提供するための手段（２
４０）を具備する。
【００５２】本発明のさらに他の態様においては、前記
比例手段（１１２）は第３の所定の期間の間前記第１の
トランジスタ（１５０）を非導通にするための手段（１
２１，１２２）を具備し、前記積分手段（１１３）は前
記第３の所定の期間の間前記第２のトランジスタ（１５
１）を非導通にするための手段（１３３，１３４）を具
備し、前記第３の所定の期間は前記第１の所定の期間の
間以外で生ずる。
比例手段（１１２）は第３の所定の期間の間前記第１の
トランジスタ（１５０）を非導通にするための手段（１
２１，１２２）を具備し、前記積分手段（１１３）は前
記第３の所定の期間の間前記第２のトランジスタ（１５
１）を非導通にするための手段（１３３，１３４）を具
備し、前記第３の所定の期間は前記第１の所定の期間の
間以外で生ずる。
【００５３】本発明のさらに他の態様においては、前記
比例手段（１１２）は演算トランスコンダクタンス増幅
器（１２０）および伝送ゲート（１２１）を具備する。
前記演算トランスコンダクタンス増幅器（１２０）は前
記比例電圧を受けるための正の入力端子、前記基準電圧
を受けるための負の入力端子、そして出力端子を具備す
る。伝送ゲート（１２１）は前記演算トランスコンダク
タンス増幅器（１２０）の出力端子に結合された第１の
端子、そして前記第１のトランジスタ（１５０）の制御
電極に結合された第２の端子を有し、前記伝送ゲート
（１２１）は第１のクロック信号に応答して導通状態に
なる。
比例手段（１１２）は演算トランスコンダクタンス増幅
器（１２０）および伝送ゲート（１２１）を具備する。
前記演算トランスコンダクタンス増幅器（１２０）は前
記比例電圧を受けるための正の入力端子、前記基準電圧
を受けるための負の入力端子、そして出力端子を具備す
る。伝送ゲート（１２１）は前記演算トランスコンダク
タンス増幅器（１２０）の出力端子に結合された第１の
端子、そして前記第１のトランジスタ（１５０）の制御
電極に結合された第２の端子を有し、前記伝送ゲート
（１２１）は第１のクロック信号に応答して導通状態に
なる。
【００５４】本発明のさらに他の態様においては、前記
積分手段（１１３）は増幅器（１３０）、スイッチドキ
ャパシタ積分器（１３１，１３２，１３５，１３６，１
３７，１３８，１３９，１４０，１４１，１４２）、そ
して第１の伝送ゲート（１３３）を具備する。前記増幅
器（１３０）は前記比例電圧を受けるための正入力端
子、負入力端子、およびその負入力端子に結合された出
力端子を有する。スイッチドキャパシタ積分器（１３
１，１３２，１３５，１３６，１３７，１３８，１３
９，１４０，１４１，１４２）は前記増幅器（１３０）
に結合されかつ前記比例電圧と前記基準電圧との間の差
の積分に応答して出力信号を提供する。前記第１の伝送
ゲート（１３３）はスイッチドキャパシタ積分器の出力
電圧を受けるための第１の端子、前記第２のトランジス
タ（１５１）の制御電極に結合された第２の端子を有
し、前記第１の伝送ゲート（１３３）は前記第１のクロ
ック信号に応答して導通状態にされる。
積分手段（１１３）は増幅器（１３０）、スイッチドキ
ャパシタ積分器（１３１，１３２，１３５，１３６，１
３７，１３８，１３９，１４０，１４１，１４２）、そ
して第１の伝送ゲート（１３３）を具備する。前記増幅
器（１３０）は前記比例電圧を受けるための正入力端
子、負入力端子、およびその負入力端子に結合された出
力端子を有する。スイッチドキャパシタ積分器（１３
１，１３２，１３５，１３６，１３７，１３８，１３
９，１４０，１４１，１４２）は前記増幅器（１３０）
に結合されかつ前記比例電圧と前記基準電圧との間の差
の積分に応答して出力信号を提供する。前記第１の伝送
ゲート（１３３）はスイッチドキャパシタ積分器の出力
電圧を受けるための第１の端子、前記第２のトランジス
タ（１５１）の制御電極に結合された第２の端子を有
し、前記第１の伝送ゲート（１３３）は前記第１のクロ
ック信号に応答して導通状態にされる。
【００５５】本発明のさらに他の態様においては、前記
トランジスタ（１５０）のバルクをバイアスする方法は
さらに前記割合（ｆｒａｃｔｉｏｎ）を前記調整された
チャージポンプ電圧の前記割合が前記可変電源電圧を超
えたことに応じて第１の所定の割合として、あるいは前
記調整されたチャージポンプ電圧の前記割合が前記可変
電源電圧を超えないことに応答して第２の所定の割合と
して与える段階を具備し、前記第１の所定の割合は前記
第２の所定の割合を超えるものである。
トランジスタ（１５０）のバルクをバイアスする方法は
さらに前記割合（ｆｒａｃｔｉｏｎ）を前記調整された
チャージポンプ電圧の前記割合が前記可変電源電圧を超
えたことに応じて第１の所定の割合として、あるいは前
記調整されたチャージポンプ電圧の前記割合が前記可変
電源電圧を超えないことに応答して第２の所定の割合と
して与える段階を具備し、前記第１の所定の割合は前記
第２の所定の割合を超えるものである。
【００５６】本発明のさらに他の態様においては、バル
クバイアス電圧を提供するための前記回路（１１１）の
前記第１および第２の電圧を提供するための手段（２０
１，２０２，２０３，２０４，２０５）は第１の（２０
１）、第２の（２０２）、第３の（２０４）、そして第
４の（２０５）抵抗および伝送ゲート（２０３）を具備
する。前記第１の抵抗（２０１）は前記第１の電源電圧
端子に結合された第１の端子、そして前記第１の電圧を
提供するための第２の端子を有する。第２の抵抗（２０
２）は前記第１の抵抗（２０１）の第２の端子に結合さ
れた第１の端子、そして第２の端子を有する。伝送ゲー
ト（２０３）は前記第２の抵抗（２０２）の第２の端子
に接続された第１の端子、そして第２の端子を有し、か
つパワーダウン信号に応じて導通状態になる。前記第３
の抵抗（２０４）は前記伝送ゲート（２０３）の第２の
端子に結合された第１の端子、および第２の電圧を提供
するための第２の端子を有する。前記第４の抵抗（２０
５）は前記第３の抵抗（２０４）の第２の端子に接続さ
れた第１の端子、および第３の電源電圧端子に接続され
た第２の端子を有する。
クバイアス電圧を提供するための前記回路（１１１）の
前記第１および第２の電圧を提供するための手段（２０
１，２０２，２０３，２０４，２０５）は第１の（２０
１）、第２の（２０２）、第３の（２０４）、そして第
４の（２０５）抵抗および伝送ゲート（２０３）を具備
する。前記第１の抵抗（２０１）は前記第１の電源電圧
端子に結合された第１の端子、そして前記第１の電圧を
提供するための第２の端子を有する。第２の抵抗（２０
２）は前記第１の抵抗（２０１）の第２の端子に結合さ
れた第１の端子、そして第２の端子を有する。伝送ゲー
ト（２０３）は前記第２の抵抗（２０２）の第２の端子
に接続された第１の端子、そして第２の端子を有し、か
つパワーダウン信号に応じて導通状態になる。前記第３
の抵抗（２０４）は前記伝送ゲート（２０３）の第２の
端子に結合された第１の端子、および第２の電圧を提供
するための第２の端子を有する。前記第４の抵抗（２０
５）は前記第３の抵抗（２０４）の第２の端子に接続さ
れた第１の端子、および第３の電源電圧端子に接続され
た第２の端子を有する。
【００５７】本発明のさらに他の態様においては、前記
第３の電圧を提供するための手段（２１０）は第１の
（２１１）、第２の（２１４）、および第３の（２１
５）抵抗と、第１の（２１２）および第２の（２１３）
伝送ゲートを具備する。第１の抵抗（２１１）は前記第
２の電源電圧端子に接続された第１の端子、および第２
の端子を有する。前記第１の伝送ゲート（２１２）は前
記第１の抵抗（２１１）の第２の端子に接続された第１
の端子、および前記増幅器の負入力端子に接続された第
２の端子を有し、かつパワーダウン信号に応じて導通状
態にされる。第２の伝送ゲート（２１３）は前記第１の
伝送ゲート（２１２）の第２の端子に接続された第１の
端子、および第２の端子を有し、そして前記パワーダウ
ン信号に応じて導通状態にされる。前記第２の抵抗（２
１４）は前記第２の伝送ゲート（２１３）の第２の端子
に接続された第１の端子、そして第３の電圧を提供する
ための第２の端子を有する。前記第３の抵抗（２１５）
は前記第２の抵抗（２１４）の第２の端子に接続された
第１の端子、そして第３の電源電圧端子に接続された第
２の端子を有する。
第３の電圧を提供するための手段（２１０）は第１の
（２１１）、第２の（２１４）、および第３の（２１
５）抵抗と、第１の（２１２）および第２の（２１３）
伝送ゲートを具備する。第１の抵抗（２１１）は前記第
２の電源電圧端子に接続された第１の端子、および第２
の端子を有する。前記第１の伝送ゲート（２１２）は前
記第１の抵抗（２１１）の第２の端子に接続された第１
の端子、および前記増幅器の負入力端子に接続された第
２の端子を有し、かつパワーダウン信号に応じて導通状
態にされる。第２の伝送ゲート（２１３）は前記第１の
伝送ゲート（２１２）の第２の端子に接続された第１の
端子、および第２の端子を有し、そして前記パワーダウ
ン信号に応じて導通状態にされる。前記第２の抵抗（２
１４）は前記第２の伝送ゲート（２１３）の第２の端子
に接続された第１の端子、そして第３の電圧を提供する
ための第２の端子を有する。前記第３の抵抗（２１５）
は前記第２の抵抗（２１４）の第２の端子に接続された
第１の端子、そして第３の電源電圧端子に接続された第
２の端子を有する。
【００５８】本発明のさらに他の態様においては、前記
第１の電源電圧はバッテリ電圧である。
第１の電源電圧はバッテリ電圧である。
【００５９】以上のように、本発明が好ましい実施例に
関して説明されたが、当業者には本発明は種々の方法に
より変更できかつ上で特に取り上げて説明したもの以外
の数多くの実施例を取り得ることが明らかである。例え
ば、ＶＳＳは正の電源電圧とし他の電源電圧ＶＢＡＴ，
ＶＤＤおよびＶＤＳＰはそれに関して負の電圧とするこ
とができる。さらに、バッテリ電圧ＶＢＡＴが例示され
たが、混合型信号処理システム２２は任意の大きく変化
する電源電圧が使用される場合に同じ利点を与える。さ
らに、動作寿命中の電圧が少なくとも２．７ボルトであ
る限り、異なる数のかつ異なるタイプのバッテリを使用
することができる。他の実施例においては、デジタルサ
ブシステム５１の部分はスピードを最大にするためにＶ
ＤＤに結合することができる。また、ＶＤＤは、スイッ
チモードレギュレータとも称される、スイッチングレギ
ュレータによって発生することもできる。従って、添付
の請求の範囲によって本発明の真の精神および範囲内に
ある本発明のすべての変形をカバーすることを意図して
いる。
関して説明されたが、当業者には本発明は種々の方法に
より変更できかつ上で特に取り上げて説明したもの以外
の数多くの実施例を取り得ることが明らかである。例え
ば、ＶＳＳは正の電源電圧とし他の電源電圧ＶＢＡＴ，
ＶＤＤおよびＶＤＳＰはそれに関して負の電圧とするこ
とができる。さらに、バッテリ電圧ＶＢＡＴが例示され
たが、混合型信号処理システム２２は任意の大きく変化
する電源電圧が使用される場合に同じ利点を与える。さ
らに、動作寿命中の電圧が少なくとも２．７ボルトであ
る限り、異なる数のかつ異なるタイプのバッテリを使用
することができる。他の実施例においては、デジタルサ
ブシステム５１の部分はスピードを最大にするためにＶ
ＤＤに結合することができる。また、ＶＤＤは、スイッ
チモードレギュレータとも称される、スイッチングレギ
ュレータによって発生することもできる。従って、添付
の請求の範囲によって本発明の真の精神および範囲内に
ある本発明のすべての変形をカバーすることを意図して
いる。
【００６０】
【発明の効果】以上のように、本発明によれば、無駄な
電力を消費することなくチャージポンプ回路の電圧調整
を行うことが可能になり、バッテリの寿命が短くなるこ
とが防止できる。
電力を消費することなくチャージポンプ回路の電圧調整
を行うことが可能になり、バッテリの寿命が短くなるこ
とが防止できる。
【図１】本発明に係わる混合型信号処理システムを用い
たデジタルコードレス電話のハンドセットの構成を示す
ブロック図である。
たデジタルコードレス電話のハンドセットの構成を示す
ブロック図である。
【図２】図１の混合型信号処理システムの一部を詳細に
示すブロック回路図である。
示すブロック回路図である。
【図３】図２のＰＣＭコーデックを部分的かつ詳細に示
すブロック回路図である。
すブロック回路図である。
【図４】図２における本発明に係わる調整されたチャー
ジポンプを詳細に示す部分的ブロック回路図である。
ジポンプを詳細に示す部分的ブロック回路図である。
【図５】図４の調整されたチャージポンプに使用される
バイアス回路を示す部分的ブロック回路図である。
バイアス回路を示す部分的ブロック回路図である。
２０ デジタルコードレス電話のハンドセット ２２ 混合型信号処理システム ２４ アンテナ ２５ 無線周波システム ２６ 時分割２重ブロック ２７ マイクロプロセッサ ２８ ＡＤＰＣＭトランスコーダ ２９ ＰＣＭコーデック ３０ マイクロホン ３１ スピーカ ４０ 電源サブシステム ４１ 電圧レギュレータ ４２ バンドギャップ電圧基準 ４３ 調整されたチャージポンプ ４４ レベルシフタ ５０ 入力および出力バッファ ５１ ３ボルトデジタルサブシステム ６０ ５ボルトアナログサブシステム ６１ バッテリ給電アナログサブシステム ８０ 第１の容量 ８１ 第２の容量 １００，１０１，１０２ 増幅器
Claims (5)
- 【請求項１】 調整されたチャージポンプ（４３）であ
って、 第１の所定の期間の間に容量（８０）の第１の端子（７
２）に存在する電圧を第２の電源電圧を基準とした第１
の電源電圧に等しい量だけ増大し、かつそれに応じて調
整されたチャージポンプ電圧を提供するためのチャージ
ポンプコア部（１１４）、 基準電圧と比例電圧との間の差分に応じて比例的に前記
電圧を変えるための比例手段（１１２）であって、前記
比例電圧は前記チャージポンプされた電圧の所定の割合
であり、前記所定の割合は前記調整されたチャージポン
プ電圧が所望の値に等しい時に前記比例電圧を前記基準
電圧に等しくするもの、そして前記比例電圧と前記基準
電圧との間の差の積分に応じて比例的に前記第１の電圧
をさらに変更するための積分手段（１１３）、 を具備することを特徴とする調整されたチャージポンプ
（４３）。 - 【請求項２】 調整されたチャージポンプ（４３）であ
って、 チャージポンプコア部（１１４）であって、 第１の（７２）および第２の（７３）端子を有する充電
容量（８０）、 第１のクロック信号に応答して前記充電容量（８０）の
前記第２の端子（７３）を第１の電源電圧端子に選択的
に結合するための手段（１５３）、 第２のクロック信号に応答して前記充電容量（８０）の
前記第２の端子（７３）を第２の電源電圧端子に選択的
に結合するための手段（１５４）、 前記第１の電源電圧端子に結合された第１の電流電極、
制御電極、および前記充電容量（８０）の前記第１の端
子（７２）に結合された第２の電流電極を有する第１の
トランジスタ（１５０）、 前記第１の電源電圧端子に結合された第１の電流電極、
制御電極、および充電容量（８０）の前記第１の端子に
結合された第２の電流電極を有する第２のトランジスタ
（１５１）、そして前記第２のクロック信号に応答して
前記充電容量（８０）の前記第１の端子（７２）に存在
する電圧を記憶し、かつそれに応じて前記調整されたチ
ャージポンプ電圧を提供するための手段（１５２，８
１）、 を備えたチャージポンプコア部（１１４）、 前記調整されたチャージポンプ電圧の所定の割合として
比例電圧を提供するためのバイアス手段（１１１）であ
って、前記所定の割合は前記調整されたチャージポンプ
電圧が所定の値を持つ時に前記比例電圧が基準電圧に等
しくなるようにするもの、 前記比例電圧を前記基準電圧と比較しかつ前記第１のト
ランジスタ（１５０）をそれに応じて導通させるための
比例手段（１１２）、そして前記比例電圧と前記基準電
圧との間の差を積分しかつ前記第２のトランジスタ（１
５１）をそれに応じて比例的に導通させるための積分手
段（１１３）、 を具備することを特徴とする調整されたチャージポンプ
（４３）。 - 【請求項３】 調整されたチャージポンプ電圧を提供す
る方法であつて、 充電容量（８０）を提供する段階、 それぞれ第１および第２のノンオーバラップクロック信
号に応答して、交番的に、前記充電容量（８０）の第２
の端子（７３）を第１の電源電圧端子に結合し、あるい
は前記充電容量（８０）の前記第２の端子（７３）を第
２の電源電圧端子に結合する段階、 前記充電容量（８０）の第１の端子における第１の電圧
に応答して調整されたチャージポンプ電圧を提供する段
階、 前記調整されたチャージポンプ電圧に比例する第２の電
圧を形成する段階、 前記第２の電圧を基準電圧と比較する段階、 前記第１の電源電圧端子と前記容量（８０）の第１の端
子との間に結合された、第１のトランジスタ（１５０）
を前記第２の電圧の前記基準電圧に対する前記比較結果
に対し比例的に導通させるためにバイアスする段階、 前記第２の電圧と前記基準電圧との間の差分を積分する
段階、そして前記第１の電源電圧端子と前記充電容量
（８０）の前記第１の端子との間に結合された、第２の
トランジスタ（１５１）を前記積分された差分に比例し
て導通させるためにバイアスする段階、 を具備することを特徴とする調整されたチャージポンプ
電圧を提供する方法。 - 【請求項４】 可変電源電圧を受けかつ少なくとも１つ
のトランジスタ（１５０）を有する調整されたチャージ
ポンプ（４３）を備えた集積回路における、前記トラン
ジスタ（１５０）のバルクをバイアスする方法であっ
て、 前記可変電源電圧のある割合を調整されたチャージポン
プ電圧と比較する段階、そしてもし前記割合の前記調整
されたチャージポンプ電圧が前記可変電源電圧を超えて
おれば前記調整されたチャージポンプ電圧を前記トラン
ジスタの前記バルクに結合するか、あるいはもし前記割
合の前記調整されたチャージポンプ電圧が前記可変電源
電圧を超えておらなければ、前記可変電源電圧を前記ト
ランジスタの前記バルクに結合する段階、 を具備することを特徴とするトランジスタ（１５０）の
バルクをバイアスする方法。 - 【請求項５】 バルクバイアス電圧を提供するための回
路（１１１）であって、 第１の電源電圧のそれぞれ第１および第２の割合で第１
および第２の電圧を提供するための手段（２０１，２０
２，２０３，２０４，２０５）、 第２の電源電圧の第３の割合で第３の電圧を提供するた
めの手段（２１０）、 正入力端子、負入力端子、および比較出力信号を提供す
るための出力端子を有する比較器（２２０）、 前記比較出力信号に応答して前記第１の電圧を前記比較
器（２２０）の前記正入力端子に結合し、かつそれ以外
の場合に前記第２の電圧を前記比較器（２２０）の前記
正入力端子に結合するための手段（２３１，２３２，２
０６，２０７）、そして前記比較出力信号に応答して前
記第１の電源電圧を前記バルク電圧として提供し、かつ
それ以外の場合に前記第２の電源電圧を前記バルク信号
として提供するための手段（２４０）、 を具備することを特徴とするバルクバイアス電圧を提供
するための回路（１１１）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/789,248 US5392205A (en) | 1991-11-07 | 1991-11-07 | Regulated charge pump and method therefor |
| US789,248 | 1991-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244767A true JPH05244767A (ja) | 1993-09-21 |
| JP2824885B2 JP2824885B2 (ja) | 1998-11-18 |
Family
ID=25147044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321201A Expired - Fee Related JP2824885B2 (ja) | 1991-11-07 | 1992-11-05 | 調整されたチャージポンプおよびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5392205A (ja) |
| EP (1) | EP0540948B1 (ja) |
| JP (1) | JP2824885B2 (ja) |
| DE (1) | DE69209229T2 (ja) |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564149B1 (en) * | 1992-04-03 | 1997-09-24 | JEOL Ltd. | Storage capacitor power supply |
| US5410465A (en) * | 1993-06-11 | 1995-04-25 | Tan; Charles M. C. | Integrated circuit charge pump voltage level converter |
| EP0631370B1 (en) * | 1993-06-21 | 2003-05-28 | STMicroelectronics S.r.l. | Voltage multiplier for high output current with stabilized output voltage |
| EP0631369A1 (en) * | 1993-06-21 | 1994-12-28 | STMicroelectronics S.r.l. | Voltage multiplier for high output current with a stabilized output voltage |
| US5553295A (en) * | 1994-03-23 | 1996-09-03 | Intel Corporation | Method and apparatus for regulating the output voltage of negative charge pumps |
| US5532915A (en) * | 1994-03-23 | 1996-07-02 | Intel Corporation | Method and apparatus for providing an ultra low power regulated negative charge pump |
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