JP2805181B2 - 混合型信号処理システムおよび該システムに給電する方法 - Google Patents
混合型信号処理システムおよび該システムに給電する方法Info
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- JP2805181B2 JP2805181B2 JP4319350A JP31935092A JP2805181B2 JP 2805181 B2 JP2805181 B2 JP 2805181B2 JP 4319350 A JP4319350 A JP 4319350A JP 31935092 A JP31935092 A JP 31935092A JP 2805181 B2 JP2805181 B2 JP 2805181B2
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Description
【０００１】
【産業上の利用分野】この発明は一般的にはアナログお
よびデジタルシステムに関し、かつより特定的には、混
合型アナログおよびデジタル信号処理システムに関す
る。
よびデジタルシステムに関し、かつより特定的には、混
合型アナログおよびデジタル信号処理システムに関す
る。
【０００２】
【従来の技術】電気通信製品はしばしば、アナログおよ
びデジタル信号双方の同時処理である、混合型信号処理
を行う。例えば、デジタルコードレス電話のハンドセッ
トはマイクロホンを介してアナログ音声信号を受信し、
その音声信号をデジタル音声信号にに変換し、そのデジ
タル音声信号を圧縮し、その圧縮された信号を無線周波
（ＲＦ）において変調し、変調されたＲＦ信号をアンテ
ナを通して送信する。送信されたＲＦ信号は近隣のベー
スステーションによって受信され、アナログ信号に変換
し戻され、かつ最終的に宛先の電話に中継される。同様
の信号が宛先の電話から受信された時、該電話信号は同
じ処理を受け、ベースステーションが次に対応するデジ
タルＲＦ信号を送信する。該ＲＦ信号はアンテナを介し
て前記ハンドセットにおいて受信され、復調され、伸長
され（ｄｅｃｏｍｐｒｅｓｓｅｄ）、かつハンドセット
のスピーカを駆動するアナログ音声信号に変換される。
このように、デジタルコードレス電話のハンドセットの
動作にはアナログおよびデジタル機能の双方が必要であ
る。
びデジタル信号双方の同時処理である、混合型信号処理
を行う。例えば、デジタルコードレス電話のハンドセッ
トはマイクロホンを介してアナログ音声信号を受信し、
その音声信号をデジタル音声信号にに変換し、そのデジ
タル音声信号を圧縮し、その圧縮された信号を無線周波
（ＲＦ）において変調し、変調されたＲＦ信号をアンテ
ナを通して送信する。送信されたＲＦ信号は近隣のベー
スステーションによって受信され、アナログ信号に変換
し戻され、かつ最終的に宛先の電話に中継される。同様
の信号が宛先の電話から受信された時、該電話信号は同
じ処理を受け、ベースステーションが次に対応するデジ
タルＲＦ信号を送信する。該ＲＦ信号はアンテナを介し
て前記ハンドセットにおいて受信され、復調され、伸長
され（ｄｅｃｏｍｐｒｅｓｓｅｄ）、かつハンドセット
のスピーカを駆動するアナログ音声信号に変換される。
このように、デジタルコードレス電話のハンドセットの
動作にはアナログおよびデジタル機能の双方が必要であ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、混合型
信号処理のアプリケーションにおいて使用されているア
ナログおよびデジタル回路は異なる電源の要求を持って
いる。例えば、デジタル回路は通常相補型金属−酸化物
−半導体（ＣＭＯＳ）技術によって製造される。ＣＭＯ
Ｓは電力消費が他の技術に比較して相対的に低いという
利点を持っている。デジタルＣＭＯＳ回路は広範囲の電
源電圧、例えば伝統的な＋５．０ボルトから＋３．０ボ
ルトおよびそれ以下で動作する。より高い電源電圧で
は、ＣＭＯＳ回路はより高速になるが他の問題を有す
る。それらはより低い電源電圧における場合よりさらに
多くの電力を消費する。それらはまたある電圧より高く
なると信頼性の問題を生ずる。デジタルＣＭＯＳ論理は
ほぼ全電源電圧の論理レベルを提供するから、より高い
電源電圧がＣＭＯＳトランジスタのゲートに駆動され
る。もしＣＭＯＳトランジスタのゲートの電圧が大きす
ぎると、ゲートの破壊またはゲー酸化物の劣化を生ずる
恐れがある。従って、電源電圧は信頼性の問題を防止す
るために制限されなければならない。一方、アナログ回
路はしばしばデジタル回路よりも高い最小電源電圧を必
要とする。例えば、多くの増幅器はもし電源電圧があま
りにも圧縮されると、該増幅器に出力信号をひずませる
固有の電源電圧の頭上スペース（ｈｅａｄｒｏｏｍ）の
制限を有する。
信号処理のアプリケーションにおいて使用されているア
ナログおよびデジタル回路は異なる電源の要求を持って
いる。例えば、デジタル回路は通常相補型金属−酸化物
−半導体（ＣＭＯＳ）技術によって製造される。ＣＭＯ
Ｓは電力消費が他の技術に比較して相対的に低いという
利点を持っている。デジタルＣＭＯＳ回路は広範囲の電
源電圧、例えば伝統的な＋５．０ボルトから＋３．０ボ
ルトおよびそれ以下で動作する。より高い電源電圧で
は、ＣＭＯＳ回路はより高速になるが他の問題を有す
る。それらはより低い電源電圧における場合よりさらに
多くの電力を消費する。それらはまたある電圧より高く
なると信頼性の問題を生ずる。デジタルＣＭＯＳ論理は
ほぼ全電源電圧の論理レベルを提供するから、より高い
電源電圧がＣＭＯＳトランジスタのゲートに駆動され
る。もしＣＭＯＳトランジスタのゲートの電圧が大きす
ぎると、ゲートの破壊またはゲー酸化物の劣化を生ずる
恐れがある。従って、電源電圧は信頼性の問題を防止す
るために制限されなければならない。一方、アナログ回
路はしばしばデジタル回路よりも高い最小電源電圧を必
要とする。例えば、多くの増幅器はもし電源電圧があま
りにも圧縮されると、該増幅器に出力信号をひずませる
固有の電源電圧の頭上スペース（ｈｅａｄｒｏｏｍ）の
制限を有する。
【０００４】さらに問題を複雑化することには、デジタ
ルコードレス電話のハンドセットおよび多くの他の混合
型信号処理環境はバッテリ動作を必要とする。バッテリ
は、例えば、１つまたはそれ以上の再充電可能なニッケ
ルカドニウム（ニカド）電池あるいはそれらの等価物で
ある。しかしながら、バッテリの電圧は各充電の間に大
きく変動する。例えば、単一のニカド電池、タイプＡ
Ａ、は再充電の直後では１．７〜１．８ボルトの電圧に
達するが、不作動になる前は０．９〜１．０ボルトの電
圧まで低下する。従って、３個のタイプＡＡニカド電池
は再充電の間で約５．４ボルトから約２．７ボルトの電
圧範囲を示す。
ルコードレス電話のハンドセットおよび多くの他の混合
型信号処理環境はバッテリ動作を必要とする。バッテリ
は、例えば、１つまたはそれ以上の再充電可能なニッケ
ルカドニウム（ニカド）電池あるいはそれらの等価物で
ある。しかしながら、バッテリの電圧は各充電の間に大
きく変動する。例えば、単一のニカド電池、タイプＡ
Ａ、は再充電の直後では１．７〜１．８ボルトの電圧に
達するが、不作動になる前は０．９〜１．０ボルトの電
圧まで低下する。従って、３個のタイプＡＡニカド電池
は再充電の間で約５．４ボルトから約２．７ボルトの電
圧範囲を示す。
【０００５】周知の混合型信号処理システムは異なる電
源要求内で動作するには効率的ではない。たとえば、バ
ッテリによって与えられる電源電圧は内部回路の幾つか
に供給する電圧を増大するためにチャージポンプ（ｃｈ
ａｒｇｅ ｐｕｍｐ）に入力することができる。この場
合、デジタル回路はバッテリ電圧を受け、かつアナログ
回路はより高い、チャージポンプされた電圧を受ける。
明らかに、そのような設計はデジタルおよびアナログ回
路の双方が適切に機能することができるようにバッテリ
電圧の狭い許容差を要求する。従って、それらの電圧の
変動のため、ニカドおよび他のタイプのバッテリはこれ
らのタイプのシステムにあまり適してはいない。もしバ
ッテリ電源電圧がその範囲の最上部に近ければ、チャー
ジポンプされた電圧は非常に大きくかつかなり電力消費
を増大させそして信頼性を低下させる。電力消費が増大
するに応じて、バッテリ寿命は短くなる。
源要求内で動作するには効率的ではない。たとえば、バ
ッテリによって与えられる電源電圧は内部回路の幾つか
に供給する電圧を増大するためにチャージポンプ（ｃｈ
ａｒｇｅ ｐｕｍｐ）に入力することができる。この場
合、デジタル回路はバッテリ電圧を受け、かつアナログ
回路はより高い、チャージポンプされた電圧を受ける。
明らかに、そのような設計はデジタルおよびアナログ回
路の双方が適切に機能することができるようにバッテリ
電圧の狭い許容差を要求する。従って、それらの電圧の
変動のため、ニカドおよび他のタイプのバッテリはこれ
らのタイプのシステムにあまり適してはいない。もしバ
ッテリ電源電圧がその範囲の最上部に近ければ、チャー
ジポンプされた電圧は非常に大きくかつかなり電力消費
を増大させそして信頼性を低下させる。電力消費が増大
するに応じて、バッテリ寿命は短くなる。
【０００６】
【課題を解決するための手段および作用】従って、本発
明によれば、１つの態様で、第１および共通電源電圧端
子に結合され第２の電源電圧を提供する手段、第３の電
源電圧を提供するための手段、デジタルサブシステム、
そしてアナログサブシステムを具備する混合型信号処理
システムが提供される。前記第２の電源電圧は共通の電
源電圧を基準とする第１の所定の電位で提供される。前
記第１の所定の電位の絶対値は前記第１の電源電圧の公
称電位の絶対値よりも小さく、かつ前記第１の電源電圧
の変化に関して実質的に一定であることを特徴とする。
第３の電源電圧を提供するための手段は、前記第１のお
よび共通の電源電圧端子に結合されている。前記第３の
電源電圧は前記共通の電源電圧を基準とする第２の所定
の電位で提供される。第２の所定の電位の絶対値は前記
第１の電源電圧の公称電位の絶対値よりも大きくかつ前
記第１の電源電圧の変化に関して実質的に一定であるこ
とを特徴とする。前記デジタルサブシステムは前記共通
の電源電圧端子に結合されかつ第２の電源電圧を受け
る。前記アナログサブシステムは前記共通の電源電圧端
子に結合されかつ第３の電源電圧を受ける。
明によれば、１つの態様で、第１および共通電源電圧端
子に結合され第２の電源電圧を提供する手段、第３の電
源電圧を提供するための手段、デジタルサブシステム、
そしてアナログサブシステムを具備する混合型信号処理
システムが提供される。前記第２の電源電圧は共通の電
源電圧を基準とする第１の所定の電位で提供される。前
記第１の所定の電位の絶対値は前記第１の電源電圧の公
称電位の絶対値よりも小さく、かつ前記第１の電源電圧
の変化に関して実質的に一定であることを特徴とする。
第３の電源電圧を提供するための手段は、前記第１のお
よび共通の電源電圧端子に結合されている。前記第３の
電源電圧は前記共通の電源電圧を基準とする第２の所定
の電位で提供される。第２の所定の電位の絶対値は前記
第１の電源電圧の公称電位の絶対値よりも大きくかつ前
記第１の電源電圧の変化に関して実質的に一定であるこ
とを特徴とする。前記デジタルサブシステムは前記共通
の電源電圧端子に結合されかつ第２の電源電圧を受け
る。前記アナログサブシステムは前記共通の電源電圧端
子に結合されかつ第３の電源電圧を受ける。
【０００７】他の態様においては、外部電圧によって給
電される混合型信号処理システムの性能を改善する方法
が提供され、該方法は、前記外部電圧を第１の所定のレ
ベルに調整する段階、調整された外部電圧を前記混合型
信号処理システムのデジタルシステムに供給する段階、
前記外部電圧をチャージポンプする段階、チャージポン
プされた外部電圧を第２の所定のレベルに調整する段
階、そしてこの調整されたチヤージポンプ済み外部電圧
を前記混合型信号処理システムのアナログシステムに供
給する段階を具備する。
電される混合型信号処理システムの性能を改善する方法
が提供され、該方法は、前記外部電圧を第１の所定のレ
ベルに調整する段階、調整された外部電圧を前記混合型
信号処理システムのデジタルシステムに供給する段階、
前記外部電圧をチャージポンプする段階、チャージポン
プされた外部電圧を第２の所定のレベルに調整する段
階、そしてこの調整されたチヤージポンプ済み外部電圧
を前記混合型信号処理システムのアナログシステムに供
給する段階を具備する。
【０００８】これらおよび他の特徴および利点は添付の
図面と共に以下の詳細な説明を参照することによりさら
に明瞭に理解できるであろう。
図面と共に以下の詳細な説明を参照することによりさら
に明瞭に理解できるであろう。
【０００９】
【実施例】図１は、本発明に係わる混合型信号処理シス
テム２２を使用したデジタルコードレス電話のハンドセ
ット２０をブロック形式で示す。ハンドセット２０は、
英国コードレス電話、第２世代（ＣＴ−２）またはデジ
タル型ヨーロッパコードレス電話（ＤＥＣＴ）標準のよ
うな、標準のプロトコルを実施する。例えば、ＣＴ−２
プロトコルによれば、電話信号はハンドセット２０とベ
ースステーションすなわち本体（図１では示されていな
い）との間で半２重またはピンポン機構によりデジタル
的にパケットで受信されかつ送信される。アンテナ２４
が電話信号の無線周波（ＲＦ）表現を送信しかつ受信す
るために使用される。ＲＦシステム２５がアンテナ２４
に接続されて電話データを受信しかつ復調し、そして送
信しかつ変調する。ここで用いられている、用語「信
号」は時間的に変化する電気信号を称し、かつ用語「デ
ジタル信号」は該信号の一連のデジタルサンプルを意味
する。「パケット」は前記デジタル信号の一部を含み、
あるいはこれに代えて、デジタルシグナリングビットと
共に、特定の数の前記電話信号のデジタルサンプルを含
む。
テム２２を使用したデジタルコードレス電話のハンドセ
ット２０をブロック形式で示す。ハンドセット２０は、
英国コードレス電話、第２世代（ＣＴ−２）またはデジ
タル型ヨーロッパコードレス電話（ＤＥＣＴ）標準のよ
うな、標準のプロトコルを実施する。例えば、ＣＴ−２
プロトコルによれば、電話信号はハンドセット２０とベ
ースステーションすなわち本体（図１では示されていな
い）との間で半２重またはピンポン機構によりデジタル
的にパケットで受信されかつ送信される。アンテナ２４
が電話信号の無線周波（ＲＦ）表現を送信しかつ受信す
るために使用される。ＲＦシステム２５がアンテナ２４
に接続されて電話データを受信しかつ復調し、そして送
信しかつ変調する。ここで用いられている、用語「信
号」は時間的に変化する電気信号を称し、かつ用語「デ
ジタル信号」は該信号の一連のデジタルサンプルを意味
する。「パケット」は前記デジタル信号の一部を含み、
あるいはこれに代えて、デジタルシグナリングビットと
共に、特定の数の前記電話信号のデジタルサンプルを含
む。
【００１０】ベースステーションからのパケットはアン
テナ２４によって変調されたＲＦ信号として受信され
る。無線周波システム２５は該ＲＦ信号を受信しかつそ
れを復調する。変調機構は前記ＣＴ−２共通無線送信イ
ンタフェース仕様（Ｃｏｍｍｏｎ Ａｉｒ Ｉｎｔｅｒ
ｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）に述べられて
いる、概略ガウスフィルタによって整形される２レベル
ＦＳＫである。パケットは次に時分割２重ブロック２６
に与えられる。時分割２重ブロック２６は該パケットを
２つの構成要素に分割し、マイクロプロセッサ２７にと
って利用できるシグナリングビットを作成する。時分割
２重ブロック２６はその圧縮されたデジタル信号を入力
および出力信号３２ａによって混合型信号処理システム
２２を通して利用できるようにする。引続き、マイクロ
プロセッサ２７は該シグナリングビットを読取りかつ、
呼のセットアップおよび切断のような、関連するシグナ
リング機能を達成する。
テナ２４によって変調されたＲＦ信号として受信され
る。無線周波システム２５は該ＲＦ信号を受信しかつそ
れを復調する。変調機構は前記ＣＴ−２共通無線送信イ
ンタフェース仕様（Ｃｏｍｍｏｎ Ａｉｒ Ｉｎｔｅｒ
ｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）に述べられて
いる、概略ガウスフィルタによって整形される２レベル
ＦＳＫである。パケットは次に時分割２重ブロック２６
に与えられる。時分割２重ブロック２６は該パケットを
２つの構成要素に分割し、マイクロプロセッサ２７にと
って利用できるシグナリングビットを作成する。時分割
２重ブロック２６はその圧縮されたデジタル信号を入力
および出力信号３２ａによって混合型信号処理システム
２２を通して利用できるようにする。引続き、マイクロ
プロセッサ２７は該シグナリングビットを読取りかつ、
呼のセットアップおよび切断のような、関連するシグナ
リング機能を達成する。
【００１１】混合型信号処理システム２２は適応型差分
パルスコード変調（ＡＤＰＣＭ）トランスコーダ２８、
およびパルスコード変調（ＰＣＭ）コーダ−デコーダ
（コーデック：ｃｏｄｅｃ）２９を含む。ＡＤＰＣＭト
ランスコーダ２８は時分割２重ブロック２６から受信さ
れた前記圧縮デジタル信号を、ＣＣＩＴＴ Ｒｅｃｏｍ
ｍｅｎｄａｔｉｏｎ Ｇ．７２１またはＡｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄ Ｔ１．３０１
−１９８８のような、伝統的なアルゴリズムによって伸
長または圧縮解除（ｄｅｃｏｍｐｒｅｓｓ）する。伸長
された時、前記デジタル信号はＡローまたはｍローのよ
うな伝統的なアルゴリズムによって圧縮されたデジタル
ＰＣＭデータとして存在する。ＡＤＰＣＭトランスコー
ダは入力および出力信号３２ｂを介してマイクロプロセ
ッサ２７に接続されている。マイクロプロセッサ２７は
入力および出力信号３２ｂを介してＡＤＰＣＭトランス
コーダ２８の動作を初期化しかつ制御する。ＰＣＭコー
デック２９は該ＰＣＭデータを入力および出力信号を３
３を介して受信しＡローまたはｍロー伸長を行ってアナ
ログ電話信号を形成し、かつ該アナログ電話信号を出力
信号３５を介してスピーカ３１およびリンガ（図１には
示されていない）に提供する。ＡＤＰＣＭトランスコー
ダ２８とＰＣＭコーデック２９との間の付加的なインタ
フェース回路は図１には示されていない。
パルスコード変調（ＡＤＰＣＭ）トランスコーダ２８、
およびパルスコード変調（ＰＣＭ）コーダ−デコーダ
（コーデック：ｃｏｄｅｃ）２９を含む。ＡＤＰＣＭト
ランスコーダ２８は時分割２重ブロック２６から受信さ
れた前記圧縮デジタル信号を、ＣＣＩＴＴ Ｒｅｃｏｍ
ｍｅｎｄａｔｉｏｎ Ｇ．７２１またはＡｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄ Ｔ１．３０１
−１９８８のような、伝統的なアルゴリズムによって伸
長または圧縮解除（ｄｅｃｏｍｐｒｅｓｓ）する。伸長
された時、前記デジタル信号はＡローまたはｍローのよ
うな伝統的なアルゴリズムによって圧縮されたデジタル
ＰＣＭデータとして存在する。ＡＤＰＣＭトランスコー
ダは入力および出力信号３２ｂを介してマイクロプロセ
ッサ２７に接続されている。マイクロプロセッサ２７は
入力および出力信号３２ｂを介してＡＤＰＣＭトランス
コーダ２８の動作を初期化しかつ制御する。ＰＣＭコー
デック２９は該ＰＣＭデータを入力および出力信号を３
３を介して受信しＡローまたはｍロー伸長を行ってアナ
ログ電話信号を形成し、かつ該アナログ電話信号を出力
信号３５を介してスピーカ３１およびリンガ（図１には
示されていない）に提供する。ＡＤＰＣＭトランスコー
ダ２８とＰＣＭコーデック２９との間の付加的なインタ
フェース回路は図１には示されていない。
【００１２】マイクロホン３０はアナログ電話信号を入
力信号ライン３４を介してＰＣＭコーデック２９に提供
する。ＰＣＭコーデック２９は該アナログ電話信号をデ
ジタル電話信号に変換しかつそれをＡローまたはｍロー
のアルゴリズムによって圧縮し、かつ該デジタル電話信
号を入力および出力信号３３を介してＡＤＰＣＭトラン
スコーダ２８に提供する。ＡＤＰＣＭトランスコーダ２
８は次に該デジタル電話信号を（ＣＣＩＴＴ Ｇ．７２
１またはＡＮＳＩ Ｔ１．３０１−１９８８標準のよう
な）伝統的なアルゴリズムに従って圧縮しかつその圧縮
されたデジタル信号を時分割２重ブロック２６に提供す
る。時分割２重ブロック２６は次にマイクロプロセッサ
２７からのシグナリングビットをＡＤＰＣＭトランスコ
ーダ２８からの圧縮されたデジタルデータと組合わせて
ＣＴ−２パケットを形成する。時分割２重ブロック２６
はそのＣＴ−２パケットを無線周波システム２５に提供
し、該無線周波システム２５はそれを変調しかつそれを
ＲＦ信号としてアンテナ２４に提供し、該アンテナ２４
においてその信号は放射されかつ最終的にベースステー
ションによって受信される。ＰＣＭコーデック２９は、
モトローラＭＣ１４５５５４型ｍローＰＣＭコーデック
−フィルタまたはモトローラＭＣ１４５５５７ＡローＰ
ＣＭコーデック−フィルタのような、伝統的な集積回路
の機能を達成する。ＡＤＰＣＭトランスコーダ２８はま
た、モトローラＭＣ１４５５３２型ＡＤＰＣＭトランス
コーダのような、伝統的な集積回路の機能を達成する。
力信号ライン３４を介してＰＣＭコーデック２９に提供
する。ＰＣＭコーデック２９は該アナログ電話信号をデ
ジタル電話信号に変換しかつそれをＡローまたはｍロー
のアルゴリズムによって圧縮し、かつ該デジタル電話信
号を入力および出力信号３３を介してＡＤＰＣＭトラン
スコーダ２８に提供する。ＡＤＰＣＭトランスコーダ２
８は次に該デジタル電話信号を（ＣＣＩＴＴ Ｇ．７２
１またはＡＮＳＩ Ｔ１．３０１−１９８８標準のよう
な）伝統的なアルゴリズムに従って圧縮しかつその圧縮
されたデジタル信号を時分割２重ブロック２６に提供す
る。時分割２重ブロック２６は次にマイクロプロセッサ
２７からのシグナリングビットをＡＤＰＣＭトランスコ
ーダ２８からの圧縮されたデジタルデータと組合わせて
ＣＴ−２パケットを形成する。時分割２重ブロック２６
はそのＣＴ−２パケットを無線周波システム２５に提供
し、該無線周波システム２５はそれを変調しかつそれを
ＲＦ信号としてアンテナ２４に提供し、該アンテナ２４
においてその信号は放射されかつ最終的にベースステー
ションによって受信される。ＰＣＭコーデック２９は、
モトローラＭＣ１４５５５４型ｍローＰＣＭコーデック
−フィルタまたはモトローラＭＣ１４５５５７ＡローＰ
ＣＭコーデック−フィルタのような、伝統的な集積回路
の機能を達成する。ＡＤＰＣＭトランスコーダ２８はま
た、モトローラＭＣ１４５５３２型ＡＤＰＣＭトランス
コーダのような、伝統的な集積回路の機能を達成する。
【００１３】ＰＣＭコーデックフィルタ２９は主として
アナログであり、一方ＡＤＰＣＭトランスコーダ２８は
主としてデジタルであるが、混合型信号処理システム２
２は典型的には３つのタイプＡＡバッテリ（図１には示
されていない）によって形成される単一のバッテリ電源
から動作することが必要とされる。混合型信号処理シス
テム２２は２．７ボルトから５．２５ボルトまで変化す
るバッテリ電圧によって動作しかつしかもＣＴ−２仕様
に合致しなければならない。同時に、バッテリ寿命を最
大にするために電力消費は最小に維持されなければなら
ない。ＡＤＰＣＭトランスコーダ２８はその動作を連続
的な、リアルタイムの音声信号に対して動作するために
パケットを処理するのに必要な時間内に行わなければな
らない。従って、これらの問題を解決する新しい手法が
必要である。混合型信号処理システム２２は図２を参照
して次に説明するようにしてこれらの要求を満足する。
アナログであり、一方ＡＤＰＣＭトランスコーダ２８は
主としてデジタルであるが、混合型信号処理システム２
２は典型的には３つのタイプＡＡバッテリ（図１には示
されていない）によって形成される単一のバッテリ電源
から動作することが必要とされる。混合型信号処理シス
テム２２は２．７ボルトから５．２５ボルトまで変化す
るバッテリ電圧によって動作しかつしかもＣＴ−２仕様
に合致しなければならない。同時に、バッテリ寿命を最
大にするために電力消費は最小に維持されなければなら
ない。ＡＤＰＣＭトランスコーダ２８はその動作を連続
的な、リアルタイムの音声信号に対して動作するために
パケットを処理するのに必要な時間内に行わなければな
らない。従って、これらの問題を解決する新しい手法が
必要である。混合型信号処理システム２２は図２を参照
して次に説明するようにしてこれらの要求を満足する。
【００１４】図２は図１の混合型信号処理システム２２
を部分的ブロック図形式および部分的回路図形式で示
す。混合型信号処理システム２２は前に図１で示したよ
うにＡＤＰＣＭトランスコーダ２８およびＰＣＭコーデ
ックフィルタ２９を含む。さらに、混合型信号処理シス
テム２２は電圧レギュレータ４１、バンドギャップ電圧
基準４２、および調整されたチャージポンプ４３を有す
る電源供給サブシステム４０と、レベルシフタ４４と、
幾つかの電源端子および信号ラインを含む。前記端子は
“ＶＢＡＴ”と名付けられた電圧を受けるための端子７
０、“ＶＳＳ”と名付けられた電圧を受けるための端子
７１、第１の容量端子７２、第２の容量端子７３、そし
て第３の容量端子７４を含む。前記信号ラインは入力お
よび出力信号ライン３２、入力信号ライン３４、出力信
号ライン３４′、および入力および出力信号ライン３
５′を含む。図１の信号ラインに対応する信号ラインは
同じ参照数字が与えられている。しかしながら、図２の
入力および出力信号ライン３２は図１において前に説明
した入力および出力信号ライン３２ａおよび３２ｂを含
み、かつ入力および出力信号ライン３５′は図１の出力
信号ライン３５および図１には示されていない他の入力
および出力信号ラインを含む。ＡＤＰＣＭトランスコー
ダ２８は入力および出力バッファ５０、および３ボルト
デジタルサブシステム５１を含む。ＰＣＭコーデック２
９は５ボルトアナログサブシステム６０、およびバッテ
リ給電アナログサブシステム６１を含む。第１の容量８
０は端子７２および７３の間に接続され、第２の容量８
１は端子７４および７１の間に接続されている。
を部分的ブロック図形式および部分的回路図形式で示
す。混合型信号処理システム２２は前に図１で示したよ
うにＡＤＰＣＭトランスコーダ２８およびＰＣＭコーデ
ックフィルタ２９を含む。さらに、混合型信号処理シス
テム２２は電圧レギュレータ４１、バンドギャップ電圧
基準４２、および調整されたチャージポンプ４３を有す
る電源供給サブシステム４０と、レベルシフタ４４と、
幾つかの電源端子および信号ラインを含む。前記端子は
“ＶＢＡＴ”と名付けられた電圧を受けるための端子７
０、“ＶＳＳ”と名付けられた電圧を受けるための端子
７１、第１の容量端子７２、第２の容量端子７３、そし
て第３の容量端子７４を含む。前記信号ラインは入力お
よび出力信号ライン３２、入力信号ライン３４、出力信
号ライン３４′、および入力および出力信号ライン３
５′を含む。図１の信号ラインに対応する信号ラインは
同じ参照数字が与えられている。しかしながら、図２の
入力および出力信号ライン３２は図１において前に説明
した入力および出力信号ライン３２ａおよび３２ｂを含
み、かつ入力および出力信号ライン３５′は図１の出力
信号ライン３５および図１には示されていない他の入力
および出力信号ラインを含む。ＡＤＰＣＭトランスコー
ダ２８は入力および出力バッファ５０、および３ボルト
デジタルサブシステム５１を含む。ＰＣＭコーデック２
９は５ボルトアナログサブシステム６０、およびバッテ
リ給電アナログサブシステム６１を含む。第１の容量８
０は端子７２および７３の間に接続され、第２の容量８
１は端子７４および７１の間に接続されている。
【００１５】ＶＢＡＴは、例えば、３個のタイプＡＡニ
カドバッテリ（図２には示されていない）によって与え
られるバッテリ電圧であり、該３個のタイプＡＡニカド
バッテリは３．７５ボルトの公称電圧を有するが、再充
電の間に２．７ボルトおよび５．４ボルトの間で変化す
る。ＶＳＳは０ボルトの公称値を有する共通、またはグ
ランド電源電圧である。従って、混合型信号処理システ
ム２２は単一の、バッテリ給電電源に接続されている。
電源サブシステム４０においては、バンドギャップ電圧
基準４２はＶＢＡＴおよびＶＳＳに接続されており、か
つこれに応じて“ＶＲＥＦ”と名付けられた安定な、精
密な電圧を提供する。バンドギャップ電圧基準４２は約
２．７ボルトまでの電源電圧降下に対して動作できるバ
ンドギャップ電圧基準回路である。そのようなバンドギ
ャップ電圧基準回路の一例は米国特許出願シリアル番号
第０７／７８９，２４８号に述べられている。これ以上
の詳細についてはこの米国出願を参照されたい。
カドバッテリ（図２には示されていない）によって与え
られるバッテリ電圧であり、該３個のタイプＡＡニカド
バッテリは３．７５ボルトの公称電圧を有するが、再充
電の間に２．７ボルトおよび５．４ボルトの間で変化す
る。ＶＳＳは０ボルトの公称値を有する共通、またはグ
ランド電源電圧である。従って、混合型信号処理システ
ム２２は単一の、バッテリ給電電源に接続されている。
電源サブシステム４０においては、バンドギャップ電圧
基準４２はＶＢＡＴおよびＶＳＳに接続されており、か
つこれに応じて“ＶＲＥＦ”と名付けられた安定な、精
密な電圧を提供する。バンドギャップ電圧基準４２は約
２．７ボルトまでの電源電圧降下に対して動作できるバ
ンドギャップ電圧基準回路である。そのようなバンドギ
ャップ電圧基準回路の一例は米国特許出願シリアル番号
第０７／７８９，２４８号に述べられている。これ以上
の詳細についてはこの米国出願を参照されたい。
【００１６】電圧レギュレータ４１はＶＢＡＴおよびＶ
ＳＳの間に接続され、かつ電圧ＶＲＥＦを受信して内部
基準を提供する。電圧レギュレータ４１は伝統的なＣＭ
ＯＳ電圧レギュレータであって、“ＶＤＳＰ”と名付け
られた、調整された出力電圧を提供する。ＶＤＳＰは
３．０ボルトの公称値を有し、これはＶＢＡＴが３．０
ボルトに近付くまでの該ＶＢＡＴの変動に対して実質的
に一定のままである。Ｖ ＢＡＴが（前記ニカドバッテリ
の電圧が放電により低下した時）３．０ボルトより低く
なると、ＶＤＳＰは同様に低下する。
ＳＳの間に接続され、かつ電圧ＶＲＥＦを受信して内部
基準を提供する。電圧レギュレータ４１は伝統的なＣＭ
ＯＳ電圧レギュレータであって、“ＶＤＳＰ”と名付け
られた、調整された出力電圧を提供する。ＶＤＳＰは
３．０ボルトの公称値を有し、これはＶＢＡＴが３．０
ボルトに近付くまでの該ＶＢＡＴの変動に対して実質的
に一定のままである。Ｖ ＢＡＴが（前記ニカドバッテリ
の電圧が放電により低下した時）３．０ボルトより低く
なると、ＶＤＳＰは同様に低下する。
【００１７】電源サブシステム４０はまた調整されたチ
ャージポンプ４３を含み、該チャージポンプ４３はＶ
ＢＡＴおよびＶＳＳの間に接続されている。調整された
チャージポンプ４３は端子７２を介して第１の容量８０
の第１の端子に接続され、端子７３を介して第１の容量
８０の第２の端子に接続され、そして端子７４を介して
第２の容量８１の第１の端子に接続され、電圧ＶＲＥＦ
および「クロック（ＣＬＯＣＫ）」と名付けられたクロ
ック信号を受信しかつＶＤＤと名付けられた出力電圧を
提供する。調整されたチャージポンプ４３は２つの伝統
的な機能を結合する。第１に、調整されたチャージポン
プ４３はクロッキングされる容量チャージポンプを介し
てＶＢＡＴの電圧を増大させる。好ましい実施例では、
混合型信号処理システム２２は単一のモノリシック集積
回路に含まれている。容量８０および８１はモノリシッ
クに提供するにはあまりにも大きすぎ、かつ従って該集
積回路の外部にある。第２に、調整されたチャージポン
プ４３はチャージポンプされた電圧を調整して
“ＶＤＤ”と名付けられた電圧を提供する。ＶＤＤは約
５．０ボルトの公称電圧を有するが、ＶＢＡＴが変化し
ても（調整により）実質的に一定に留まる。
ャージポンプ４３を含み、該チャージポンプ４３はＶ
ＢＡＴおよびＶＳＳの間に接続されている。調整された
チャージポンプ４３は端子７２を介して第１の容量８０
の第１の端子に接続され、端子７３を介して第１の容量
８０の第２の端子に接続され、そして端子７４を介して
第２の容量８１の第１の端子に接続され、電圧ＶＲＥＦ
および「クロック（ＣＬＯＣＫ）」と名付けられたクロ
ック信号を受信しかつＶＤＤと名付けられた出力電圧を
提供する。調整されたチャージポンプ４３は２つの伝統
的な機能を結合する。第１に、調整されたチャージポン
プ４３はクロッキングされる容量チャージポンプを介し
てＶＢＡＴの電圧を増大させる。好ましい実施例では、
混合型信号処理システム２２は単一のモノリシック集積
回路に含まれている。容量８０および８１はモノリシッ
クに提供するにはあまりにも大きすぎ、かつ従って該集
積回路の外部にある。第２に、調整されたチャージポン
プ４３はチャージポンプされた電圧を調整して
“ＶＤＤ”と名付けられた電圧を提供する。ＶＤＤは約
５．０ボルトの公称電圧を有するが、ＶＢＡＴが変化し
ても（調整により）実質的に一定に留まる。
【００１８】ＡＤＰＣＭトランスコーダ２８は伝統的な
ＡＤＰＣＭトランスコーダであって、異なる電源要求に
従って内部回路を分離するために変更されている。ＡＤ
ＰＣＭトランスコーダ２８においては、入力および出力
バッファ５０は３ボルトデジタルサブシステム５１から
分離されておりかつＶＢＡＴおよびＶＳＳの間に接続さ
れ、そして入力および出力信号ライン３２を介して信号
を提供しかつ受信する。３ボルトデジタルサブシステム
５１は入力および出力バッファ５０によって与えられる
機能を除き伝統的なＡＤＰＣＭトランスコーダのすべて
の機能を達成する。サブシステム５１はＶＤＳＰおよび
ＶＳＳの間に接続されており、入力および出力バッファ
５０に接続され、５ボルトアナログサブシステム６０か
ら入力信号を受信し、かつ信号ライン３３ｂを介してレ
ベルシフタ４４に出力信号を提供し、該出力信号の１つ
は信号「クロック」であり、これはまた調整されたチャ
ージポンプ４３に提供される。レベルシフタ４４は電源
電圧ＶＤＳＰおよびＶＤＤを受けかつＶＳＳに接続さ
れ、そして信号ライン３３ｂによって伝達された信号を
レベルシフトしかつ対応する信号３３ｃをサブシステム
６０に提供する。ＰＣＭコーデック２９は伝統的なＰＣ
Ｍコーデックであり異なる電源要求に従って内部回路を
分離するために変更されている。ＰＣＭコーデック２９
においては、５ボルトアナログサブシステム６０は以下
に説明するサブシステム６１によって達成される特別の
機能を除き、伝統的なＰＣＭコーデックのすべての機能
を達成する。サブシステム６０はＶＤＤおよびＶＳＳの
間に接続され、入力信号ライン３４を介してマイクロホ
ン信号を受信し、かつ信号ライン３３ａを介してサブシ
ステム５１に接続する。バッテリ給電アナログサブシス
テム６０はＶＢＡＴおよびＶＳＳの間に接続されかつ入
力および出力信号ライン３５′に接続されている。
ＡＤＰＣＭトランスコーダであって、異なる電源要求に
従って内部回路を分離するために変更されている。ＡＤ
ＰＣＭトランスコーダ２８においては、入力および出力
バッファ５０は３ボルトデジタルサブシステム５１から
分離されておりかつＶＢＡＴおよびＶＳＳの間に接続さ
れ、そして入力および出力信号ライン３２を介して信号
を提供しかつ受信する。３ボルトデジタルサブシステム
５１は入力および出力バッファ５０によって与えられる
機能を除き伝統的なＡＤＰＣＭトランスコーダのすべて
の機能を達成する。サブシステム５１はＶＤＳＰおよび
ＶＳＳの間に接続されており、入力および出力バッファ
５０に接続され、５ボルトアナログサブシステム６０か
ら入力信号を受信し、かつ信号ライン３３ｂを介してレ
ベルシフタ４４に出力信号を提供し、該出力信号の１つ
は信号「クロック」であり、これはまた調整されたチャ
ージポンプ４３に提供される。レベルシフタ４４は電源
電圧ＶＤＳＰおよびＶＤＤを受けかつＶＳＳに接続さ
れ、そして信号ライン３３ｂによって伝達された信号を
レベルシフトしかつ対応する信号３３ｃをサブシステム
６０に提供する。ＰＣＭコーデック２９は伝統的なＰＣ
Ｍコーデックであり異なる電源要求に従って内部回路を
分離するために変更されている。ＰＣＭコーデック２９
においては、５ボルトアナログサブシステム６０は以下
に説明するサブシステム６１によって達成される特別の
機能を除き、伝統的なＰＣＭコーデックのすべての機能
を達成する。サブシステム６０はＶＤＤおよびＶＳＳの
間に接続され、入力信号ライン３４を介してマイクロホ
ン信号を受信し、かつ信号ライン３３ａを介してサブシ
ステム５１に接続する。バッテリ給電アナログサブシス
テム６０はＶＢＡＴおよびＶＳＳの間に接続されかつ入
力および出力信号ライン３５′に接続されている。
【００１９】混合型信号処理システム２２は周知の混合
型信号処理システムに対し幾つかの利点を有する。第１
に、混合型信号処理システム２２は電力消費を低減す
る。電圧レギュレータ４１はＶＢＡＴの変化に対して実
質的に一定の電源電圧、ＶＤＳＰ、をサブシステム５１
に供給する。該電源電圧を回路が動作する最小電圧近く
にセットすることにより、デジタルサブシステム５１の
電力消費が最も小さくなる。同時に、デジタルサブシス
テム５１は、リアルタイムでの音声圧縮および伸長を含
め、前記仕様に合致するのに十分早く、ＶＤＳＰ＝３．
０ボルトにおいて前記ＡＤＰＣＭトランスコーダ機能
（入力および出力機能を除く）を達成する。好ましい実
施例においては、サブシステム５１はＣＭＯＳデジタル
論理を使用する。ＣＭＯＳ論理回路は高速でかつ、３．
０ボルトのような、低い電源電圧で動作すよう設計でき
る。しかしながら、そのような回路は電源電圧が４．０
または５．０ボルト付近に増大した時多量の電力を消費
し、かつさらに、電源バスのための付加的な領域が必要
なため集積回路面積が増大する。低い電力消費レベルに
おいては、接合温度は低下し、従って、集積回路のパッ
ケージングの仕様は緩和されかつ信頼性が増大する。付
加的な利益はデジタルシステム５１が電源電圧の狭い範
囲内で動作するよう設計され、回路設計が単純化される
ことである。
型信号処理システムに対し幾つかの利点を有する。第１
に、混合型信号処理システム２２は電力消費を低減す
る。電圧レギュレータ４１はＶＢＡＴの変化に対して実
質的に一定の電源電圧、ＶＤＳＰ、をサブシステム５１
に供給する。該電源電圧を回路が動作する最小電圧近く
にセットすることにより、デジタルサブシステム５１の
電力消費が最も小さくなる。同時に、デジタルサブシス
テム５１は、リアルタイムでの音声圧縮および伸長を含
め、前記仕様に合致するのに十分早く、ＶＤＳＰ＝３．
０ボルトにおいて前記ＡＤＰＣＭトランスコーダ機能
（入力および出力機能を除く）を達成する。好ましい実
施例においては、サブシステム５１はＣＭＯＳデジタル
論理を使用する。ＣＭＯＳ論理回路は高速でかつ、３．
０ボルトのような、低い電源電圧で動作すよう設計でき
る。しかしながら、そのような回路は電源電圧が４．０
または５．０ボルト付近に増大した時多量の電力を消費
し、かつさらに、電源バスのための付加的な領域が必要
なため集積回路面積が増大する。低い電力消費レベルに
おいては、接合温度は低下し、従って、集積回路のパッ
ケージングの仕様は緩和されかつ信頼性が増大する。付
加的な利益はデジタルシステム５１が電源電圧の狭い範
囲内で動作するよう設計され、回路設計が単純化される
ことである。
【００２０】第２に、混合型信号処理システム２２はＶ
ＢＡＴの変化にもかからわずアナログ機能を信頼性よく
達成する。調整されたチャージポンプ４３は所望のアナ
ログ動作のために十分高い電圧を有する電源電圧、Ｖ
ＤＤ、を提供する。５．０ボルトのＶＤＤにおいては、
アナログサブシステム６０のアナログ回路はリニアに動
作するのに十分な頭上スペースを有する。さらに、伝統
的な集積チャージポンプによって提供される有害なほど
高い電圧は避けられる。一例として、もしアナログ回路
がＶＢＡＴから直接給電されれば、もしＶＢＡＴがその
範囲の下端近く（約２．７ボルト）にあれば性能は悪化
するであろう。これに対し、もし標準の２Ｘ（２倍）整
数チャージポンプがアナログ回路に給電するために使用
されれば、前記電圧は５．４ボルトから約１０．８ボル
トにおよぶことになる。この範囲の上端では、信頼性が
低下する。
ＢＡＴの変化にもかからわずアナログ機能を信頼性よく
達成する。調整されたチャージポンプ４３は所望のアナ
ログ動作のために十分高い電圧を有する電源電圧、Ｖ
ＤＤ、を提供する。５．０ボルトのＶＤＤにおいては、
アナログサブシステム６０のアナログ回路はリニアに動
作するのに十分な頭上スペースを有する。さらに、伝統
的な集積チャージポンプによって提供される有害なほど
高い電圧は避けられる。一例として、もしアナログ回路
がＶＢＡＴから直接給電されれば、もしＶＢＡＴがその
範囲の下端近く（約２．７ボルト）にあれば性能は悪化
するであろう。これに対し、もし標準の２Ｘ（２倍）整
数チャージポンプがアナログ回路に給電するために使用
されれば、前記電圧は５．４ボルトから約１０．８ボル
トにおよぶことになる。この範囲の上端では、信頼性が
低下する。
【００２１】第３に、混合型信号処理システム２２は外
部回路に対し信頼性よくインタフェースを行う。混合型
信号処理システム２２は入力および出力バッファ５０を
デジタルサブシステム５１から分離する。デジタルサブ
システム５１はＶＤＳＰに接続されているが、入力およ
び出力バッファ５０はＶＢＡＴとＶＳＳとの間に接続さ
れている。従って、入力および出力バッファ５０の論理
ハイの出力信号レベルは、マイクロプロセッサ２７のよ
うな、他の装置の出力信号レベルに対応する。図１に示
されるように、ＡＤＰＣＭコーデック２８は時分割２重
ブロック２６とマイクロプロセッサ２７の双方に接続さ
れている。内部的には、レベルシフタ４４は同様にデジ
タルサブシステム５１によってアナログサブシステム６
０に提供されるデジタル信号の論理レベルを増大する。
部回路に対し信頼性よくインタフェースを行う。混合型
信号処理システム２２は入力および出力バッファ５０を
デジタルサブシステム５１から分離する。デジタルサブ
システム５１はＶＤＳＰに接続されているが、入力およ
び出力バッファ５０はＶＢＡＴとＶＳＳとの間に接続さ
れている。従って、入力および出力バッファ５０の論理
ハイの出力信号レベルは、マイクロプロセッサ２７のよ
うな、他の装置の出力信号レベルに対応する。図１に示
されるように、ＡＤＰＣＭコーデック２８は時分割２重
ブロック２６とマイクロプロセッサ２７の双方に接続さ
れている。内部的には、レベルシフタ４４は同様にデジ
タルサブシステム５１によってアナログサブシステム６
０に提供されるデジタル信号の論理レベルを増大する。
【００２２】第４に、混合型信号処理システム２２はア
ナログサブシステム６０をＶＤＤから給電しかつバッテ
リ給電出力サブシステム６１をＶＢＡＴから給電するこ
とにより電力消費を低減する。アナログサブシステム６
１の回路は高い電流駆動を必要とするドライバを含む。
例えば、サブシステム６１はアナログ出力を図１のスピ
ーカ３１に提供するためにドライバを含む。回路を分離
することにより、調整されたチャージポンプ４３によっ
て引起こされる効率のロスは高い電流駆動からのロスを
含まない。
ナログサブシステム６０をＶＤＤから給電しかつバッテ
リ給電出力サブシステム６１をＶＢＡＴから給電するこ
とにより電力消費を低減する。アナログサブシステム６
１の回路は高い電流駆動を必要とするドライバを含む。
例えば、サブシステム６１はアナログ出力を図１のスピ
ーカ３１に提供するためにドライバを含む。回路を分離
することにより、調整されたチャージポンプ４３によっ
て引起こされる効率のロスは高い電流駆動からのロスを
含まない。
【００２３】図３は、部分的ブロック図形式でかつ部分
的回路図形式でＰＣＭコーデック２９を示す。図３には
アナログサブシステム６０とバッテリ給電アナログサブ
システム６１が示されており、バッテリ給電アナログサ
ブシステム６１は増幅器１００，１０１および１０２を
含む。アナログサブシステム６０は“ＲＯ”、“ＡＸＩ
＋”および“ＡＸＩ−”と名付けられたアナログ出力信
号を受ける。ＡＸＩ＋およびＡＸＩ−はアナログ出力信
号の異なる表現を形成する。サブシステム６１において
は、増幅器１００は差動増幅器であり、これは入力端子
における信号ＡＸＩ＋およびＡＸＩ−を受けかつその正
出力端子に“ＡＸＯ＋”と名付けられた信号を提供しか
つその負出力端子に“ＡＸＯ−”と名付けられた信号を
提供する。増幅器１０１はその負入力端子において“Ｐ
Ｉ”と名付けられた入力信号を受け、その正入力端子に
おいて“ＶＡＧ”と名付けられた信号電圧を受け、かつ
“ＰＯ−”と名付けられた信号を提供する演算増幅器で
ある。ＶＡＧはほぼＶＢＡＴ／２の値を持つアナロググ
ランド基準電圧である。増幅器１０２は反転増幅器であ
って、その入力端子に信号ＰＯ−を受け、その出力端子
に“ＰＯ＋”と名付けられた信号を提供する。信号ＡＸ
Ｏ＋およびＡＸＯ−はリンガまたはその他（図１には示
されていない）のような出力装置を駆動するために使用
できる。入力信号ＰＩは典型的には信号ＲＯを受信しか
つ外部抵抗と共に増幅器１０１および１０２によって提
供されるプッシュプル信号ＰＯ＋およびＰＯ−のゲイン
を設定するために使用される。増幅器１０１および１０
２は電話ハンドセットのイアピースまたは小さなスピー
カを駆動するのに十分大きいものである。ＶＤＤの代わ
りに、ＶＢＡＴからサブシステム６１に給電することは
調整されたチャージポンプ４３の１００％より低い効率
による大きな電力損失を防止することによって電力消費
を低減する。
的回路図形式でＰＣＭコーデック２９を示す。図３には
アナログサブシステム６０とバッテリ給電アナログサブ
システム６１が示されており、バッテリ給電アナログサ
ブシステム６１は増幅器１００，１０１および１０２を
含む。アナログサブシステム６０は“ＲＯ”、“ＡＸＩ
＋”および“ＡＸＩ−”と名付けられたアナログ出力信
号を受ける。ＡＸＩ＋およびＡＸＩ−はアナログ出力信
号の異なる表現を形成する。サブシステム６１において
は、増幅器１００は差動増幅器であり、これは入力端子
における信号ＡＸＩ＋およびＡＸＩ−を受けかつその正
出力端子に“ＡＸＯ＋”と名付けられた信号を提供しか
つその負出力端子に“ＡＸＯ−”と名付けられた信号を
提供する。増幅器１０１はその負入力端子において“Ｐ
Ｉ”と名付けられた入力信号を受け、その正入力端子に
おいて“ＶＡＧ”と名付けられた信号電圧を受け、かつ
“ＰＯ−”と名付けられた信号を提供する演算増幅器で
ある。ＶＡＧはほぼＶＢＡＴ／２の値を持つアナロググ
ランド基準電圧である。増幅器１０２は反転増幅器であ
って、その入力端子に信号ＰＯ−を受け、その出力端子
に“ＰＯ＋”と名付けられた信号を提供する。信号ＡＸ
Ｏ＋およびＡＸＯ−はリンガまたはその他（図１には示
されていない）のような出力装置を駆動するために使用
できる。入力信号ＰＩは典型的には信号ＲＯを受信しか
つ外部抵抗と共に増幅器１０１および１０２によって提
供されるプッシュプル信号ＰＯ＋およびＰＯ−のゲイン
を設定するために使用される。増幅器１０１および１０
２は電話ハンドセットのイアピースまたは小さなスピー
カを駆動するのに十分大きいものである。ＶＤＤの代わ
りに、ＶＢＡＴからサブシステム６１に給電することは
調整されたチャージポンプ４３の１００％より低い効率
による大きな電力損失を防止することによって電力消費
を低減する。
【００２４】図４は、図２の調整されたチャージポンプ
４３を部分的に回路図形式でかつ部分的にブロック図形
式で示す。調整されたチャージポンプ４３は概略的にノ
ンオーバラップクロック発生回路１１０、バイアス回路
１１１、比例部（ｐｒｏｐｏｒｔｉｏｎａｌ ｐｏｒｔ
ｉｏｎ）１１２、積分部１１３、およびチャージポンプ
コア部１１４を含む。比例部１１２は増幅器１２０、伝
送ゲート１２１、およびＰチャネルトランジスタ１２２
を含む。積分部１１３は増幅器１３０、伝送ゲート１３
１，１３２および１３３、Ｐチャネルトランジスタ１３
４、容量１３５、伝送ゲート１３６、容量１３７、伝送
ゲート１３８、容量１３９、伝送ゲート１４０および１
４１、そして増幅器１４２を含む。チャージポンプコア
部１１４は、容量８０、Ｐチャネルトランジスタ１５
０，１５１および１５２、Ｎチャネルトランジスタ１５
３、Ｐチャネルトランジスタ１５４、および容量８１を
含む。
４３を部分的に回路図形式でかつ部分的にブロック図形
式で示す。調整されたチャージポンプ４３は概略的にノ
ンオーバラップクロック発生回路１１０、バイアス回路
１１１、比例部（ｐｒｏｐｏｒｔｉｏｎａｌ ｐｏｒｔ
ｉｏｎ）１１２、積分部１１３、およびチャージポンプ
コア部１１４を含む。比例部１１２は増幅器１２０、伝
送ゲート１２１、およびＰチャネルトランジスタ１２２
を含む。積分部１１３は増幅器１３０、伝送ゲート１３
１，１３２および１３３、Ｐチャネルトランジスタ１３
４、容量１３５、伝送ゲート１３６、容量１３７、伝送
ゲート１３８、容量１３９、伝送ゲート１４０および１
４１、そして増幅器１４２を含む。チャージポンプコア
部１１４は、容量８０、Ｐチャネルトランジスタ１５
０，１５１および１５２、Ｎチャネルトランジスタ１５
３、Ｐチャネルトランジスタ１５４、および容量８１を
含む。
【００２５】ノンオーバラップクロック回路１１０は信
号「クロック（ＣＬＯＣＫ）」を受け、電源電圧Ｖ
ＢＡＴ，ＶＤＤおよびＶＳＳに結合され、かつ“Ｆ
１”，“＊Ｆ１”，“Ｆ２”および“＊Ｆ２”と名付け
られたノンオーバラップクロック信号を提供し、これら
のクロック信号はＶＤＤにレベルシフトされる。なお、
ここで記号＊は信号の反転を表わし、いわゆるオーババ
ーに相当するものとする。バイアス回路１１１は電源電
圧端子ＶＢＡＴおよびＶＳＳの間に結合され、電源電圧
ＶＤＤを受け、かつ“ＶＰＤＤ”と名付けられた出力信
号および“ＰＴＵＢＢＩＡＳ”と名付けられた出力信号
を提供する。
号「クロック（ＣＬＯＣＫ）」を受け、電源電圧Ｖ
ＢＡＴ，ＶＤＤおよびＶＳＳに結合され、かつ“Ｆ
１”，“＊Ｆ１”，“Ｆ２”および“＊Ｆ２”と名付け
られたノンオーバラップクロック信号を提供し、これら
のクロック信号はＶＤＤにレベルシフトされる。なお、
ここで記号＊は信号の反転を表わし、いわゆるオーババ
ーに相当するものとする。バイアス回路１１１は電源電
圧端子ＶＢＡＴおよびＶＳＳの間に結合され、電源電圧
ＶＤＤを受け、かつ“ＶＰＤＤ”と名付けられた出力信
号および“ＰＴＵＢＢＩＡＳ”と名付けられた出力信号
を提供する。
【００２６】比例部１１２においては、増幅器１２０は
信号ＶＲＥＦを受けるための負入力端子、信号ＶＰＤＤ
を受けるための正入力端子、および“ＰＣＮＴＬ”と名
付けられた信号を提供するための出力端子を有する演算
トランスコンダクタンス増幅器（ＯＴＡ）である。伝送
ゲート１２１は信号ＰＣＮＴＬを受けるための第１の電
流端子、第２の電流端子、信号Ｆ１を受けるための正の
制御端子、そして信号＊Ｆ１を受けるための負の制御端
子を有する。トランジスタ１２２は電源電圧ＶＤＤを受
けるためのソース、信号Ｆ１を受けるためのゲート、そ
して伝送ゲート１２１の前記第２の電流端子に接続され
たドレインを有する。
信号ＶＲＥＦを受けるための負入力端子、信号ＶＰＤＤ
を受けるための正入力端子、および“ＰＣＮＴＬ”と名
付けられた信号を提供するための出力端子を有する演算
トランスコンダクタンス増幅器（ＯＴＡ）である。伝送
ゲート１２１は信号ＰＣＮＴＬを受けるための第１の電
流端子、第２の電流端子、信号Ｆ１を受けるための正の
制御端子、そして信号＊Ｆ１を受けるための負の制御端
子を有する。トランジスタ１２２は電源電圧ＶＤＤを受
けるためのソース、信号Ｆ１を受けるためのゲート、そ
して伝送ゲート１２１の前記第２の電流端子に接続され
たドレインを有する。
【００２７】積分部１１３においては、増幅器１３０は
信号ＶＰＤＤを受けるための正入力端子、負入力端子、
および増幅器１３０の負入力端子に接続された出力端子
を有する。伝送ゲート１３１は増幅器１３０の出力端子
に接続された第１の電流端子、第２の電流端子、信号Ｆ
２を受けるための正の制御端子、および信号＊Ｆ２を受
けるための負の制御端子、を有する。伝送ゲート１３２
は伝送ゲート１３１の第２の電流端子に接続された第１
の電流端子、“ＩＣＮＴＬ”と名付けられた信号を提供
するための第２の電流端子、信号Ｆ１を受けるための正
の制御端子、そして信号＊Ｆ１を受けるための負の制御
端子を有する。伝送ゲート１３３は信号ＩＣＮＴＬを受
けるための第１の電流端子、第２の電流端子、信号Ｆ１
を受けるための正の制御端子、そして信号＊Ｆ１を受け
るための負の制御端子を有する。トランジスタ１３４は
電源電圧ＶＤＤを受けるためのソース、信号Ｆ１を受け
るためのゲート、そして伝送ゲート１３３の第２の電流
端子に接続されたドレインを有する。容量１３５は伝送
ゲート１３１の第２の電流端子に接続された第１の端
子、および第２の端子を有する。伝送ゲート１３６は信
号ＶＲＥＦを受けるための第１の電流端子、第２の電流
端子、信号Ｆ１を受けるための正の制御端子、および信
号＊Ｆ１を受けるための負の制御端子を有する。容量１
３７は伝送ゲート１３６の第２の電流端子に接続された
第１の端子、そして容量１３５の第２の端子に接続され
た第２の端子を有する。伝送ゲート１３８は容量１３５
および１３７の第２の端子に接続された第１の電流端
子、第２の電流端子、信号Ｆ１を受けるための正の制御
端子、そして信号＊Ｆ１を受けるための負の制御端子を
有する。容量１３９は伝送ゲート１３８の第２の電流端
子に接続された第１の端子、そして伝送ゲート１３２の
第２の電流端子に接続された第２の端子を有する。伝送
ゲート１４０は増幅器１３０の出力端子に接続された第
１の電流端子、伝送ゲー１３６の第２の電流端子に接続
された第２の電流端子、信号Ｆ２を受けるための正の制
御端子、そして信号＊Ｆ２を受けるための負の制御端子
を有する。伝送ゲート１４１は増幅器１３０の出力端子
に接続された第１の電流端子、容量１３５および１３７
の第２の端子に接続された第２の電流端子、信号Ｆ２を
受けるための正の制御端子、そして信号＊Ｆ２を受ける
ための負の制御端子を有する。増幅器１４２は伝送ゲー
ト１３８の第２の電流端子に接続された負の入力端子、
増幅器１３０の出力端子に接続された正の入力端子、そ
して伝送ゲート１３２の第２の電流端子および容量１３
９の第２の端子に接続された出力端子を有する。
信号ＶＰＤＤを受けるための正入力端子、負入力端子、
および増幅器１３０の負入力端子に接続された出力端子
を有する。伝送ゲート１３１は増幅器１３０の出力端子
に接続された第１の電流端子、第２の電流端子、信号Ｆ
２を受けるための正の制御端子、および信号＊Ｆ２を受
けるための負の制御端子、を有する。伝送ゲート１３２
は伝送ゲート１３１の第２の電流端子に接続された第１
の電流端子、“ＩＣＮＴＬ”と名付けられた信号を提供
するための第２の電流端子、信号Ｆ１を受けるための正
の制御端子、そして信号＊Ｆ１を受けるための負の制御
端子を有する。伝送ゲート１３３は信号ＩＣＮＴＬを受
けるための第１の電流端子、第２の電流端子、信号Ｆ１
を受けるための正の制御端子、そして信号＊Ｆ１を受け
るための負の制御端子を有する。トランジスタ１３４は
電源電圧ＶＤＤを受けるためのソース、信号Ｆ１を受け
るためのゲート、そして伝送ゲート１３３の第２の電流
端子に接続されたドレインを有する。容量１３５は伝送
ゲート１３１の第２の電流端子に接続された第１の端
子、および第２の端子を有する。伝送ゲート１３６は信
号ＶＲＥＦを受けるための第１の電流端子、第２の電流
端子、信号Ｆ１を受けるための正の制御端子、および信
号＊Ｆ１を受けるための負の制御端子を有する。容量１
３７は伝送ゲート１３６の第２の電流端子に接続された
第１の端子、そして容量１３５の第２の端子に接続され
た第２の端子を有する。伝送ゲート１３８は容量１３５
および１３７の第２の端子に接続された第１の電流端
子、第２の電流端子、信号Ｆ１を受けるための正の制御
端子、そして信号＊Ｆ１を受けるための負の制御端子を
有する。容量１３９は伝送ゲート１３８の第２の電流端
子に接続された第１の端子、そして伝送ゲート１３２の
第２の電流端子に接続された第２の端子を有する。伝送
ゲート１４０は増幅器１３０の出力端子に接続された第
１の電流端子、伝送ゲー１３６の第２の電流端子に接続
された第２の電流端子、信号Ｆ２を受けるための正の制
御端子、そして信号＊Ｆ２を受けるための負の制御端子
を有する。伝送ゲート１４１は増幅器１３０の出力端子
に接続された第１の電流端子、容量１３５および１３７
の第２の端子に接続された第２の電流端子、信号Ｆ２を
受けるための正の制御端子、そして信号＊Ｆ２を受ける
ための負の制御端子を有する。増幅器１４２は伝送ゲー
ト１３８の第２の電流端子に接続された負の入力端子、
増幅器１３０の出力端子に接続された正の入力端子、そ
して伝送ゲート１３２の第２の電流端子および容量１３
９の第２の端子に接続された出力端子を有する。
【００２８】チャージポンプコア部１１４においては、
トランジスタ１５０はＶＢＡＴに接続されたソース、伝
送ゲート１２１の第２の電流端子に接続されたゲート、
ドレイン、および信号ＰＴＵＢＢＩＡＳをうけるバルク
またウエルを有する。トランジスタ１５１はＶＢＡＴに
接続されたソース、伝送ゲート１３３の第２の電流端子
に接続されたゲート、端子７２においてトランジスタ１
５０のドレインに接続されたドレイン、そして信号ＰＴ
ＵＢＢＩＡＳを受けるバルクまたはウエルを有する。ト
ランジスタ１５２はトランジスタ１５０および１５１の
ドレインに接続された第１の電流電極、信号＊Ｆ２を受
けるためのゲート、電源電圧ＶＤＤを提供する第２の電
流電極、そして信号ＰＴＵＢＢＩＡＳを受けるバルクま
たはウエルを有する。どの電流電極がソースまたはドレ
インとして指定されるかは印加される電圧に依存するこ
とに注意すべきである。容量８０は、前に説明したよう
に、端子７２に接続された第１の端子、そして端子７３
に接続された第２の端子を有する。トランジスタ１５３
はノード７３において容量８０の第２の端子に接続され
たドレイン、信号Ｆ１を受けるためのゲート、そしてＶ
ＳＳに接続されたソースを有する。トランジスタ１５４
は電源電圧ＶＢＡＴに接続されたソース、信号＊Ｆ２を
受けるためのゲート、トランジスタ１５３のドレインに
接続されたドレイン、そしてＰＴＵＢＢＩＡＳに接続さ
れたバルクまたはウエルを有する。容量８１は、前に述
べたように、端子７４を介してトランジスタ１５２の第
２の電流電極に接続された第１の端子、そしてＶＳＳに
接続された第２の端子を有する。
トランジスタ１５０はＶＢＡＴに接続されたソース、伝
送ゲート１２１の第２の電流端子に接続されたゲート、
ドレイン、および信号ＰＴＵＢＢＩＡＳをうけるバルク
またウエルを有する。トランジスタ１５１はＶＢＡＴに
接続されたソース、伝送ゲート１３３の第２の電流端子
に接続されたゲート、端子７２においてトランジスタ１
５０のドレインに接続されたドレイン、そして信号ＰＴ
ＵＢＢＩＡＳを受けるバルクまたはウエルを有する。ト
ランジスタ１５２はトランジスタ１５０および１５１の
ドレインに接続された第１の電流電極、信号＊Ｆ２を受
けるためのゲート、電源電圧ＶＤＤを提供する第２の電
流電極、そして信号ＰＴＵＢＢＩＡＳを受けるバルクま
たはウエルを有する。どの電流電極がソースまたはドレ
インとして指定されるかは印加される電圧に依存するこ
とに注意すべきである。容量８０は、前に説明したよう
に、端子７２に接続された第１の端子、そして端子７３
に接続された第２の端子を有する。トランジスタ１５３
はノード７３において容量８０の第２の端子に接続され
たドレイン、信号Ｆ１を受けるためのゲート、そしてＶ
ＳＳに接続されたソースを有する。トランジスタ１５４
は電源電圧ＶＢＡＴに接続されたソース、信号＊Ｆ２を
受けるためのゲート、トランジスタ１５３のドレインに
接続されたドレイン、そしてＰＴＵＢＢＩＡＳに接続さ
れたバルクまたはウエルを有する。容量８１は、前に述
べたように、端子７４を介してトランジスタ１５２の第
２の電流電極に接続された第１の端子、そしてＶＳＳに
接続された第２の端子を有する。
【００２９】回路１１０は伝統的なノンオーバラップク
ロック発生回路であって信号「クロック」を受け、かつ
Ｆ１，＊Ｆ１，Ｆ２および＊Ｆ２と名付けられた４つの
クロック信号を提供し、これらのクロック信号はＶＤＤ
にレベルシフトされる。ノンオーバラップのために、信
号Ｆ１は信号＊Ｆ２と同じではなく、かつ信号Ｆ２は信
号＊Ｆ１と同じではない。図２を参照して前に説明した
ように、容量８０および８１は、それぞれ、端子７２お
よび７３、そして７４および７１を介して調整されたチ
ャージポンプ回路４３に結合されている。容量８０およ
び８１は調整されたチャージポンプ４３の一体化部分と
見ることができるが、それらは好ましくはそれらの必要
な大きさのため調整されたチャージポンプ４３を含む集
積回路の外部に設けられる。例えば、図示された実施例
においては、容量８０および８１は、それぞれ、約０．
１および１．０マイクロファラッドの値を有し、かつ従
ってそのような容量を集積回路に構築することは実際的
ではない。
ロック発生回路であって信号「クロック」を受け、かつ
Ｆ１，＊Ｆ１，Ｆ２および＊Ｆ２と名付けられた４つの
クロック信号を提供し、これらのクロック信号はＶＤＤ
にレベルシフトされる。ノンオーバラップのために、信
号Ｆ１は信号＊Ｆ２と同じではなく、かつ信号Ｆ２は信
号＊Ｆ１と同じではない。図２を参照して前に説明した
ように、容量８０および８１は、それぞれ、端子７２お
よび７３、そして７４および７１を介して調整されたチ
ャージポンプ回路４３に結合されている。容量８０およ
び８１は調整されたチャージポンプ４３の一体化部分と
見ることができるが、それらは好ましくはそれらの必要
な大きさのため調整されたチャージポンプ４３を含む集
積回路の外部に設けられる。例えば、図示された実施例
においては、容量８０および８１は、それぞれ、約０．
１および１．０マイクロファラッドの値を有し、かつ従
ってそのような容量を集積回路に構築することは実際的
ではない。
【００３０】チャージポンプコア部１１４は電圧Ｖ
ＢＡＴより上の電圧ＶＤＤを提供するために充電容量８
０を使用する。しかしながら、比例部１１２および積分
部１１３はＶＤＤを一体的に調整するためにチャージポ
ンプコア部１１４の動作を変更する。Ｆ１（Ｆ１はアク
ティブである）の間、トランジスタ１５３は導通してお
りかつ容量８０の第２の端子をＶＳＳに結合する。伝統
的なチャージポンプ設計においては、単一のトランジス
タがまた容量８０の前記第１の端子をＦ１の間にＶ
ＢＡＴに結合する。＊Ｆ２はトランジスタ１５２を非導
通にし、容量８１の第１の端子をＶＤＤから分離する。
従って、Ｆ１の間は、ＶＤＤは保持容量８１によって維
持される。トランジスタ１５４もまた非導通である。し
かしながら、Ｆ２（Ｆ２はアクティブである）の間は、
トランジスタ１５３はインアクティブであり、かつトラ
ンジスタ１５４は導通しておりかつ容量８０の第２の端
子をＶＢＡＴに接続する。この作用は容量８０の第１の
端子の電圧を約ＶＢＡＴの２倍に増大する。トランジス
タ１５２も導通しており、かつ容量８０に格納された電
荷は保持容量８１にダンプされる。Ｆ２の終りに、トラ
ンジスタ１５２は非導通となりかつ保持容量８１はＶ
ＤＤのレベルを維持する。この動作を繰り返すことによ
り、容量８１は最終的には約ＶＢＡＴの２倍にチャージ
アップする。
ＢＡＴより上の電圧ＶＤＤを提供するために充電容量８
０を使用する。しかしながら、比例部１１２および積分
部１１３はＶＤＤを一体的に調整するためにチャージポ
ンプコア部１１４の動作を変更する。Ｆ１（Ｆ１はアク
ティブである）の間、トランジスタ１５３は導通してお
りかつ容量８０の第２の端子をＶＳＳに結合する。伝統
的なチャージポンプ設計においては、単一のトランジス
タがまた容量８０の前記第１の端子をＦ１の間にＶ
ＢＡＴに結合する。＊Ｆ２はトランジスタ１５２を非導
通にし、容量８１の第１の端子をＶＤＤから分離する。
従って、Ｆ１の間は、ＶＤＤは保持容量８１によって維
持される。トランジスタ１５４もまた非導通である。し
かしながら、Ｆ２（Ｆ２はアクティブである）の間は、
トランジスタ１５３はインアクティブであり、かつトラ
ンジスタ１５４は導通しておりかつ容量８０の第２の端
子をＶＢＡＴに接続する。この作用は容量８０の第１の
端子の電圧を約ＶＢＡＴの２倍に増大する。トランジス
タ１５２も導通しており、かつ容量８０に格納された電
荷は保持容量８１にダンプされる。Ｆ２の終りに、トラ
ンジスタ１５２は非導通となりかつ保持容量８１はＶ
ＤＤのレベルを維持する。この動作を繰り返すことによ
り、容量８１は最終的には約ＶＢＡＴの２倍にチャージ
アップする。
【００３１】しかしながら、調整されたチャージポンプ
回路４３においては、容量８０の第１の端子からＶ
ＢＡＴまでの伝統的なトランジスタはトランジスタ１５
０および１５１によって置き換えられる。トランジスタ
１５０および１５１は信号ＰＣＮＴＬおよびＩＣＮＴＬ
に応じて導通するようにされ、これらの信号ＰＣＮＴＬ
およびＩＣＮＴＬは比例部１１２および積分部１１３に
よって与えられる。増幅器１２０および１４２はＶＤＤ
を基準とした出力を有し、一方増幅器１３０はＶＢＡＴ
を基準とした出力を有する。比例部１１２はＶＰＤＤお
よびＶＲＥＦの比較に応じてトランジスタ１５０を比例
的に導通させる。部分１１２はＶＤＤをほぼ所望の電圧
にする高速応答を有する。しかしながら、積分部１１３
は幾らか低速で動作しトランジスタ１５１を比例的に導
通させてＶＤＤを所望の値に非常に接近させる。従っ
て、調整されたチャージポンプ４３はＶＢＡＴをチャー
ジポンプしかつそのチャージポンプされた電圧を調整し
て所望の電圧（＋５．０ボルト）で効率的にＶＤＤを提
供する。
回路４３においては、容量８０の第１の端子からＶ
ＢＡＴまでの伝統的なトランジスタはトランジスタ１５
０および１５１によって置き換えられる。トランジスタ
１５０および１５１は信号ＰＣＮＴＬおよびＩＣＮＴＬ
に応じて導通するようにされ、これらの信号ＰＣＮＴＬ
およびＩＣＮＴＬは比例部１１２および積分部１１３に
よって与えられる。増幅器１２０および１４２はＶＤＤ
を基準とした出力を有し、一方増幅器１３０はＶＢＡＴ
を基準とした出力を有する。比例部１１２はＶＰＤＤお
よびＶＲＥＦの比較に応じてトランジスタ１５０を比例
的に導通させる。部分１１２はＶＤＤをほぼ所望の電圧
にする高速応答を有する。しかしながら、積分部１１３
は幾らか低速で動作しトランジスタ１５１を比例的に導
通させてＶＤＤを所望の値に非常に接近させる。従っ
て、調整されたチャージポンプ４３はＶＢＡＴをチャー
ジポンプしかつそのチャージポンプされた電圧を調整し
て所望の電圧（＋５．０ボルト）で効率的にＶＤＤを提
供する。
【００３２】バイアス回路１１１はＶＤＤの所望の値の
所定の割合（ｆｒａｃｔｉｏｎ）でＶＰＤＤを提供し、
該所定の割合はＶＤＤがその所望の値に等しい時にＶ
ＰＤＤがＶＲＥＦに等しくなるような割合である。図示
された実施例においては、ＶＤＤのこの所望の値は＋
５．０ボルトであり、かつＶＲＥＦの値は約１．２５ボ
ルトである。従って、ＶＤＤが５．０ボルトに等しい時
にＶＰＤＤを１．２５ボルトに等しくするためには、
０．２５の割合が適用される。この割合の精度はそれを
発生するために使用される技術によって決定され、これ
については後に図５を参照して説明する。
所定の割合（ｆｒａｃｔｉｏｎ）でＶＰＤＤを提供し、
該所定の割合はＶＤＤがその所望の値に等しい時にＶ
ＰＤＤがＶＲＥＦに等しくなるような割合である。図示
された実施例においては、ＶＤＤのこの所望の値は＋
５．０ボルトであり、かつＶＲＥＦの値は約１．２５ボ
ルトである。従って、ＶＤＤが５．０ボルトに等しい時
にＶＰＤＤを１．２５ボルトに等しくするためには、
０．２５の割合が適用される。この割合の精度はそれを
発生するために使用される技術によって決定され、これ
については後に図５を参照して説明する。
【００３３】増幅器１２０はＶＲＥＦをＶＰＤＤに対し
て比較する。図示された実施例においては、増幅器１２
０は演算トランスコンダクタンス増幅器（ＯＴＡ）であ
って、その出力電圧は正および負の入力端子の間の電圧
の差に応じて変化する。トランジスタ１５０のゲートは
容量負荷を提供し、トランジスタ１２２はＶＤＤへのプ
ルアップを提供する。Ｆ１の間、伝送ゲート１２１はア
クティブであり増幅器１２０の出力における信号ＰＣＮ
ＴＬををトランジスタ１５０のゲートに提供する。増幅
器１２０は正および負の入力端子における電圧が等しく
なるまで信号ＰＣＮＴＬを変化させ、従って増幅器１２
０はＶＤＤがその所望の電圧にほぼ等しくなるまで差動
的に多少導通するようにさせる。比例部１１２はＶＤＤ
の負荷条件の変化に応じて非常に迅速に動作するが、増
幅器１２０および伝送ゲート１２１はＶＤＤの精度を制
限するオフセットを導入する。
て比較する。図示された実施例においては、増幅器１２
０は演算トランスコンダクタンス増幅器（ＯＴＡ）であ
って、その出力電圧は正および負の入力端子の間の電圧
の差に応じて変化する。トランジスタ１５０のゲートは
容量負荷を提供し、トランジスタ１２２はＶＤＤへのプ
ルアップを提供する。Ｆ１の間、伝送ゲート１２１はア
クティブであり増幅器１２０の出力における信号ＰＣＮ
ＴＬををトランジスタ１５０のゲートに提供する。増幅
器１２０は正および負の入力端子における電圧が等しく
なるまで信号ＰＣＮＴＬを変化させ、従って増幅器１２
０はＶＤＤがその所望の電圧にほぼ等しくなるまで差動
的に多少導通するようにさせる。比例部１１２はＶＤＤ
の負荷条件の変化に応じて非常に迅速に動作するが、増
幅器１２０および伝送ゲート１２１はＶＤＤの精度を制
限するオフセットを導入する。
【００３４】積分部１１３はＶＤＤの精度をさらに増大
するためにトランジスタ１５１の導電率（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ）を調整する。積分部１１３はスイッチド
キャパシタ（スイッチド−Ｃ）差動積分器であり、これ
はＶＰＤＤとＶＲＥＦとの間の差を時間について積分す
る。比例部１１２よりも応答が遅いが、積分部１１３は
信号レベルの履歴（ｈｉｓｔｏｒｙ）を含んでおり、こ
れは最終的には比例部１１２のオフセットエラーを打ち
消す。増幅器１３０は単一ゲイン差動増幅器であって、
信号ＶＰＤＤをバッファリングしかつ積分部１１３が比
例部１１２の動作に悪影響を与えないようにする。パワ
ーアップの時は、信号ＰＣＮＴＬおよびＩＣＮＴＬは電
位が低く、トランジスタ１５０および１５１を強く導通
させてＶＤＤの所望の値に迅速に到達させる。バッテリ
寿命の低下および、ｄｉ／ｄｔ電圧降下として知られて
いる、電流の急速な変化による電源電圧の電圧降下のた
め、スイッチング速度を幾らか低下させるために（図４
には示されていない）トランジスタ１５０および１５１
のゲートと直列に抵抗を含めることが重要である。
するためにトランジスタ１５１の導電率（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ）を調整する。積分部１１３はスイッチド
キャパシタ（スイッチド−Ｃ）差動積分器であり、これ
はＶＰＤＤとＶＲＥＦとの間の差を時間について積分す
る。比例部１１２よりも応答が遅いが、積分部１１３は
信号レベルの履歴（ｈｉｓｔｏｒｙ）を含んでおり、こ
れは最終的には比例部１１２のオフセットエラーを打ち
消す。増幅器１３０は単一ゲイン差動増幅器であって、
信号ＶＰＤＤをバッファリングしかつ積分部１１３が比
例部１１２の動作に悪影響を与えないようにする。パワ
ーアップの時は、信号ＰＣＮＴＬおよびＩＣＮＴＬは電
位が低く、トランジスタ１５０および１５１を強く導通
させてＶＤＤの所望の値に迅速に到達させる。バッテリ
寿命の低下および、ｄｉ／ｄｔ電圧降下として知られて
いる、電流の急速な変化による電源電圧の電圧降下のた
め、スイッチング速度を幾らか低下させるために（図４
には示されていない）トランジスタ１５０および１５１
のゲートと直列に抵抗を含めることが重要である。
【００３５】調整されたチャージポンプ４３は最初にバ
ッテリ電圧をその倍数にチャージポンプする必要なしに
ＶＤＤを約５．０ボルトの所望の値で提供し、かつ次に
そのチャージポンプされた電圧を所望の、より低い電圧
に調整しあるいはクランプする。この調整（ｒｅｇｕｌ
ａｔｉｏｎ）はＶＢＡＴの幾つかの値に対して非常に有
利にすることができる。例えば、再充電の直後、Ｖ
ＢＡＴは約５．４ボルトとなることがある。伝統的な電
圧倍化チャージポンプ回路は１０．８ボルトの電圧を提
供し、これは５．０ボルトで動作するよう設計された回
路にとっては有害であろう。さらに、シャントレギュレ
ーションまたはクランピングの伝統的な方法も電流を浪
費する。調整されたチャージポンプ４３はＶＤＤが決し
て倍にならないように調整を与える。調整されたチャー
ジポンプ４３はまた出力電圧を制限するためにツェナー
ダイオードのようなクランプ素子を使用せず、むしろＶ
ＤＤを高い精度でかつ高い効率で提供するために比例お
よび積分作用を使用する。
ッテリ電圧をその倍数にチャージポンプする必要なしに
ＶＤＤを約５．０ボルトの所望の値で提供し、かつ次に
そのチャージポンプされた電圧を所望の、より低い電圧
に調整しあるいはクランプする。この調整（ｒｅｇｕｌ
ａｔｉｏｎ）はＶＢＡＴの幾つかの値に対して非常に有
利にすることができる。例えば、再充電の直後、Ｖ
ＢＡＴは約５．４ボルトとなることがある。伝統的な電
圧倍化チャージポンプ回路は１０．８ボルトの電圧を提
供し、これは５．０ボルトで動作するよう設計された回
路にとっては有害であろう。さらに、シャントレギュレ
ーションまたはクランピングの伝統的な方法も電流を浪
費する。調整されたチャージポンプ４３はＶＤＤが決し
て倍にならないように調整を与える。調整されたチャー
ジポンプ４３はまた出力電圧を制限するためにツェナー
ダイオードのようなクランプ素子を使用せず、むしろＶ
ＤＤを高い精度でかつ高い効率で提供するために比例お
よび積分作用を使用する。
【００３６】図５は、図４の調整されたチャージポンプ
４３に使用されているバイアス回路１１１を部分的に回
路図形式でかつ部分的にブロック図形式で示す。バイア
ス回路１１１は概略的に第１の抵抗ストリング回路２０
０、第２の抵抗ストリング回路２１０、比較器２２０、
ヒステリシス制御回路２３０、およびバイアス発生回路
２４０を含む。第１の抵抗ストリング回路２００は抵抗
２０１および２０２、伝送ゲート２０３、抵抗２０４お
よび２０５、そして伝送ゲート２０６および２０７を含
む。第２の抵抗ストリング回路２１０は抵抗２１１、伝
送ゲート２１２および２１３、そして抵抗２１４および
２１５を含む。ヒステリシス制御回路２３０はＮＯＲゲ
ート２３１およびインバータ２３２を含む。バイアス発
生回路２４０はレベルシフタ２４３、インバータ２４
４、抵抗２４５、そして伝送ゲート２４６および２４７
を含む。
４３に使用されているバイアス回路１１１を部分的に回
路図形式でかつ部分的にブロック図形式で示す。バイア
ス回路１１１は概略的に第１の抵抗ストリング回路２０
０、第２の抵抗ストリング回路２１０、比較器２２０、
ヒステリシス制御回路２３０、およびバイアス発生回路
２４０を含む。第１の抵抗ストリング回路２００は抵抗
２０１および２０２、伝送ゲート２０３、抵抗２０４お
よび２０５、そして伝送ゲート２０６および２０７を含
む。第２の抵抗ストリング回路２１０は抵抗２１１、伝
送ゲート２１２および２１３、そして抵抗２１４および
２１５を含む。ヒステリシス制御回路２３０はＮＯＲゲ
ート２３１およびインバータ２３２を含む。バイアス発
生回路２４０はレベルシフタ２４３、インバータ２４
４、抵抗２４５、そして伝送ゲート２４６および２４７
を含む。
【００３７】第１の抵抗ストリング回路２００において
は、抵抗２０１はＶＢＡＴに接続された第１の端子、お
よび第２の端子を有する。抵抗２０２は抵抗２０１の第
２の端子に接続された第１の端子、そして第２の端子を
有する。伝送ゲート２０３は抵抗２０２の第２の端子に
接続された第１の電流端子、第２の電流端子“ＰＤ１”
と名付けられた信号を受けるための正の制御端子、そし
て“＊ＰＤ１”と名付けられた信号を受けるための負の
制御端子を有する。抵抗２０４は伝送ゲート２０３の第
２の電流端子に接続された第１の端子、そして第２の端
子を有する。抵抗２０５は抵抗２０４の第２の端子に接
続された第１の端子、そしてＶＳＳに接続された第２の
端子を有する。伝送ゲート２０６は抵抗２０１の第２の
端子に接続された第１の電流端子、第２の電流端子、
“ＨＹＳＴ”と名付けられた信号を受けるための正の制
御端子、そして“＊ＨＹＳＴ”と名付けられた信号を受
けるための負の制御端子を有する。伝送ゲート２０７は
抵抗２０４の第２の端子に接続された第１の電流端子、
伝送ゲート２０６の第２の電流端子に接続された第２の
電流端子、信号＊ＨＹＳＴを受けるための正の制御端
子、そして信号ＨＹＳＴを受けるための負の制御端子を
有する。
は、抵抗２０１はＶＢＡＴに接続された第１の端子、お
よび第２の端子を有する。抵抗２０２は抵抗２０１の第
２の端子に接続された第１の端子、そして第２の端子を
有する。伝送ゲート２０３は抵抗２０２の第２の端子に
接続された第１の電流端子、第２の電流端子“ＰＤ１”
と名付けられた信号を受けるための正の制御端子、そし
て“＊ＰＤ１”と名付けられた信号を受けるための負の
制御端子を有する。抵抗２０４は伝送ゲート２０３の第
２の電流端子に接続された第１の端子、そして第２の端
子を有する。抵抗２０５は抵抗２０４の第２の端子に接
続された第１の端子、そしてＶＳＳに接続された第２の
端子を有する。伝送ゲート２０６は抵抗２０１の第２の
端子に接続された第１の電流端子、第２の電流端子、
“ＨＹＳＴ”と名付けられた信号を受けるための正の制
御端子、そして“＊ＨＹＳＴ”と名付けられた信号を受
けるための負の制御端子を有する。伝送ゲート２０７は
抵抗２０４の第２の端子に接続された第１の電流端子、
伝送ゲート２０６の第２の電流端子に接続された第２の
電流端子、信号＊ＨＹＳＴを受けるための正の制御端
子、そして信号ＨＹＳＴを受けるための負の制御端子を
有する。
【００３８】第２の抵抗ストリング回路２１０において
は、抵抗２１１は電源電圧ＶＤＤを受けるための第１の
端子、そして第２の端子を有する。伝送ゲート２１２は
抵抗２１１の第２の端子に接続された第１の電流端子、
第２の電流端子、“ＰＤ２”と名付けられた信号を受け
るための正の制御端子、そして“＊ＰＤ２”と名付けら
れた信号を受けるための負の制御端子を有する。伝送ゲ
ート２１３は伝送ゲート２１２の第２の電流端子に接続
された第１の電流端子、第２の電流端子、信号ＰＤ２を
受けるための正の制御端子、そして信号＊ＰＤ２を受け
るための負の制御端子を有する。抵抗２１４は伝送ゲー
ト２１３の第２の電流端子に接続された第１の端子、そ
して信号ＶＰＤＤを提供するための第２の端子を有す
る。抵抗２１５は抵抗２１４の第２の端子に接続された
第１の端子、およびＶＳＳに接続された第２の端子を有
する。
は、抵抗２１１は電源電圧ＶＤＤを受けるための第１の
端子、そして第２の端子を有する。伝送ゲート２１２は
抵抗２１１の第２の端子に接続された第１の電流端子、
第２の電流端子、“ＰＤ２”と名付けられた信号を受け
るための正の制御端子、そして“＊ＰＤ２”と名付けら
れた信号を受けるための負の制御端子を有する。伝送ゲ
ート２１３は伝送ゲート２１２の第２の電流端子に接続
された第１の電流端子、第２の電流端子、信号ＰＤ２を
受けるための正の制御端子、そして信号＊ＰＤ２を受け
るための負の制御端子を有する。抵抗２１４は伝送ゲー
ト２１３の第２の電流端子に接続された第１の端子、そ
して信号ＶＰＤＤを提供するための第２の端子を有す
る。抵抗２１５は抵抗２１４の第２の端子に接続された
第１の端子、およびＶＳＳに接続された第２の端子を有
する。
【００３９】比較器２２０は伝送ゲート２０６の第２の
電流端子に接続された正入力端子、伝送ゲート２１２の
第２の電流端子に接続された負入力端子、そして“Ｃ
ＯＵＴ”と名付けられた信号を提供するための出力端子
を有する。ヒステリシス制御回路２３０においては、Ｎ
ＯＲゲート２３１は“ＰＤ”と名付けられた信号を受け
るための第１の入力端子、信号ＣＯＵＴを受けるために
比較器２２０の前記出力端子に接続された第２の入力、
そして信号＊ＨＹＳＴを提供するための出力端子を有す
る。インバータ２３２はＮＯＲゲート２３１の出力端子
に接続された入力端子、そして信号ＨＹＳＴを提供する
ための出力端子を有する。
電流端子に接続された正入力端子、伝送ゲート２１２の
第２の電流端子に接続された負入力端子、そして“Ｃ
ＯＵＴ”と名付けられた信号を提供するための出力端子
を有する。ヒステリシス制御回路２３０においては、Ｎ
ＯＲゲート２３１は“ＰＤ”と名付けられた信号を受け
るための第１の入力端子、信号ＣＯＵＴを受けるために
比較器２２０の前記出力端子に接続された第２の入力、
そして信号＊ＨＹＳＴを提供するための出力端子を有す
る。インバータ２３２はＮＯＲゲート２３１の出力端子
に接続された入力端子、そして信号ＨＹＳＴを提供する
ための出力端子を有する。
【００４０】バイアス発生回路２４０においては、レベ
ルシフタ２４３は比較器２２０の出力端子に接続され、
かつその出力端子に出力信号を提供する。インバータ２
４４はレベルシフタ２４３の出力端子に接続された入力
端子、および出力端子を有する。抵抗２４５はＶＢＡＴ
に接続された第１の端子、および第２の端子を有する。
伝送ゲート２４６は抵抗２４５の第２の端子に接続され
た第１の電流端子、信号ＰＴＵＢＢＩＡＳを提供するた
めの第２の電流端子、比較器２２０の出力端子に接続さ
れた正の制御端子、そしてインバータ２４４の出力端子
に接続された負の制御端子を有する。伝送ゲート２４７
は伝送ゲート２４６の第２の電流端子に接続された第１
の電流端子、電源電圧ＶＤＤを受けるための第２の電流
端子、インバータ２４４の出力端子に接続された正の制
御端子、そしてレベルシフタ２４３の出力端子に接続さ
れた負の制御端子を有する。
ルシフタ２４３は比較器２２０の出力端子に接続され、
かつその出力端子に出力信号を提供する。インバータ２
４４はレベルシフタ２４３の出力端子に接続された入力
端子、および出力端子を有する。抵抗２４５はＶＢＡＴ
に接続された第１の端子、および第２の端子を有する。
伝送ゲート２４６は抵抗２４５の第２の端子に接続され
た第１の電流端子、信号ＰＴＵＢＢＩＡＳを提供するた
めの第２の電流端子、比較器２２０の出力端子に接続さ
れた正の制御端子、そしてインバータ２４４の出力端子
に接続された負の制御端子を有する。伝送ゲート２４７
は伝送ゲート２４６の第２の電流端子に接続された第１
の電流端子、電源電圧ＶＤＤを受けるための第２の電流
端子、インバータ２４４の出力端子に接続された正の制
御端子、そしてレベルシフタ２４３の出力端子に接続さ
れた負の制御端子を有する。
【００４１】バイアス回路１１１は２つの機能を達成す
る。第１に、バイアス回路１１１は調整されたチャージ
ポンプ４３の前記比例および積分機能において使用する
ための信号ＶＰＤＤを提供する。第２に、バイアス回路
１１１は調整されたチャージポンプ４３におけるＰチャ
ネルトランジスタ、すなわちトランジスタ１５０，１５
１，１５２および１５４、のバルクまたはウエルをバイ
アスするためにＶＢＡＴまたはＶＤＤの内いずれか大き
い方の電圧を有する、信号ＰＴＵＢＢＩＡＳを提供す
る。その他の動作を理解するためには、まず制御信号の
発生につき説明する必要がある。信号ＰＤは論理ハイで
アクティブになるパワーダウン表示である。信号ＰＤ１
は信号ＰＤとＣＯＵＴの論理的ＡＮＤに等価でありかつ
論理ローでアクティブになる。信号ＰＤ２は信号ＰＤ１
と等価であるがＶＤＤにレベルシフトされておりかつ論
理ローでアクティブになる。
る。第１に、バイアス回路１１１は調整されたチャージ
ポンプ４３の前記比例および積分機能において使用する
ための信号ＶＰＤＤを提供する。第２に、バイアス回路
１１１は調整されたチャージポンプ４３におけるＰチャ
ネルトランジスタ、すなわちトランジスタ１５０，１５
１，１５２および１５４、のバルクまたはウエルをバイ
アスするためにＶＢＡＴまたはＶＤＤの内いずれか大き
い方の電圧を有する、信号ＰＴＵＢＢＩＡＳを提供す
る。その他の動作を理解するためには、まず制御信号の
発生につき説明する必要がある。信号ＰＤは論理ハイで
アクティブになるパワーダウン表示である。信号ＰＤ１
は信号ＰＤとＣＯＵＴの論理的ＡＮＤに等価でありかつ
論理ローでアクティブになる。信号ＰＤ２は信号ＰＤ１
と等価であるがＶＤＤにレベルシフトされておりかつ論
理ローでアクティブになる。
【００４２】抵抗ストリング回路２１０は信号ＶＰＤＤ
を提供する第１の機能を達成する。制御信号ＰＤ２およ
び＊ＰＤ２がインアクティブである場合、ＶＰＤＤは抵
抗２１１，２１４および２１５の間の抵抗電圧分割の積
として与えられる。従って、 ＶＰＤＤ＝ＶＤＤ（Ｒ２１５／（Ｒ２１１＋Ｒ２１４＋Ｒ２１５）） この場合Ｒ２１１は抵抗２１１の抵抗であり、Ｒ２１４
は抵抗２１４の抵抗であり、かつＲ２１５は抵抗２１５
の抵抗である。適切な抵抗値を選択することにより、Ｖ
ＰＤＤは０．２５ＶＤＤに等しくすることができ、従っ
てＶＤＤ＝５．０ボルトの値に対し、ＶＰＤＤは１．２
５ボルトに等しくなる。調整されたチャージポンプ４３
がＶＤＤをＶＲＥＦ＝ＶＰＤＤになるまで変更した時、
かつＶＲＥＦ＝１．２５ボルトであるから、抵抗ストリ
ング回路２１０はＶＤＤが高い精度で５．０ボルトに等
しくなることを保証する。
を提供する第１の機能を達成する。制御信号ＰＤ２およ
び＊ＰＤ２がインアクティブである場合、ＶＰＤＤは抵
抗２１１，２１４および２１５の間の抵抗電圧分割の積
として与えられる。従って、 ＶＰＤＤ＝ＶＤＤ（Ｒ２１５／（Ｒ２１１＋Ｒ２１４＋Ｒ２１５）） この場合Ｒ２１１は抵抗２１１の抵抗であり、Ｒ２１４
は抵抗２１４の抵抗であり、かつＲ２１５は抵抗２１５
の抵抗である。適切な抵抗値を選択することにより、Ｖ
ＰＤＤは０．２５ＶＤＤに等しくすることができ、従っ
てＶＤＤ＝５．０ボルトの値に対し、ＶＰＤＤは１．２
５ボルトに等しくなる。調整されたチャージポンプ４３
がＶＤＤをＶＲＥＦ＝ＶＰＤＤになるまで変更した時、
かつＶＲＥＦ＝１．２５ボルトであるから、抵抗ストリ
ング回路２１０はＶＤＤが高い精度で５．０ボルトに等
しくなることを保証する。
【００４３】抵抗２１１，２１４および２１５について
はそこを流れる電流を制限するため比較的高い値とする
ことが重要である。高い抵抗を与えるためには、軽くド
ーピングした拡散またはウエル抵抗が好ましい。これら
の抵抗は多結晶シリコン抵抗より好ましく、それは、多
結晶シリコン抵抗はより正確であるが、より多くの回路
面積を必要とするためである。例えば、多結晶シリコン
抵抗の典型的な抵抗率は約２０オーム／スケアであり、
一方ウエル抵抗の抵抗率は約１．４キロオーム／スケア
である。好ましい実施例においては、Ｒ２１１は１０５
キロオームであり、Ｒ２１４は５３．２キロオームであ
り、かつＲ２１５は５１．８キロオームである。従っ
て、低い電流が保証される。
はそこを流れる電流を制限するため比較的高い値とする
ことが重要である。高い抵抗を与えるためには、軽くド
ーピングした拡散またはウエル抵抗が好ましい。これら
の抵抗は多結晶シリコン抵抗より好ましく、それは、多
結晶シリコン抵抗はより正確であるが、より多くの回路
面積を必要とするためである。例えば、多結晶シリコン
抵抗の典型的な抵抗率は約２０オーム／スケアであり、
一方ウエル抵抗の抵抗率は約１．４キロオーム／スケア
である。好ましい実施例においては、Ｒ２１１は１０５
キロオームであり、Ｒ２１４は５３．２キロオームであ
り、かつＲ２１５は５１．８キロオームである。従っ
て、低い電流が保証される。
【００４４】バイアス回路１１１の第２の機能は、パワ
ーアップの間のような、変化する電源条件のもとで、調
整されたチャージポンプ４３の信頼性ある動作を保証す
るために電圧ＰＴＵＢＢＩＡＳを提供することである。
パワーアップの直後、ＶＤＤはその目標値である５．０
ボルトを達成しておらず、かつ実際上ゼロに非常に近
い。もしＮウエルが常にＶＤＤにバイアスされておれ
ば、パワーアップの直後は拡散−ウエルのＰＮ接合は順
方向バイアスされるようになり、これは集積回路にとっ
て有害である。従って、バイアス発生回路２４０はＶ
ＢＡＴがＶＤＤより大きい場合あるいは信号ＰＤがアク
ティブである場合にほぼＶＢＡＴの電圧でＰＴＵＢＢＩ
ＡＳを提供する。
ーアップの間のような、変化する電源条件のもとで、調
整されたチャージポンプ４３の信頼性ある動作を保証す
るために電圧ＰＴＵＢＢＩＡＳを提供することである。
パワーアップの直後、ＶＤＤはその目標値である５．０
ボルトを達成しておらず、かつ実際上ゼロに非常に近
い。もしＮウエルが常にＶＤＤにバイアスされておれ
ば、パワーアップの直後は拡散−ウエルのＰＮ接合は順
方向バイアスされるようになり、これは集積回路にとっ
て有害である。従って、バイアス発生回路２４０はＶ
ＢＡＴがＶＤＤより大きい場合あるいは信号ＰＤがアク
ティブである場合にほぼＶＢＡＴの電圧でＰＴＵＢＢＩ
ＡＳを提供する。
【００４５】ＶＤＤをＶＢＡＴと比較するために、抵抗
ストリング回路２００は抵抗ストリング回路２１０と同
様の電圧分割を行う。しかしながら、１つだけ異なる点
がある。抵抗ストリング回路２００はヒステリシスを含
む。パワーアップの後（ＰＤはインアクティブであ
る）、バッテリ電圧ＶＢＡＴがＶＤＤを超えた時、信号
ＣＯＵＴがアクティベイトされる。ＰＤはインアクティ
ブであるから、ヒステリシス制御回路２３０は信号＊Ｈ
ＹＳＴを論理ローにアクティベイトし、かつ信号ＨＹＳ
Ｔを論理ハイにアクティベイトし、伝送ゲート２０６を
アクティブにしかつ伝送ゲート２０７をインアクティブ
にする。従って、比較器２２０の正入力端子に印加され
るＶＢＡＴに比例する電圧は抵抗ストリング回路２００
においては抵抗２０１の第２の端子から取られる。しか
しながら、ＶＰＤＤが抵抗２０１の第２の端子の電位を
超えるや否や、ＣＯＵＴは否定される（ｎｅｇａｔｅ
ｄ）。ヒステリシス制御回路２１０は＊ＨＹＳＴを論理
ハイでインアクティベイトし、かつ信号ＨＹＳＴを論理
ローでインアクティベイトする。伝送ゲート２０６はイ
ンアクティブであり、かつ伝送ゲート２０７はアクティ
ブでありそして比例電圧は今や抵抗２０４の第２の端子
から取られる。抵抗２０２および２０４によって付加的
な電圧降下が導入されるから、ＶＤＤはＣＯＵＴが再び
アクティベイトされる前に付加的な量だけ低下しなけれ
ばらない。従って、バイアス回路１１１によって与えら
れるヒステリシスは変化する電源電圧条件のもとで不安
定性を防止する。
ストリング回路２００は抵抗ストリング回路２１０と同
様の電圧分割を行う。しかしながら、１つだけ異なる点
がある。抵抗ストリング回路２００はヒステリシスを含
む。パワーアップの後（ＰＤはインアクティブであ
る）、バッテリ電圧ＶＢＡＴがＶＤＤを超えた時、信号
ＣＯＵＴがアクティベイトされる。ＰＤはインアクティ
ブであるから、ヒステリシス制御回路２３０は信号＊Ｈ
ＹＳＴを論理ローにアクティベイトし、かつ信号ＨＹＳ
Ｔを論理ハイにアクティベイトし、伝送ゲート２０６を
アクティブにしかつ伝送ゲート２０７をインアクティブ
にする。従って、比較器２２０の正入力端子に印加され
るＶＢＡＴに比例する電圧は抵抗ストリング回路２００
においては抵抗２０１の第２の端子から取られる。しか
しながら、ＶＰＤＤが抵抗２０１の第２の端子の電位を
超えるや否や、ＣＯＵＴは否定される（ｎｅｇａｔｅ
ｄ）。ヒステリシス制御回路２１０は＊ＨＹＳＴを論理
ハイでインアクティベイトし、かつ信号ＨＹＳＴを論理
ローでインアクティベイトする。伝送ゲート２０６はイ
ンアクティブであり、かつ伝送ゲート２０７はアクティ
ブでありそして比例電圧は今や抵抗２０４の第２の端子
から取られる。抵抗２０２および２０４によって付加的
な電圧降下が導入されるから、ＶＤＤはＣＯＵＴが再び
アクティベイトされる前に付加的な量だけ低下しなけれ
ばらない。従って、バイアス回路１１１によって与えら
れるヒステリシスは変化する電源電圧条件のもとで不安
定性を防止する。
【００４６】本発明の１つの態様においては、前記第１
の電源電圧端子（７０）はそこにバッテリ電圧を受け
る。
の電源電圧端子（７０）はそこにバッテリ電圧を受け
る。
【００４７】本発明の他の態様においては、請求項１の
混合型信号処理システム（２２）はさらに前記第１（７
０）および共通の（７１）電源電圧端子にかつ前記デジ
タルサブシステム（５１）に結合されデジタルサブシス
テム（５１）から少なくとも１つの信号を受けかつそれ
に応じて少なくとも１つの対応する出力信号を提供する
入力／出力手段（５０）を具備する。
混合型信号処理システム（２２）はさらに前記第１（７
０）および共通の（７１）電源電圧端子にかつ前記デジ
タルサブシステム（５１）に結合されデジタルサブシス
テム（５１）から少なくとも１つの信号を受けかつそれ
に応じて少なくとも１つの対応する出力信号を提供する
入力／出力手段（５０）を具備する。
【００４８】本発明のさらに他の態様においては、前記
入力／出力手段（５０）はさらに少なくとも１つの入力
信号を受けかつそれに応じて少なくとも１つの対応する
バッファリングされた入力信号を前記デジタルサブシス
テム（５１）に提供する。
入力／出力手段（５０）はさらに少なくとも１つの入力
信号を受けかつそれに応じて少なくとも１つの対応する
バッファリングされた入力信号を前記デジタルサブシス
テム（５１）に提供する。
【００４９】本発明のさらに他の態様においては、混合
型信号処理システムはさらに前記デジタルサブシテスム
（５１）にかつ前記アナログサブシステム（６０）に結
合され、前記デジタルサブシステム（５１）から少なく
とも１つのデジタル信号を受けかつそれに応じて前記ア
ナログサブシステム（６０）に少なくとも１つの対応す
るレベルシフトされたデジタル信号を提供するためのレ
ベルシフタ（４４）を具備する。
型信号処理システムはさらに前記デジタルサブシテスム
（５１）にかつ前記アナログサブシステム（６０）に結
合され、前記デジタルサブシステム（５１）から少なく
とも１つのデジタル信号を受けかつそれに応じて前記ア
ナログサブシステム（６０）に少なくとも１つの対応す
るレベルシフトされたデジタル信号を提供するためのレ
ベルシフタ（４４）を具備する。
【００５０】本発明のさらに他の態様においては、混合
型信号処理システム（２２）はさらに前記第１の（７
０）および共通の（７１）電源電圧端子に結合され基準
電圧を第２の電源電圧を提供するための手段（４１）に
かつ第３の電源電圧を提供するための手段（４３）に提
供するためのバンドギャップ電圧基準（４２）を具備す
る。
型信号処理システム（２２）はさらに前記第１の（７
０）および共通の（７１）電源電圧端子に結合され基準
電圧を第２の電源電圧を提供するための手段（４１）に
かつ第３の電源電圧を提供するための手段（４３）に提
供するためのバンドギャップ電圧基準（４２）を具備す
る。
【００５１】本発明のさらに他の態様においては、混合
型信号処理システム（２２）はさらに前記第１の（７
０）および共通の（７１）の電源電圧端子におよび前記
アナログサブシステム（６０）に結合され少なくとも１
つの出力信号を提供するための第２のアナログサブシス
テム（６１）を具備する。
型信号処理システム（２２）はさらに前記第１の（７
０）および共通の（７１）の電源電圧端子におよび前記
アナログサブシステム（６０）に結合され少なくとも１
つの出力信号を提供するための第２のアナログサブシス
テム（６１）を具備する。
【００５２】本発明のさらに他の態様においては、混合
型信号処理システムはさらに第１の（７０）および共通
の（７１）電源電圧端子にかつ前記デジタルサブシステ
ム（５１）に結合され前記デジタルサブシステム（５
１）によって与えられる対応する信号に応じて少なくと
も１つのデジタル出力信号を提供するための少なくとも
１つのバッファ（３２）を具備する。
型信号処理システムはさらに第１の（７０）および共通
の（７１）電源電圧端子にかつ前記デジタルサブシステ
ム（５１）に結合され前記デジタルサブシステム（５
１）によって与えられる対応する信号に応じて少なくと
も１つのデジタル出力信号を提供するための少なくとも
１つのバッファ（３２）を具備する。
【００５３】本発明のさらに他の態様においては、混合
型信号処理システム（２２）の性能を改善する方法はさ
らに前記デジタルシステム（２８）から少なくとも１つ
のバッファ（５０）を分離する段階、そして該少なくと
も１つのバッファ（５０）に外部電圧（７０）によって
給電する段階、を具備する。
型信号処理システム（２２）の性能を改善する方法はさ
らに前記デジタルシステム（２８）から少なくとも１つ
のバッファ（５０）を分離する段階、そして該少なくと
も１つのバッファ（５０）に外部電圧（７０）によって
給電する段階、を具備する。
【００５４】本発明のさらに他の態様においては、混合
型信号処理システム（２２）の性能を改善する方法はさ
らに前記アナログシステム（２９）からアナログサブシ
ステム（６１）を分離する段階、そして該アナログサブ
システム（６１）に前記外部電圧（７０）によって給電
する段階、を具備する。
型信号処理システム（２２）の性能を改善する方法はさ
らに前記アナログシステム（２９）からアナログサブシ
ステム（６１）を分離する段階、そして該アナログサブ
システム（６１）に前記外部電圧（７０）によって給電
する段階、を具備する。
【００５５】本発明のさらに他の態様においては、混合
型信号処理システム（２２）に給電する方法はさらに前
記デジタルサブシステム（５１）の少なくとも１つの出
力信号をレベルシフトする段階、そして前記少なくとも
１つのレベルシフトされた出力信号を前記アナログサブ
システム（６０）に提供する段階を具備する。
型信号処理システム（２２）に給電する方法はさらに前
記デジタルサブシステム（５１）の少なくとも１つの出
力信号をレベルシフトする段階、そして前記少なくとも
１つのレベルシフトされた出力信号を前記アナログサブ
システム（６０）に提供する段階を具備する。
【００５６】本発明のさらに他の態様においては、混合
型信号処理システム（２２）に給電する方法はさらに少
なくとも１つのバッファ（５０）を提供する段階、該少
なくとも１つのバッファを前記デジタルサブシステム
（５１）に結合する段階、そして前記少なくとも１つの
バッファを前記第１の（７０）および共通の（７１）電
源電圧端子に結合する段階を具備する。
型信号処理システム（２２）に給電する方法はさらに少
なくとも１つのバッファ（５０）を提供する段階、該少
なくとも１つのバッファを前記デジタルサブシステム
（５１）に結合する段階、そして前記少なくとも１つの
バッファを前記第１の（７０）および共通の（７１）電
源電圧端子に結合する段階を具備する。
【００５７】以上のように、本発明が好ましい実施例に
関して説明されたが、当業者には本発明は種々の方法に
より変更できかつ上で特に取り上げて説明したもの以外
の数多くの実施例を取り得ることが明らかである。例え
ば、ＶＳＳは正の電源電圧とし他の電源電圧ＶＢＡＴ，
ＶＤＤおよびＶＤＳＰはそれに関して負の電圧とするこ
とができる。さらに、バッテリ電圧ＶＢＡＴが例示され
たが、混合型信号処理システム２２は任意の大きく変化
する電源電圧が使用される場合に同じ利点を与える。さ
らに、動作寿命中の電圧が少なくとも２．７ボルトであ
る限り、異なる数のかつ異なるタイプのバッテリを使用
することができる。他の実施例においては、デジタルサ
ブシステム５１の部分はスピードを最大にするためにＶ
ＤＤに結合することができる。また、ＶＤＤは、スイッ
チモードレギュレータとも称される、スイッチングレギ
ュレータによって発生することもできる。従って、添付
の請求の範囲によって本発明の真の精神および範囲内に
ある本発明のすべての変形をカバーすることを意図して
いる。
関して説明されたが、当業者には本発明は種々の方法に
より変更できかつ上で特に取り上げて説明したもの以外
の数多くの実施例を取り得ることが明らかである。例え
ば、ＶＳＳは正の電源電圧とし他の電源電圧ＶＢＡＴ，
ＶＤＤおよびＶＤＳＰはそれに関して負の電圧とするこ
とができる。さらに、バッテリ電圧ＶＢＡＴが例示され
たが、混合型信号処理システム２２は任意の大きく変化
する電源電圧が使用される場合に同じ利点を与える。さ
らに、動作寿命中の電圧が少なくとも２．７ボルトであ
る限り、異なる数のかつ異なるタイプのバッテリを使用
することができる。他の実施例においては、デジタルサ
ブシステム５１の部分はスピードを最大にするためにＶ
ＤＤに結合することができる。また、ＶＤＤは、スイッ
チモードレギュレータとも称される、スイッチングレギ
ュレータによって発生することもできる。従って、添付
の請求の範囲によって本発明の真の精神および範囲内に
ある本発明のすべての変形をカバーすることを意図して
いる。
【００５８】
【発明の効果】以上のように、本発明によれば、デジタ
ルおよびアナログシステムを含む混合型信号処理システ
ムにおいてバッテリのような大きな電圧変化を有する電
源によって給電する場合にも電力消費の増大および信頼
性の低下を引き起こす事なく適切に電源を供給すること
が可能になる。
ルおよびアナログシステムを含む混合型信号処理システ
ムにおいてバッテリのような大きな電圧変化を有する電
源によって給電する場合にも電力消費の増大および信頼
性の低下を引き起こす事なく適切に電源を供給すること
が可能になる。
【図１】本発明に係わる混合型信号処理システムを用い
たデジタルコードレス電話のハンドセットの構成を示す
ブロック図である。
たデジタルコードレス電話のハンドセットの構成を示す
ブロック図である。
【図２】図１の混合型信号処理システムの一部を詳細に
示すブロック回路図である。
示すブロック回路図である。
【図３】図２のＰＣＭコーデックを部分的かつ詳細に示
すブロック回路図である。
すブロック回路図である。
【図４】図２の調整されたチャージポンプを詳細に示す
部分的ブロック回路図である。
部分的ブロック回路図である。
【図５】図４の調整されたチャージポンプに使用される
バイアス回路を示す部分的ブロック回路図である。
バイアス回路を示す部分的ブロック回路図である。
２０ デジタルコードレス電話のハンドセット ２２ 混合型信号処理システム ２４ アンテナ ２５ 無線周波システム ２６ 時分割２重ブロック ２７ マイクロプロセッサ ２８ ＡＤＰＣＭトランスコーダ ２９ ＰＣＭコーデック ３０ マイクロホン ３１ スピーカ ４０ 電源サブシステム ４１ 電圧レギュレータ ４２ バンドギャップ電圧基準 ４３ 調整されたチャージポンプ ４４ レベルシフタ ５０ 入力および出力バッファ ５１ ３ボルトデジタルサブシステム ６０ ５ボルトアナログサブシステム ６１ バッテリ給電アナログサブシステム ８０ 第１の容量 ８１ 第２の容量 １００，１０１，１０２ 増幅器
フロントページの続き (72)発明者 アラン・エル・ウエストウィック アメリカ合衆国テキサス州78746、オー スチン、ローズフィンチ・トレイル 3418 (72)発明者 マウリチオ・エイ・ザバレタ アメリカ合衆国テキサス州78749、オー スチン、キャノン・マウント・ドライブ 6015 (72)発明者 ジェイムズ・エイ・ツベル アメリカ合衆国テキサス州78759、オー スチン、フローラル・パーク 10638 (72)発明者 デビッド・イー・ブッシュ アメリカ合衆国テキサス州78758、オー スチン、リンカーンシャー・ドライブ 12019 (72)発明者 マイケル・ディ・フロイド アメリカ合衆国インディアナ州46168、 プレーンフィールド、ロメオ・ドライブ 570 (56)参考文献 特開 平１−286772（ＪＰ，Ａ) 特開 昭62−224127（ＪＰ，Ａ) 特開 昭49−65151（ＪＰ，Ａ) 特開 昭57−162838（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 7/24 - 7/26 H04Q 7/00 - 7/38
Claims (4)
- 【請求項１】 混合型信号処理システム（２２）であっ
て、それぞれ第１のおよび共通の電源電圧を供給する 第１の
（７０）および共通の（７１）電源電圧の端子に結合さ
れ、前記共通の電源電圧を基準とした第１の所定の電位
で第２の電源電圧を提供するための第１の調整手段（４
１）であって、前記第１の所定の電位の絶対値は前記共
通の電源電圧を基準とした前記第１の電源電圧の公称電
位の絶対値よりも小さくかつ前記第１の電源電圧の変化
に関して実質的に一定であることを特徴とする前記第１
の調整手段（４１）、 前記第１の（７０）および共通の（７１）電源電圧端子
に結合され、前記共通の電源電圧を基準とした第２の所
定の電位で第３の電源電圧を提供するための手段（４
３）であって、前記第２の所定の電位の絶対値は前記公
称電位の前記絶対値よりも大きくかつ前記第２の所定の
電位を前記第１の電源電圧の変化に関して実質的に一定
に保つための第２の調整手段を含む前記手段（４３）、 前記共通の電源電圧端子（７１）に結合され前記第２の
電源電圧を受けるためのデジタルサブシステム（５
１）、そして前記共通の電源電圧端子（７１）に結合さ
れ前記第３の電源電圧を受けるアナログサブシステム
（６０）、 を具備することを特徴とする混合型信号処理システム
（２２）。 - 【請求項２】 混合型信号処理システム（２２）であっ
て、それぞれ第１および共通の電源電圧を受ける 第１の（７
０）および共通の（７１）電源電圧の端子に結合され、
前記第１の電源電圧を調整して第１の所定の電位で第２
の電源電圧を提供するための電圧レギュレータ（４
１）、 前記第１の（７０）および共通の（７１）電源電圧の端
子に結合され、前記第１の電源電圧をチャージポンプ
し、かつ該チャージポンプされた電圧を調整して第３の
電源電圧を提供するための調整されたチャージポンプ
（４３）、 前記共通の電源電圧端子（７１）に結合され前記第２の
電源電圧を受けるデジタルサブシステム（５１）、そし
て前記共通の電源電圧端子（７１）に結合され前記第３
の電源電圧を受けるアナログサブシステム（６０）、 を具備することを特徴とする混合型信号処理システム
（２２）。 - 【請求項３】 外部電圧（７０）によって給電される混
合型信号処理システム（２２）の性能を改善する方法で
あって、第１の電圧レギュレータ（４１）を使用して 前記外部電
圧（７０）を第１の所定のレベルに調整する段階、 前記調整された外部電圧を前記混合型信号処理システム
（２２）のデジタルシステム（２８）に提供する段階、 前記外部電圧（７０）をチャージポンプする段階、 前記チャージポンプされた外部電圧を第２の電圧レギュ
レータ（４３）を使用して第２の所定のレベルに調整す
る段階、そして前記調整されたチャージポンプ外部電圧
を前記混合型信号処理システム（２２）のアナログシス
テム（２９）に提供する段階、 を具備することを特徴とする外部電圧（７０）によって
給電される混合型信号処理システム（２２）の性能を改
善する方法。 - 【請求項４】 混合型信号処理システム（２２）に給電
する方法であって、 前記第１の（７０）および共通の（７１）電源電圧の端
子の間にバッテリ電圧を提供する段階、第１の電圧レギュレータ（４１）を使用することにより
前記バッテリ電圧を調整して第２の電源電圧を提供する
段階、 前記バッテリ電圧をチャージポンプする段階、第２の電圧レギュレータ（４３）を使用することにより
前記チャージポンプされたバッテリ電圧を調整して第３
の電源電圧を提供する段階、 前記第２の電源電圧を前記混合型信号処理システムのデ
ジタルサブシステム（５１）に提供する段階、そして前
記第３の電源電圧を前記混合型信号処理システムのアナ
ログサブシステム（６０）に提供する段階を具備するこ
とを特徴とする混合型信号処理システム（２２）に給電
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78897791A | 1991-11-07 | 1991-11-07 | |
| US788,977 | 1991-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235820A JPH05235820A (ja) | 1993-09-10 |
| JP2805181B2 true JP2805181B2 (ja) | 1998-09-30 |
Family
ID=25146180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319350A Expired - Lifetime JP2805181B2 (ja) | 1991-11-07 | 1992-11-04 | 混合型信号処理システムおよび該システムに給電する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6034562A (ja) |
| EP (1) | EP0540947B1 (ja) |
| JP (1) | JP2805181B2 (ja) |
| KR (1) | KR0185735B1 (ja) |
| CN (1) | CN1075690C (ja) |
| HK (1) | HK1007245A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6389135B1 (en) | 1998-09-25 | 2002-05-14 | Conexant Systems, Inc. | Method and apparatus for deriving power from a clock signal coupled through capacitors |
| US6320797B1 (en) * | 1999-02-24 | 2001-11-20 | Micron Technology, Inc. | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same |
| EP1190480B1 (en) | 1999-06-25 | 2004-11-17 | The Board of Trustees of the University of Illinois | Dynamically-switched power converter |
| US6310789B1 (en) | 1999-06-25 | 2001-10-30 | The Procter & Gamble Company | Dynamically-controlled, intrinsically regulated charge pump power converter |
| US6392470B1 (en) * | 2000-09-29 | 2002-05-21 | International Business Machines Corporation | Bandgap reference voltage startup circuit |
| GB2373654B (en) * | 2001-03-21 | 2005-02-09 | Fujitsu Ltd | Reducing jitter in mixed-signal integrated circuit devices |
| US6452419B1 (en) * | 2001-04-12 | 2002-09-17 | Power Signal Technologies, Inc. | Control circuit having stacked IC logic |
| US6812739B2 (en) * | 2002-09-26 | 2004-11-02 | International Business Machines Corporation | Method of transparently reducing power consumption of a high-speed communication link |
| US7368950B2 (en) * | 2005-11-16 | 2008-05-06 | Montage Technology Group Limited | High speed transceiver with low power consumption |
| US7577039B2 (en) * | 2005-11-16 | 2009-08-18 | Montage Technology Group, Ltd. | Memory interface to bridge memory buses |
| US20090319260A1 (en) * | 2008-06-19 | 2009-12-24 | Hongwei Kong | Method and system for audio transmit processing in an audio codec |
| US8169257B2 (en) * | 2009-11-18 | 2012-05-01 | Freescale Semiconductor, Inc. | System and method for communicating between multiple voltage tiers |
| US8476962B2 (en) * | 2009-11-18 | 2013-07-02 | Freescale Semiconductor, Inc. | System having multiple voltage tiers and method therefor |
| JP5566211B2 (ja) * | 2010-07-15 | 2014-08-06 | ローム株式会社 | スイッチドキャパシタ型ｄ／ａコンバータ |
| US9002447B2 (en) | 2013-03-14 | 2015-04-07 | Medtronic, Inc. | Implantable medical device having power supply for generating a regulated power supply |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4356412A (en) * | 1979-03-05 | 1982-10-26 | Motorola, Inc. | Substrate bias regulator |
| JPS576384A (en) * | 1980-06-13 | 1982-01-13 | Hitachi Ltd | Power source circuit and electronic watch using this |
| JPS5731333A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Power source circuit system |
| US4485433A (en) * | 1982-12-22 | 1984-11-27 | Ncr Corporation | Integrated circuit dual polarity high voltage multiplier for extended operating temperature range |
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-
1992
- 1992-10-08 CN CN92111375A patent/CN1075690C/zh not_active Expired - Lifetime
- 1992-10-22 EP EP92118083A patent/EP0540947B1/en not_active Expired - Lifetime
- 1992-11-04 JP JP4319350A patent/JP2805181B2/ja not_active Expired - Lifetime
- 1992-11-06 KR KR1019920020889A patent/KR0185735B1/ko not_active IP Right Cessation
-
1995
- 1995-05-17 US US08/442,742 patent/US6034562A/en not_active Expired - Lifetime
-
1998
- 1998-06-24 HK HK98106266A patent/HK1007245A1/xx not_active IP Right Cessation
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| HK1007245A1 (en) | 1999-04-01 |
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| EP0540947B1 (en) | 1998-01-21 |
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