KR0185735B1 - 합성된 신호 프로세싱 시스템과 상기 시스템 성능 개선 및 파워링 방법 - Google Patents

합성된 신호 프로세싱 시스템과 상기 시스템 성능 개선 및 파워링 방법 Download PDF

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Abstract

합성된 신호 프로세싱 시스템(22)은 디지탈(28) 및 아나로그(29) 시스템을 포함하고 배터리 전압과 같은 가변 외부 전압에 의해 파워된다. 전압 조정기(41)는 배터리 전압보다 적은 명목적인 전위에 배터리 전압을 조정한다. 전압 조정기(41)는 디지탈 시스템(28)의 디지탈 서브시스템(51)에 조정된 전압을 제공한다. 조정된 충전 펌프(43)는 배터리 전압 이상이고 조정에 기인해 거의 일정한 전압을 제공한다. 조정된 충전 펌프(43)는 양호한 아나로그 동작에 대한 아나로그 시스템(29)의 아나로그 서브시스템(61)에 조정되고 충전-펌프된 전압을 제공한다. 레벨 시프터(44)는 디지탈(28) 및 아나로그(29)시스템간의 신호 레벨을 같게한다.

Description

합성된 신호 프로세싱 시스템과 상기 시스템 성능 개선 및 파워링 방법
제1도는 본 발명에 따라 합성된 신호 프로세싱 시스템을 이용한 디지탈 무선 전화 핸드세트의 블럭 형태의 예시도.
제2도는 제1도의 합성된 신호 프로세싱 시스템의 부분적인 블럭 형태 및 부분적이고 개략적인 형태의 예시도.
제3도는 제2도의 PCM 코덱(codec)의 부분적인 블럭 형태 및 부분적이고 개략적인 형태의 예시도.
제4도는 제2도의 조절된 충전 펌프(pump)의 부분적이고 개략적인 형태 및 부분적인 블럭의 예시도.
제5도는 제4도의 조절된 충전 펌프에서 사용된 바이어스 회로의 부분적이고 개략적 형태 및 부분적인 블럭의 예시도.
* 도면의 주요부분에 대한 부호의 설명
24 : 안테나 25 : 무선 주파수 시스템
26 : 시분할 이중 블럭 31 : 스피커
43 : 조절된 충전 펌프 44 : 레벨 시프터
51 : 서브시스템(subsystem) 113 : 접적부
본 발명은 일반적으로 아나로그 및 디지탈 시스템에 관련되며, 특히, 합성된 아나로그 및 디지탈 신호 프로세싱시스템에 관련된다.
원격 통신 결과는 아나로그 및 디지탈 신호의 동시적인 프로세싱인 합성된 신호 프로세싱을 종종 수행한다. 예를들어, 디지탈 무선 전화 핸드세트는 마이크로폰을 경유해 아나로그스피치 신호를 수신하고, 스피치 신호를 디지탈 스피치 신호로 변환하고, 디지탈 스피치 신호를 압축하고, 무선 주파수(RF) 에서 압축된 신호를 변조하고, 안테나를 통해 변조된 RF 신호를 송신한다. 송신된 RF 신호는 가까운 기본 스테이션에 의해 수신되고, 아나로그 신호로 백(back)되어 변환되고, 결국 목적지 전화에 연결된다. 비슷한 신호가 목적지 전화로부터 수신될 때, 전화 신호는 동일한 프로세스를 거치고, 그런후 기본 스테이션은 대응하는 디지탈 RF 신호를 송신한다. RF 신호는 안테나를 경유해 핸드세트에서 수신되고, 핸드세트에서의 스피커를 구동시키는 아나로그 스피치 신호로 복조되고, 압축 감소(decompress)되고, 변환된다. 그러므로, 아나로그 및 디지탈기능은 디지탈 무선 전화 핸드세트의 동작에서 필요하다.
그러나, 합성된 신호 프로세싱 응용에서 사용된 아나로그 및 디지탈 회로는 다른 전원 요구사항을 갖는다. 예를들어, 디지탈 회로는 보상 금속 산화물 반도체(CMOS) 기술로써 일반적으로 제조된다. CMOS는 파워 소비가 다른 기술에 비교해 상대적으로 낮은 장점을 갖는다. 디지탈 CMOS 회로는 예를들어 종래의 다운(down)된 +5.0 볼트에서 +3.0 볼트 및 이하로써 전원의 넓은 범위로써 동작한다. 더 높은 전원 전압에서, COMS 회로는 빠르나 다른 문제를 갖는다. 그들은 낮은 전원 전압에서 보다 많은 파워를 소비한다. 그들은 소정의 전압 이상에서 신뢰성 문제를 역시 갖는다. 디지탈 CMOS 논리는 필수적으로 풀(full) 공급인 논리 레벨을 제공하기 때문에, 더 높은 공급 전압은 CMOS 트랜지스터의 게이트상으로 구동된다. CMOS 트랜지스터의 게이트에서 전압이 너무 크면, 게이트는 단절되거나 게이트 산화물 감소가 결과로 된다. 그러므로, 전원 전압은 신뢰성 문제를 방지하기 위해 제한되야 한다. 다른 한편으로, 아나로그 회로는 디지탈 회로보다 더 높은 최소의 전원 전압을 종종 요구한다. 예를들어, 많은 증폭기는 전원 전압이 너무 많이 압축되면 증폭기에 출력 신호를 왜곡시키는 고유의 전원 헤드룸(headroom) 제한을 갖는다.
복잡한 문제에 대해, 디지탈 무선 전화 핸드세트 및 많은 다른 합성된 신호 프로세싱 환경은 배터리 동작을 요구한다. 배터리는 예를들어, 하나 또는 그 이상의 재충전가능 니켈-카드뮴(니캐드(nicad))배터리 등등일 수 있다. 그러나 , 배터리 전압은 재충전간에 넓게 변화한다. 예를들어, AA 형태인 단일 니캐드(nicad) 배터리는 재충전 후 즉시 1.7 내지 1.8 볼트 전압에 도달하나, 데드(dead)되기 전에 0.9 내지 1.0 볼트 전압으로 강하한다. 그러므로, 세가지 형태의 AA 니캐드 배터리는 재충전간에 약 5.4 볼트로부터 약 2.7 볼트 까지의 전압 범위를 제공한다.
공지되고 합성된 신호 프로세싱 시스템은 달리하는 전원 요구사항내에서 동작하는데 효과적이지 못하다. 예를들어, 배터리에 의해 제공된 전압을 증가시키기 위해 충전 펌프에 입력될 수 있다. 상기 경우, 디지탈 회로는 배터리 전압을 수신하고, 아나로그 회로는 더 높고, 충전-펌프된 전압을 수신한다. 명백히, 그 설계는 디지탈 및 아나로그 회로가 적합하게 기능할 수 있도록 배터리 전압의 좁은 허용차를 요구한다. 그러므로, 전압의 그 가변성 때문에 니캐드 및 다른 형태의 배터리는 상기 형태의 시스템에 알맞지 못하다. 배터리 전원 전압이 그 범위의 상부에 가깝다면, 충전-펌프된 전압이 매우 크고 중요하게 파워 소비를 증가시키고 신뢰성을 감소시킨다. 파워 소비가 증가함에 따라, 배터리 수명은 단축된다.
따라서, 거기에 제2전원전압을 제공하는 제1 및 공통 전원 전압 단자에 결합된 수단, 제3전원 전압을 제공하는 수단, 디지탈 서브 시스템(subsystem), 및 아나로그 서브 시스템을 구비하는 합성된 신호 프로세싱 시스템을 하나의 형태로써, 제공된다. 제2전원 전압은 공통 전원 전압에 기준된 제1소정의 퍼텐셜에서 제공된다. 제1소정의 퍼텐셜의 절대값은 제1전원 전압의 공칭 퍼텐셜의 절대값 보다 적고 제1전원 전압에서의 변화와 관련하여 거의 일정하게 되는 것을 특징으로 한다. 제3전원 전압을 제공하는 수단은 제1및 공통 전원 전압 단자에 결합된다. 제3전원 전압은 공통 전원 전압에 기준되고 제2소정의 퍼텐셜에서 제공된다. 제2소정의 퍼텐셜의 절대값은 제1전원 전압의 공칭 퍼텐셜의 절대값 보다 크고 제1전원 전압에서의 변화에 관련하여 거의 일정하게 되는 것을 특징으로 한다. 디지탈 서브 시스템은 공통 전원 전압 단자에 결합되고 제2전원 전압을 수신한다. 아나로그 서브 시스템은 공통 전원 전압 단자에 결합되고 제3전원 전압을 수신한다.
다른 형태에서, 거기에 제1소정의 레벨에 외부 전압을 조절하는 단계와, 합성된 신호 프로세싱 시스템의 디지탈 시스템에 조절된 외부 전압을 제공하는 단계와, 제2소정의 레벨에 충전-펌프된 외부 전압을 조절하는 단계와, 합성된 신호 프로세싱 시스템의 아나로그 시스템에 조절되고 충전-펌프된 외부 전압을 제공하는 단계를 구비하며, 외부 전압에 의해 파워된 합성된 신호 프로세싱 시스템의 성능을 개선하는 방법이 제공된다.
상기 및 다른 특징 및 장점은 첨부 도면과 결합하여 얻어진 다음의 상세한 설명으로부터 더욱 명백하게 이해될 것이다.
제1도는 본 발명에 따른 합성된 신호 프로세싱 시스템(22)을 이용한 디지탈 무선 전화 핸드세트(20)를 블럭 형태로 예시한다. 핸드세트(20)는 영국 무선 전화, 제2세대 (CT-2) 또는 디지탈 유럽 무선 전화(DECT) 표준과 같은 표준 프로토콜을 충족시키고 있다. 예를들어, CT-2프로토콜에 따라, 전화 신호는 핸드세트(20) 및 기본 스테이션(제1도에 도시안된)간에 반이중 또는 핑-퐁스킴(ping-pong scheme) 에서의 패킷에서 디지탈적으로 수신되고 송신된다. 안테나 (24)는 전화 신호의 송신하고 수신하는 무선 주파수(RF) 표시에 대해 사용된다. RF 시스템(25)은 전화 데이타의 디지탈 스트림(streams)을 수신하고 복조하고, 송신하고 변조하기 위해 안테나(24)에 접속된다. 여기서 사용되듯이, 용어 신호는 시간-변화하는 전기 신호로 언급되고, 용어 디지탈 신호는 신호의 일련의 디지탈 샘플로 언급된다. 패킷은 디지탈 신호 비트와 더불어, 디지탈 신호 부분, 또는 대안적으로, 전화 신호의 지정된 많은 디지탈 샘플을 포함한다.
기본 스테이션으로부터 패킷은 안테나(24)상의 변조된 RF 신호로써 수신된다. 무선 주파수 시스템(25)은 RF 신호를 수신하고 그것을 복조한다. 변조 스킴은 CT-2 Common Air Interface Specification 에서 설명되듯이, 대략 가우시안 (Caussian) 필터의 형태로 된 2-레벨 FSK 이다. 패킷은 시분할 이중 블럭(26)에 존재한다. 시분할 이중 블럭(26)은 마이크로 프로세서(27)에 유용한 신호 비트를 만들면서, 그 두개의 구성 성분으로 패킷을 분할한다. 시분할 이중 블럭(26)은 입력 및 출력 신호(32a)를 통해 합성된 신호 프로세싱 시스템(22)에 유용한 압축된 디지탈 신호를 만든다. 결과적으로, 마이크로 프로세서(27)는 신호 비트를 판독하고 호출 세트업(setup) 및 접속되지 않음과 같은 관련된 신호 기능을 수행한다.
합성된 신호 프로세싱 시스템(22)은 어댑티브 디퍼런티얼(adaptive differential) 펄스 코드 변조(ADPCM) 트랜스코더(transcoder)(28), 및 펄스 코드 변조(PCM) 코더- 디코더(코덱)(29)를 포함한다. ADPCM 트랜스코더(28)는 CCITT 권고안 G.721 또는 미국 국가 표준 T1. 301-1988 과 같은 종래의 알고리즘에 의해 시분할 이중 블록(26)으로부터 수신된 압축된 디지탈 신호를 압축 감소시킨다. 압축 감소될 때, 디지탈 신호는 A-법칙 또는 m-법칙과 같은 종래의 알고리즘에 의해 압축된 디지탈 PCM 데이타를 존재하게 한다. ADPCM 트랜스코더는 입력 및 출력 신호(32b)를 경유해 마이크로프로세서(27)에 접속된다. 마이크로프로세서(27)는 입력 및 출력 신호(32b)를 통해 ADPCM 트랜스코더(28)의 동작을 시작하고 제어한다. PCM 코덱(29)은 입력 및 출력 신호(33)를 경유해 PCM 데이타를 수신하고, 아나로그 전화 신호를 형성하기 위해 A-법칙 또는 m-법칙 압축 감소를 수행 하고, 출력 신호(35)를 경유해 스피커(31) 및 링거(ringer) (제1도에 도시안된)에 아나로그 전화 신호를 제공한다. ADPCM 트랜스코더(28) 및 PCM 코덱(29)간에 부가적인 인터페이스 회로는 제1도에 도시되지 않는다.
마이크로폰(30)은 입력 신호선(34)을 경유해 PCM 코덱(29)에 아나로그 전화 신호를 제공한다. PCM 코덱(29)은 아나로그 전화 신호를 디지탈 전화 신호로 변환하고 A-법칙 또는 m-법칙 알고리즘에 따라 그것을 압축하고, 입력 및 출력 신호(33)를 경유해 ADPCM 트랜지코더(28)에 디지탈 전화 신호를 제공한다. ADPCM 트랜스코더(28)는 종래의 알고리즘 (CITT G.721 또는 ANSI T1.301-1988 표준과 같은)에 따라 디지탈 전화 신호를 압축하고 시분할 이중 블럭(26)에 압축된 디지탈 신호를 제공한다. 시분할 이중 블럭(26)은 안테나 (24)에 RF 신호로써 그것을 변조하고 제공하는 무선 주파수 시스템(25)에 CT-2 패킷을 제공하는데, 거기에서 그것은 기본 스테이션에 의해 방사되고 결국 수신된다. PCM코덱(29)은 모토로라 MC145554 m-법칙 PCM 코덱-필터 또는 모토로라 MC 145557 A-법칙 PCM 코덱-필터와 같은 종래의 집적 회로의 기능을 수행한다. ADPCM 트랜스코더(28)는 모토로라 MC145532 ADPCM 트랜스코더와 같은 종래의 집적 회로의 기능을 역시 수행한다.
PCM 코덱 필터(29)는 기본적으로 아나로그인 반면에 ADPCM 트랜스코더(28)는 기본적으로 디지탈이고, 합성된 신호 프로세싱 시스템(22)은 세가지 형태의 AA 배터리(제1도에 도시안된)에 의해 통상적으로 형성된 단일 배터리 전원으로부터 동작되는 것이 요구된다. 합성된 신호 프로세싱 시스템(22)은 2.7 내지 5.25 볼트까지 변화하는 배터리 전압에서 동작하고 여전히 CT-2 specification을 충족시킨다. 동시에, 파워 소비는 배터리 수명을 최대화시키기 위해 최소로 유지되야 한다. ADPCM 트랜스코더(28)는 연속적이고, 실시간 스피치 신호상에서 동작하기 위한 패킷을 프로세스하기 위해 요구된 시간내에서 그 동작을 수행해야 한다. 역시, 신뢰되는 동작이 요구된다. 그러므로, 상기 문제를 해결하는 새로운 방법이 필요하게 된다. 합성된 신호 프로세싱 시스템(22)은 제2도로써 현재 예시되듯이 상기 요구사항을 만족한다.
제2도는 제1도의 합성된 신호 프로세싱 시스템 (22)을 부분적인 블럭 형태 및 부분적이고 개략적인 형태로 예시한다. 합성된 신호 프로세싱 시스템(22)은 제1도에서 이미 예시했듯이 ADPCM 트랜스코더(28) 및 PCM 코넥 필터(29)를 포함한다. 부가적으로, 합성된 신호 프로세싱 시스템(22)은 전압 조절기(41), 대역간격 전압 기준(42), 및 조절된 충전 펌프(43), 레벨 시프터(44), 다수의 전원 단자 및 신호선을 갖는 전원 서브 시스템(40)을 포함한다. 상기 단자는 VBAT로 라벨(label)된 전압을 수신하는 단자(70), VSS로 라벨된 전압을 수신하는 단자(71), 제1캐패시터 단자(72), 제2캐패시터 단자(73), 및 제3캐패시터 단자(74)를 포함한다. 상기 신호선은 입력 및 출력 신호선(32), 입력 신호선 (34), 출력 신호선(34')과 입력 및 출력선(35')을 포함한다. 제1도에서 신호선에 대응하는 신호선은 동일한 도면 번호를 주어진다. 그러나, 제2도의 입력 및 출력 신호선(32)은 제1도에서 이미 예시되었듯이 입력 및 출력 신호선(32a 및 32b)을 포함하고, 입력 및 출력 신호선(35')은 제1도의 출력 신호선(35) 및 제1도에 도시안된 다른 입력 및 출력 신호선을 포함한다. ADPCM 트랜스코더(28)는 입력 및 출력 버퍼(50), 3 볼트 디지탈 서브 시스템(51)을 포함한다. PCM 코덱(29)은 5 볼트 아나로그 서브시스템(60), 배터리-파워된 아나로그 서브시스템(61)을 포함한다. 제1캐패시터(80)는 단자(72 및 73)간에 접속되고, 제2캐패시터(81)는 단자(74 및 71)간에 접속된다.
VBAT는 3.75 볼트의 공칭 전압을 갖는 세가지 형태의 AA 니캐드(nicad) 배터리 (제2도에 도시안된)를 예로하여 제공된 배터리 전압이다. VSS는 제로 볼트의 명목값을 갖는 공통, 또는 접지 전원 전압이다. 그러므로, 합성된 신호 프로세싱 시스템(22)은 단일이고, 배터리로 얻은 전원에 오직 접속된다. 전원 서브 시스템(40)에서, 대역 간격 전압 기준(42)은 VBAT및 VSS에 접속되고 응답에서 VREF로 라벨된 안정되고, 정확한 전압을 제공한다. 대역 간격 전압 기준(42)은 대략 2.7볼트로 내려진 전원 전압에서 동작할 수 있는 대역 간격 전압 기준 회로이다.
전압 조절기(41)는 VBAT및 VSS간에 접속되고, 내부 기준을 제공하기 위해 전압(VREF)을 수신한다. 전압 조절기 (41)는 VDSP로 라벨된 조절된 출력 전압을 제공하는 종래의 CMOS 전압 조절기이다. VDSP는 VBAT가 3.0 볼트로 접근 되서야 VBAT에서의 변화로써 거의 일정하게 남는 3.0 볼트의 명목값을 갖는다. VBAT가 3.0 볼트 이하로 됨에 따라(니캐드 배터리의 전압이 방전으로 인해 떨어질 때), 비슷하게 VDSP는 압축된다.
전원 서브시스템(40)은 VBAT및 VSS간에 접속되는 조절된 충전 펌프(43)를 역시 포함한다. 조절된 충전 펌프(43)는 단자(72)를 경유해 제1캐패시터(80)의 제1단자, 단자(73)를 경유해 제1캐패시터(80)의 제2단자, 및 단자(74)를 경유해 제2캐패시터(81)의 제1단자에 접속되고, 전압 VREF및 클럭으로 라벨된 클럭 신호를 수신하고, VDD로 라벨된 출력 전압을 제공한다. 조절된 충전 펌프 (43)는 두개의 종래의 기능을 결합한다. 우선, 조절된 충전 펌프(43)는 클럭된 캐패시티브(capacitive) 차지 펌핑 (pumping)을 통해 VBAT의 전압을 증가시킨다. 양호한 실시예에서, 합성된 신호 프로세싱 시스템(22)은 단일 모노리딕(monolithic) 집적 회로에서 포함된다. 캐패시터 (80 및 81)는 너무 커서 모노리딕적으로 제공되지 못함으로써 집적 회로 외부에 있다. 둘째, 조절된 충전 펌프(43)는 VDD로 라벨된 전압을 제공하기 위해 충전-펌프된 전압을 조절한다. VDD는 대략 5.0볼트의 공칭 전압을 가지나, VBAT가 변화함에 따라(조절에 기인한)거의 일정하게 된다.
ADPCM 트랜스코더(28)는 달리하는 전원 요구 사항에 따라 내부 회로를 분리하기 위해 변경된 종래의 ADPCM 트랜스코더이다. ADPCM 트랜스코더(28)에서, 입력 및 출력 버퍼(50)는 3 볼트 디지탈 서브시스템(51)으로부터 분리되고 VBAT및 VSS간에 접속되고, 입력 및 출력 신호선(32)을 경유해 신호를 제공하고 수신한다. 3 볼트 디지탈 서브 시스템(51)은 입력 및 출력 버퍼(50)에 의해 제공된 기능을 제외하고 종래의 ADPCM 트랜스코더의 기능 모두를 수행한다. 서브시스템(51)은 VDSP및 VSS간에 접속되고, 입력 및 출력 버퍼(50)에 접속하고, 5 볼트 아나로그 서브 시스템(60)으로 부터 입력 신호를 수신하고, 신호선(33b)을 경유해 레벨 시프터(44)에 출력 신호를 제공하는데, 그중 하나는 조절된 충전 펌프(43)에 역시 제공된 신호 클럭이다. 레벨 시프터 (44)는 전원 전압(VDSP및 VDD)을 수신하고 VSS에 결합하고, 레벨은 신호선(33b)에 작동된 신호를 시프트시키고 서브시스템 (60)에 대응하는 신호(33c)를 제공한다. PCM 코덱(29)은 달리하는 전원 요구사항에 따라 내부 회로를 분리하기 위해 변경된 종래의 PCM 코덱이다. PCM 코덱(29)에서, 5 볼트 아나로그 서브시스템 (60)은 하기 설명되듯이 서브시스템(61)에 의해 수행된 특정한 기능을 제외하고 종래의 PCM 코덱의 기능 모두를 수행한다. 서브 시스템(60)은 VDD및 VSS간에 접속되고, 입력 신호선(34)을 경유해 마이크로폰 신호를 수신하고, 신호선(33a)을 경유해 서브시스템(51)에 접속한다. 배터리로 파워된 아나로그 서브 시스템(61)은 VBAT및 VSS간 에 접속되고 입력 및 출력 신호선 (35')에 접속한다.
합성된 신호 프로세싱 시스템(22)은 공지되고 합성된 신호 프로세싱 시스템에 대해 다수의 장점을 갖는다. 우선, 합성된 신호 프로세싱 시스템(22)은 파워 소비를 감소시킨다. 전압 조절기(41)은 VBAT에서의 변화와 관련해 거의 일정한 서브시스템(51)에 VDSP인 전원 전압을 제공한다. 상기 회로가 동작시 최소 전압 부근의 전원 전압을 세트(set) 함으로써, 디지탈 서브시스템(51)의 파워 소비는 최소화된다. 동시에, 디지탈 서브시스템(51)은 실시간에서 스피치 압축 및 압축 감소를 포함하면서, 스펙시피케이션(specifications)을 충족하기 위해 VDSP=3.0 볼트에서 충분히 빨리 ADPCM 트랜스코더 기능(입력 및 출력 기능을 제외하고)을 수행한다. 양호한 실시예에서, 서브시스템(51)은 CMOS 디지탈 논리를 사용한다. CMOS논리 회로는 고속 및 3.0 볼트와 같은 낮은 전원 전압에서 동작하기 위해 설계될 수 있다. 그러나, 그 회로는 전원 전압이 4.0 또는 5.0 볼트 부근으로 증가할 때 대량의 파워를 소비하고, 부가적으로, 집적 회로 영역은 전원 버스용 부가적인 영역에 대한 필요성에 기인해 증가한다. 감소된 파워 소비 레벨에서, 접합 온도는 감소됨으로써, 집적 회로 패키징(packaging) 스팩시피케이션은 이완되고 신뢰성은 고양된다. 가산된 이점은 디지탈 서브 시스템(51)이 회로 설계를 단순화하면서, 전원 전압의 좁은 범위내에서 동작하기 위해 설계된다는 것이다.
둘째, 합성된 신호 프로세싱 시스템(22)은 VBAT에서의 변화에도 불구하고 신뢰성있게 아나로그 기능을 수행한다. 조절된 충전 펌프(43)는 바람직한 아나로그 동작에 충분히 높은 전압을 갖는 VDD인 전원 전압을 제공한다. 5.0 볼트의 VDD에서, 아나로그 서브시스템(60)에서 아나로그 회로는 선형적으로 동작하기에 충분한 헤드룸(headroom)을 갖는다. 부가적으로, 종래의 인티저(integer) 차지 펌핑(pumping)에 의해 제공된 해롭게 높은 전압은 피해진다. 예로써, 아나로그 회로가 VBAT로부터 직접적으로 파워된다면, 수행은 VBAT가 그 범위(약 2.7볼트)의 낮은 단부 부근에 있으면 감소된다. 다른 한편으로, 펴준 2x인티저 충전 펌프가 아나로그 회로를 파워하기 위해 사용된다면, 전압 범위는 5.4 내지 약 10.8 볼트로 될 수 있다. 범위의 높은 단부에서, 신뢰성은 감소된다.
세째, 합성된 신호 프로세싱 시스템(22)은 외부 회로에 신뢰성있게 인터페이스한다. 합성된 신호 프로세싱 시스템 (22)이 디지탈 서브시스템(51)으로부터 입력 및 출력 버퍼 (50)를 분리한다. 디지탈 서브시스템(51)이 VDSP에 접속되는 반면에, 입력 및 출력버퍼(50)가 VBAT및 VSS간에 접속된다. 그러므로, 입력 및 출력 버퍼(50)의 논리적이고 높은 출력 신호 레벨은 마이크로프로세서(27)와 같은 다른 장치의 출력 신호 레벨에 대응한다. 제1도에 예시되듯이, ADPCM 코덱 (28)은 시분할 이중 블럭(26) 및 마이크로프로세서(27)둘다에 접속된다. 내부적으로, 레벨 시프터(44)는 디지탈 서브 시스템 (51)에 의해 제공된 디지탈 신호의 논리 레벨을 아나로그 서브 시스템(60)으로 증가시킨다.
네째, 합성된 신호 프로세싱 시스템(22)은 VDD로부터 아나로그 서브시스템(60) 및 VBAT로부터 배터리로 파워된 출력 서브시스템(61)을 파워시킴으로써 파워소비를 감소시킨다. 아나로그 서브시스템(61)에서의 회로는 높은 전류 구동을 요구 하는 구동기를 포함한다. 예를들어, 서브시스템(61)은 제1도의 스피커(31)에 아나로그 출력을 제공하기 위해 구동기를 포함한다. 회로를 분리시킴으로써, 조절된 충전 펌프(43)에 의해 도입된 효율 손실은 높은 전류 구동기로부터의 손실을 포함치 않는다.
제3도는 PCM 코덱(29)을 부분적인 블럭 형태 및 부분적이고 개략적인 형태로 예시한다. 제3도에 예시된 것은 아나로그 서브시스템(60) 및 증폭기(100,101 및 102)를 포함하는 배터리로 파워된 아나로그 서브시스템(61)이다. 아나로그 서브시스템(60)은 RO,AXI+,및 AXI-로 라벨된 수신 아나로그 출력 신호를 제공한다. AX+및 AX-는 아나로그 출력 신호의 다른 표시를 형성한다. 서브시스템 (61)에서, 증폭기(100)는 입력 단자에서 신호(AXI+및 AXI-)를 수신하고 그 정극성 출력 단자에서 AXO+로 라벨된 신호, 및 그 부극성 출력단자에서 AXO-로 라벨된 신호를 제공하는 차동 증폭기이다. 증폭기(101)는 그 부극성 입력 단자에서 PI 로 라벨된 입력 신호, 그 정극성 입력 단자에서 VAG로 라벨된 신호 전압을 수신하고, PO-로 라벨된 신호를 제공 하는 연산 증폭기이다. VAG는 대략 VBAT/2 의 값을 갖는 아나로그 접지 기준 전압이다. 증폭기(102)는 그 입력 단자에서 신호(PO-), 및 그 출력 단자에서 PO+로 라벨된 신호를 제공하는 반전 증폭기이다. 신호(AXO+및 AXO-)는 링거 (ringer)(제1도에 도시안된)와 같은 출력 장치를 구동하기 위해 사용될 수 있다. 입력 신호(PI)는 통상적으로 신호(RO)를 수신하고 증폭기(101 및 102)에 의해 제공된 푸쉬-풀(push- pull) 신호(PO+및 PO-)의 이득을 세트하기 위해 외부 저항기로써 사용된다. 증폭기(101 및 102)는 전화 핸드세트 수화기 또는 적은 스피커를 구동시키기에 충분히 크다. VDD대신에, VBAT로부터 파워는 서브시스템(61)은 100%보다 적은 조절된 충전 펌프(43)의 효율에 기인한 큰 파워 손실을 방지함으로써 파워 소비를 감소시킨다.
제4도는 제2도의 조절된 충전 펌프(43)를 부분적인 개략 형태 및 부분적인 블럭으로 예시한다. 조절된 충전 펌프 (43)는 비-오버래핑(overlapping) 클럭 발생기 회로(110), 바이어스 회로(111), 비율부(112), 집적부(113), 충전 펌스 코어(core)(114)를 일반적으로 포함한다. 비율부(112)는 증폭기(120), 송신 게이트(121), 및 P 채널 트랜지스터(112)를 포함한다. 집적부(113)는 증폭기(130), 송신 게이트(131, 132, 133), P 채널 트랜지스터(134), 캐패시터(135), 송신 게이트(136), 캐패시터(137), 및 송신 게이트(138), 캐패시터(139), 송신 게이트(140 및 141), 및 증폭기(142)를 포함한다. 충전 펌프 코어(114)는 캐패시터(80), P 채널 트랜지스터(150,151), N 채널 트랜지스터(153), P채널 트랜지스터(154), 캐패시터(81)를 포함한다.
비-오버래핑 클럭 회로(110)는 신호 클럭을 수신하고, 공급 전압(VBAT, VDD및 VSS)을 파워하기 위해 결합되고, F1,F1,F2,F2 로 라벨된 비-오버래핑 클럭 신호를 제공하고, 그것은 VDD로 레벨 이동된다. 바이어스 회로 (111)는 전원 단자(VBAT및 VSS)간에 결합되고, 전원 전압 (VDD)을 수신하고, VPDD로 라벨된 출력 신호 및 PTUBBIAS로 라벨된 출력 신호를 제공한다.
비율부(112)에서, 증폭기(120)는 신호(VBAT)를 수신하는 부극성 입력 단자, 신호(VPDD)를 수신하는 정극성 입력 단자, 및 PCNTL로 라벨된 신호를 제공하는 출력 단자를 갖는 연산 상호 콘덕턴스 증폭기(OTA)이다. 송신 게이트 (121)는 신호(PCNTL)를 수신하는 제1전류 단자, 제2전류 단자, 신호(F1)를 수신하는 정극성 제어 단자, 및 신호(F1)를 수신하는 부극성 제어 단자를 갖는다. 트랜지스터(122)는 전원 전압(VDD)을 수신하는 소스, 신호(F1)를 수신하는 게이트, 송신 게이트(121)의 제2전류 단자에 접속된 드레인을 갖는다.
집적부(113)에서, 증폭기(130)는 신호(VPDD)를 수신하는 정극성 입력 단자, 부극성 입력 단자, 증폭기(130)의 부극성 입력 단자에 접속된 출력 단자를 갖는다. 송신 게이트 (131)는 증폭기(130)의 출력 단자에 접속된 제1전류 단자, 제2전류 단자, 신호(F2)를 수신하는 정극성 제어 단자, 및 신호(F2)를 수신하는 부극성 제어 단자를 갖는다. 송신 게이트 (132)는 송신 게이트(131)의 제2전류 단자에 접속된 제1전류 단자, ICNTL로 라벨된 신호를 제공하는 제2전류 단자, 신호 (F1)를 수신하는 정극성 제어 단자, 및 신호(F1)를 수신하는 부극성 제어 단자를 갖는다. 송신 게이트(133)는 신호(INCNTL)를 수신하는 제1전류 단자, 제2전류 단자, 신호(F1)를 수신하는 정극성 제어 단자, 및 신호(F1)를 수신하는 부극성 제어 단자를 갖는다. 트랜지스터(134)는 전원 전압(VDD)을 수신하는 소스, 신호(F1)를 수신하는 게이트, 송신 게이트(133)의 제2전류 단자에 접속된 드레인을 갖는다. 캐패시터(135)는 송신 게이트(131)의 제2전류 단자에 접속된 제1단자, 및 제2단자를 갖는다. 송신 게이트(136)는 신호(VREF)를 수신하는 제1전류 단자, 제2전류 단자, 신호(F1)를 수신하는 정극성 제어 단자, 및 신호(F1)를 수신하는 부극성 제어 단자를 갖는다. 캐패시터(137)는 송신 게이트(136)의 제2전류 단자에 접속된 제1단자, 및 캐패시터(135)의 제2단자에 접속된 제2단자를 갖는다. 송신 게이트(138)는 캐패시터(135 및 137)의 제2단자에 접속된 제1전류 단자, 제2전류 단자, 신호(F1)를 수신하는 정극성 제어 단자, 및 신호(F1)를 수신하는 부극성 제어 단자를 갖는다. 캐패시터(139)는 송신 게이트(138)의 제2전류 단자에 접속된 제1단자, 및 송신 게이트(132)의 제2전류 단자에 접속된 제2단자를 갖는다. 송신 게이트 (140)는 증폭기(130)의 출력 단자에 접속된 제1전류 단자, 송신 게이트(136)의 제2전류 단자에 접속된 제2전류 단자, 신호(F2)를 수신하는 정극성 제어 단자, 및 신호(F2)를 수신하는 부극성 제어 단자를 갖는다. 송신 게이트(141)는 증폭기(130)의 출력 단자에 접속된 제1전류 단자, 캐패시터(135 및 137)의 제2단자에 접속된 제2전류 단자, 신호(F2)를 수신하는 정극성 제어 단자, 및 신호(F2)를 수신하는 부극성 제어 단자를 갖는다. 증폭기(142)는 송신 게이트(138)의 제2전류 단자에 접속된 부극성 입력 단자, 증폭기(130)의 출력 단자에 접속된 정극성 입력 단자, 송신 게이트(132)의 제2전류 단자 및 캐패시터(139)의 제2단자에 접속된 출력 단자를 갖는다.
충전 펌프 코어(114)에서, 트랜지스터(150)은 VBAT에 접속된 소스, 송신 게이트(121)의 제2전류 단자에 접속된 게이트, 드레인, 및 신호(PTUBBIAS)를 수신하는 웰(well) 또는 버크(bulk)를 갖는다. 트랜지스터(151)는 VBAT에 접속된 소스, 송신 게이트(133)의 제2전류 단자에 접속된 게이트, 단자 (72)에서 트랜지스터(150)의 드레인에 접속된 드레인, 및 신호 (PTUBBIAS)를 수신하는 웰 또는 버크를 갖는다. 트랜지스터(152)는 트랜지스터(150 및 151)의 드레인에 접속된 제1전류 전극, 신호(F2)를 수신하는 게이트, 전원 전압(VDD)을 제공하는 제2전류 전극, 및 신호(PTUBBIAS)를 수신하는 웰 또는 버크를 갖는다. 그 전류 전극은 소스 또는 드레인이 인가된 전압에 따르듯이 지정되는 것을 인지하시오. 캐패시터 (80)는 이미 예시했듯이, 단자(72)에 접속된 제1단자, 및 단자(73)에 접속된 제2단자를 갖는다. 트랜지스터(153)는 노드(73)에서 캐패시터(80)의 제2단자에 접속된 드레인, 신호(F1)를 수신하는 게이트, VSS에 접속된 소스를 갖는다. 트랜지스터(154)는 전원 전압(VBAT)에 접속된 소스, 신호 (F2)를 수신하는 게이트, 트랜지스터(153)의 드레인에 접속된 드레인, 및 PTUBBIAS 에 접속된 버크 또는 웰을 갖는다. 캐패시터(81)는 이미 예시했듯이, 단자(74)를 경유해 트랜지스터 (152)의 제2전류 전극에 접속된 제1단자, VSS에 접속된 제2단자를 갖는다.
회로(110)는 신호 클럭을 수신하는 종래의 비-오버래핑 (non-overlapping) 클럭 발생기 회로이고, F1,F1,F2 및 F2 로 라벨된 네개의 클럭 신호를 제공하고, 그것은 VDD로 시프트된 레벨이다. 비-오버랩(non-overlap)때문에, 신호(F1)는 신호 (F2)와 동일하지 않고, 신호(F2)는 신호(F1)와 동일하지 않다. 제2도에 관련해서 이미 예시했듯이, 캐패시터(80 및 81)는 각각의 단자(72 및 73, 및 74 및 71)를 경유해 조절된 충전 펌프 회로(43)에 결합된다. 캐패시터(80 및 81)는 조절된 충전 펌프(43)의 집적부로써 볼수 있지만, 그들은 그 요구된 크기 때문에 조절된 충전 펌프(43)를 포함하는 집적 회로의 외부에 있다. 예를들어, 예시된 실시예에서, 캐패시터(80 및 81)는 각기 대략 0.1 및 1.0 마이크로파라드의 값을 가짐으로써, 집적 회로에서 그 캐패시터를 만드는 것이 실행될 수 없다.
충전 펌프 코어(core)(114)는 전압(VBAT) 이상의 전압 (VDD)을 제공하기 위해 충전 캐패시터(80)를 사용한다. 그러나, 비율부(112) 및 집적부(113)는 집적적으로 VDD를 조절하기 위해 충전 펌프 코어(114)의 동작을 변경한다. F1 동안 (F1 이 활성화 될때), 트랜지스터(153)는 도전적이고 VSS에 캐패시터(80)의 제2단자를 결합시킨다. 종래의 충전 펌프 설계에서, 단일 트랜지스터는 F1 동안 VBAT에 캐패시터 (80)의 제1단자를 역시 결합한다. F2 는 트랜지스터(152)를 비도전적으로 만들고, VDD로부터 캐패시터(81)의 제1단자를 격리시킨다. 그러므로, F1 동안, VDD는 캐패시터 (81)를 유지함으로써 유지된다. 트랜지스터(154)는 역시 비도전적이다. 그러나, F2(F2 가 활성화될 때)동안, 트랜지스터 (153)는 비활성화되고, 트랜지스터(154)는 도전적이고 VBAT에 캐패시터(80)의 제2단자를 접속시킨다. 상기 액션(action)은 대략 2 배의 VBAT에 캐패시터(80)의 제1단자에서의 전압을 올린다. 트랜지스터(152)는 역시 도전적이고, 캐패시터(80)에 저장된 충전은 유지하는 캐패시터(81)로 덤프(dump)된다. F2의 단부에서, 트랜지스터(152)는 비도전적이 되고 유지하는 캐패시터(81)는 VDD의 레벨을 유지한다. 상기 동작을 반복시킴으로써, 캐패시터(81)는 대략 2 배의 VBAT에 달하도록 결국 충전된다.
그러나, 조절된 충전 펌프 회로(43)에서, 캐패시터 (80)의 제1단자로부터 VBAT까지의 종래의 트랜지스터는 트랜지스터(150 및 151)에 의해 대체된다. 트랜지스터(150 및 151)는 비율부(112) 및 집적부(113)에 의해 제공된 신호 (PCNTL 및 INCTL)에 응답하여 도전적이 된다. 증폭기(120 및 142)는 VDD에 대해 출력 기준을 갖는 반면에, 증폭기(130)는 VBAT에 기준된 출력을 갖는다. 비교부(112)는 VPDD및 VREF의 비교에 응답하여 트랜지스터(150)를 비율적으로 도전시킨다. 비율부(112)는 대략 바람직한 전압으로 VDD를 가져오기 위해 빠른 응답을 갖는다. 그러나, 집적부(113)는 바람직한 값에 매우 근접하게 VDD를 가져오기 위해 트랜지스터(151)를 비율적으로 도전되게 하기 위해 어느정도 느리게 동작한다. 그러므로, 조절된 전하 충전 펌프(43) 충전은 VBAT를 펌프시키고 바람직한 전압(+5.0 볼트)에서 효율적으로 VDD를 제공하기 위해 충전-펌프된 전압을 조절한다.
바이어스(Bias)회로(111)는 바람직한 값의 VDD의 설정된 비율에서 VPDD를 제공하고, 설정된 비율은 VDD가 그 바람직한 값과 같을 때 VPDD를 VBAT와 같게 만드는 그 비율이다. 예시된 실시예에서, VDD의 바람직한 값은 +5.0 볼트이고, VBAT값은 대략 1.25 볼트이다. 그러므로, VDD가 5.0 볼트일 때 1.25 볼트와 같은 VPDD를 만들기 위해, 0.25 의 비율은 인가된다. 비율의 정확성은 하기 제5도를 참고로해 그것을 발생시키기 위해 사용된 기술에 의해 결정된다.
증폭기(120)는 VBAT를 VPDD에 비교한다. 예시된 실시예에서, 증폭기(120)는 연산 상호 콘덕턴스 증폭기(OTA) 이고, 그 출력 전압은 정극성 및 부극성 입력 단자간에서 전압차에 응답하여 변한다. 트랜지스터(150)의 게이트는 VDD에 풀업(pullup)을 제공하는 트랜지스터(122)로써, 캐패시티브 부하를 제공한다. F1 동안, 송신 게이트(121)는 증폭기(120)의 출력에서 트랜지스터(150)의 게이트에 신호 (PCNTL)를 통과시키기 위해 활성화된다. 정극성 및 부극성 입력 단자에서 전압이 같게되서야 증폭기(120)는 신호(PCNTL)를 변경시키고, 그러므로써, VDD가 그 바람직한 전압과 대략 같게되서야 증폭기(120)는 트랜지스터(150)를 자동적으로 다소간 도전하게 된다. 비율부(112)는 VDD상의 부하 조건에서의 변화에 응답해서 매우 빠르게 동작하고, 그러나, 증폭기(120) 및 송신 게이트(121)는 VDD의 정확성을 제한하는 오프세트 (offsets)를 도입한다.
집적부(113)는 VDD의 정확성을 부가적으로 증가시키기 위해 트랜지스터(151)의 도전성을 조절한다. 집적부(113)는 시간에 대해 VPDD및 VREF간에 차이를 집적시키는 스위치된 캐패시터(스위치된-C)로된 차동 집적기이다. 응답에서 비율부 (112) 보다 느린 반면에, 집적부(113)는 비율부(112)의 오프세트 에러를 결국 제거시키는 신호 레벨의 히스토리(history)를 포함한다. 증폭기(130)는 비율부(112)의 동작에 영향을 주는 것으로부터 집적부(113)를 유지하고 신호(VPDD)를 버퍼시키는 단일-이득의 차동 증폭기이다. 파워업(power up)시, 신호(PCNTL 및 ICNTL)는 낮은 퍼텐셜이고, 트랜지스터(150 및 151)를 VDD퀵커(quicker)의 바람직한 값에, 도달하기 위해 강하게 도전적으로 되게 한다. di/dt 전압 강하와 같이 공지되듯이, 전류의 빠른 변화에 기인한 전원 전압의 전압 강하 및 배터리 수명 감소 때문에, 어느 정도의 스위칭 속도(제4도에 도시안된)를 감소시키기 위해 트랜지스터(150 및 151)의 게이트와 직렬인 저항이 포함되는 것이 중요하다.
조절된 충전 펌프(43)는 그 멀티플에 대해, 그리고 바람직하게 낮은 전압으로 충전-펌프된 전압을 조절하거나 클램프(clamp)하기 위한 배터리 전압을 제1충전 펌프에 가짐이 없이 대략 5 볼트의 바람직한 값에서 VDD를 제공한다. 상기 조절은 VBAT의 값에 대해 매우 유리할 수 있다. 예를들어, 재충전후 즉시, VBAT의 값에 대해 매우 유리할 수 있다. 예를들어, 재충전후 즉시, VBAT는 대략 5.4 볼트일 수 있다. 종래의 전압-더블링(doubling)충전 펌프 회로는 5.0 볼트에서 동작 하기 위해 설계된 회로에 해로운 10.8 볼트의 전압을 제공 한다. 더우기, 션트(shunt) 조절 또는 클램핑(clamping)의 종래 방법은 전류를 소비한다. 조절된 충전 펌프(43)는 VDD가 결코 더블(double)이 되지 않도록 조절을 제공한다. 조절된 충전 펌프(43)는 출력 전압을 제한하기 위해 제너 다이오드와 같은 클램핑 장치를 역시 사용하지 않으나, 오히려 높은 정확성 및 높은 효율을 갖는 VDD를 제공하기 위해 비율 및 집적액션(action)을 사용한다.
제5도는 제4도의 조절된 충전 펌프(43)에서 사용된 바이어스 회로(111)를 부분적이고 개략적인 형태 및 부분적인 블럭 형태로써 예시한다. 바이러스 회로(111)는 제1저항기 스트링(string)회로(200), 제2저항기 스트링 회로(210), 비교기(220), 히스테리시스 제어 회로(230), 바이어스 발생기 회로(240)를 일반적으로 포함한다. 제1저항기 스트링 회로 (200)는 저항기(201 및 202), 송신 게이트(203), 저항기(204 및 205), 및 송신 게이트(206 및 207)를 포함한다. 제2저항기 스트링 회로(210)는 저항기(211), 송신 게이트(212 및 213), 저항기(214 및 215)를 포함한다. 히스테리시스 제어 회로 (230)는 NOR 게이트(231) 및 인버터(232)를 포함한다. 바이어스 발생기 회로(240)는 레벨 시프터(243), 인버터(244), 저항기 (245), 송신 게이트(246 및 247)를 포함한다.
제1저항기 스트링 회로(200)에서, 저항기(201)는 VBAT에 접속된 제1단자, 및 제2단자를 갖는다. 저항기 (202)는 저항기(201)의 제2단자에 접속된 제1단자, 제2단자를 갖는다. 송신 게이트(203)는 저항기(202)의 제2단자에 접속된 제1전류 단자, 제2전류 단자, PD1으로 라벨된 신호를 수신하는 정극성 제어 단자, PD1으로 라벨된 신호를 수신하는 부극성 제어 단자를 갖는다. 저항기(204)는 송신 게이트(203)의 제2전류 단자에 접속된 제1단자, 및 제2단자를 갖는다. 저항기(205)는 저항기(204)의 제2단자에 접속된 제1단자, 및 VSS에 접속된 제2단자를 갖는다. 송신 게이트 (206)는 저항기(201)의 제2단자에 접속된 제1전류 단자, 제2전류 단자, HYST로 라벨된 신호를 수신하는 정극성 제어 단자, 및 HYST 로 라벨된 신호를 수신하는 부극성 제어 단자를 갖는다. 송신 게이트(207)는 저항기(204)의 제2단자에 접속된 제1전류 단자, 송신 게이트 (206)의 제2전류 단자에 접속된 제2전류 단자, 신호(HYST)를 수신하는 정극성 제어 단자, 및 신호(HYST)를 수신하는 부극성 제어 단자를 갖는다.
제2저항기 스트링 회로(210)에서, 저항기(211)는 전원 전압(VDD)을 수신하는 제1단자, 및 제2단자를 갖는다. 송신 게이트(212)는 저항기(211)의 제2단자에 접속된 제1전류 단자, 제2전류 단자, PD2 로 라벨된 신호를 수신하는 정극성 제어 단자, 및 PD2 로 라벨된 신호를 수신하는 부극성 제어 단자를 갖는다. 송신 게이트(213)는 송신 게이트 (212)의 제2전류 단자에 접속된 제1전류 단자, 제2전류 단자, 신호(PD2)를 수신하는 정극성 제어 단자, 및 신호(PD2)를 수신하는 부극성 제어 단자를 갖는다. 저항기(214)는 송신게이트(213)의 제2전류 단자에 접속된 제1단자, 및 신호(VPDD)를 제공하는 제2단자를 갖는다. 저항기(215)는 저항기(214)의 제2단자에 접속된 제1단자, 및 VSS에 접속된 제2단자를 갖는다.
비교기(220)는 송신 게이트(206)의 제2전류 단자에 접속된 정극성 입력 단자, 송신 게이트(212)의 제2전류 단자에 접속된 부극성 입력 단자, 및 COUT로 라벨된 신호를 제공하는 출력 단자를 갖는다. 히스테리시스 제어 회로(230)에서, NOR 게이트(231)는 PD 로 라벨된 신호를 수신하는 제1입력 단자, 그위에서 신호(COUT)를 수신하는 비교기(220)의 출력 단자에 접속된 제2입력 단자, 및 신호(HYST)를 제공하는 출력 단자를 갖는다. 인버터(232)는 NOR 게이트(231)의 출력 단자에 접속된 입력 단자, 신호(HYST)를 제공하는 출력 단자를 갖는다.
바이어스 발생기 회로(240)에서, 레벨 시프터(243)는 비교기(220)의 출력 단자에 접속되고, 그 출력 단자상에서 출력 신호를 제공한다. 인버터(244)는 레벨 시프터(243)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 저항기 (245)는 VBAT에 접속된 제1단자, 제2단자를 갖는다. 송신 게이트(246)는 저항기(245)의 제2단자에 접속된 제1전류 단자, 신호(PTUBBIAS) 를 제공하는 제2전류 단자, 비교기 (220)의 출력 단자에 접속된 정극성 제어 단자, 인버터(224)의 출력 단자에 접속된 부극성 제어 단자를 갖는다. 송신 게이트 (247)는 송신 게이트(246)의 제2전류 단자에 접속된 제1전류 단자, 전원 전원(VDD)을 수신하는 제2전류 단자, 인버터 (244)의 출력 단자에 접속된 정극성 제어 단자, 및 레벨 시프터 (243)의 출력 단자에 접속된 부극성 제어 단자를 갖는다.
바이어스 회로(111)는 두개의 기능을 수행한다. 첫째, 바이어스 회로(111)는 조절된 충전 펌프(43)의 비율 및 집적 기능에서 사용되는 신호(VPDD)를 제공한다. 둘째, 바이어스 회로(111)는 조절된 충전 펌프(43), 즉 VBAT또는 VDD를 갖는 트랜지스터(150, 151, 152 및154)에서 P-채널 트랜지스터 버크 또는 웰을 바이어스시키기 위해 신호(PTUBBIAS)를 제공한다. 동작의 나머지를 이해하기 위해, 우선 제어 신호 발생을 설명하는 것이 필요하다. 신호(PD)는 높은 논리에서 활성화되는 파워다운 (powerdown) 표시이다. 신호(PD1)는 신호(PD 및 COUT)의 논리 AND 와 같고 낮은 논리에서 활성화된다. 신호(PD2)는 신호(PD1)와 같으나 VDD로 레벨-시프트되고 낮은 논리에서 활성화된다.
저항기 스트링 회로(210)는 신호(VPDD)를 제공하는 제1기능을 수행한다. 제어 신호(PD2 및 PD2)가 비활성화될때, VPDD는 저항기(211, 214 및 215)간에 저항적인 전압 분할의 결과로써 제공된다. 그러므로 VPDD=VDD(R215/(R211+ R214+ R215)) 여기서 R211는 저항기(211)의 저항이고, R214는 저항기 (214)의 저항이고, R215는 저항기(215)의 저항이다. 적당한 저항기값을 선택함으로써, VPDD는 0.25 VDD와 같을 수 있고, 그러므로, VDD= 5.0 볼트값에 대해, VPDD는 1.25 볼트와 같다. VREF= VPDD가 되서야 조절된 충전 펌프(43)가 VDD를 변경할때 , 그리고 VREF=1.25볼트이기 때문에, 저항기 스트링 회로(210)는 VDD가 높은 정확성을 갖는 5.0 볼트와 같다는 것을 확신한다.
전류 흐름을 제한하기 위해 저항기(211, 214 및 215)에 상대적으로 높은 값을 제공하는 것이 중요하다. 높은 저항을 제공하기 위해, 가볍게 도핑된 확산 또는 웰(well) 저항기가 양호된다. 상기 저항기 폴리실리콘 저항기에 양호할 수 있고, 왜냐하면 폴리실리콘 저항기가 더욱 정확하지만, 그들은 더욱 많은 회로 영역을 요구한다. 예를들어, 폴리실리콘 저항기의 통상적인 저항율은 평방당 대략 20 오옴인 반면에, 웰 저항기의 저항율은 평방당 대략 1.4 킬로오옴이다. 양호한 실시예에서, R211는 105 킬로오옴이고, R214는 53.2 킬로오옴이고, R215는 51.8 킬로오옴이다. 그러므로, 낮은 전류 흐름이 확신된다.
바이어스 회로(111)의 제2기능은 파워업동안과 같이, 변하는 전원 조건하에서 조절된 충전 펌프(43)의 신뢰적인 동작을 확신하기 위해 전압(PTUBBIAS)을 제공한다. 파워업후 즉시, VDD는 그 목표값인 5.0 볼트를 아직 얻지 못했고 사실상 제로에 근접할 수 있다. N-웰이 항상 VDD에 바이어스되면, 파워업후 즉시 확산 대 웰 PN 접합은 순방향 바이어스되고, 그것은 집적 회로에 해로울수 있다. 그러므로, 바이어스 발생기 회로(240)는 VBAT가 VDD보다 크거나 신호 (PD)가 활성화될때 필수적으로 VBAT의 전압에서 PTUBBIAS 를 제공한다.
VBAT에 VDD를 비교하기 위해, 저항기 스트링 회로 (200)는 저항기 스트링 회로(210)로써 비슷한 전압 분할을 수행한다. 그러나, 거기에는 하나의 차이가 있다. 저항기 스트링 회로(200)는 히스테리시스를 포함한다. 파워업후(PD 가 비활성화될때), 배터리 전압(VBAT)이 VDD를 초과할때, 신호(COUT)는 활성화된다. PD가 비활성화되기 때문에, 히스테리시스 제어 회로(230)는 낮은 논리에서 신호(HYST)를 활성화시키고, 높은 논리에서 신호(HYST)를 활성화시키고, 송신 게이트(206)를 활성화시키고 송신 게이트(207)를 비활성화시킨다. 그러므로, 비교기(220)의 정극성 입력 단자에 인가된 VBAT에 비례하는 전압이 저항기 스트링 회로(200)에서 저항기(201)의 제2단자로부터 얻어진다. 그러나, VPDD가 저항기(201)의 제2단자의 퍼텐셜을 초과하자마자, COUT는 음전기가 된다. 히스테리시스 제어 회로(230)는 높은 논리에서 HYST 를 비활성화시키고, 낮은 논리에서 신호(HYST)를 비활성화시킨다. 송신 게이트(206)는 비활성화되고, 송신 게이트(207)는 활성화되고 비례적인 전압은 저항기(204)의 제2단자로부터 현재 얻어진다. 현재 부가적인 전압 강하가 저항기(202 및 204)에 의해 도입되기 때문에, VDD는 COUT가 다시 활성화되기 전에 부가적인 양에 의해 감소되야 한다. 그러므로, 바이어스 회로(111)에 의해 제공된 히스테리시스는 변하는 전원 조건하에서 불안전성을 방지한다.
본 발명이 양호한 실시예의 문맥에서 설명되는 반면에, 상기 기술에 숙련된 자에 의해 본 발명은 많은 방법으로 변경될 수 있고 특별히 시작되고 상기 설명된 것이외의 많은 실시예를 가정할 수 있는 것이 명백해질 것이다. 예를들어, VSS는 거기에 기준에서의 부극성 전압에서 다른 전원 전원(VBAT, VDD및 VDSP)을 갖는 정극성 전원일 수 있었다. 더우기, 배터리 전압(VBAT)이 예시되었지만, 합성된 신호 프로세싱 시스템(22)은 높게 변하는 전원 전압이 사용될때 동일한 장점을 제공한다. 부가적으로, 동작 수명 동안 전압이 적어도 2.7 볼트인한, 다른 수 및 형태의 배터리는 사용될 수 있다. 다른 실시예에서, 디지탈 서브시스템(subsystem) (51)부분은 속도를 최대화시키기 위해 VDD에 결합될 수 있다. 역시 VDD는 스위치 모드 조절기로 불리우는 스위칭 조절기에 의해 발생될 수 있었다. 따라서, 첨부된 항에 의해 본 발명은 진정한 정신 및 범위내에 일치하는 본 발명의 모든 변경을 커버하는 것이 의도된다.

Claims (4)

  1. 합성된 신호 프로세싱 시스템에 있어서, 제1(70) 및 공통(71) 전원 전압 단자들에 연결되어, 상기 공통 전원 전압에 기준을 둔 제1소정의 퍼텐셜에서 제2전원 전압 즉, 상기 공통 전원 전압에 기준을 두며, 상기 제1전원 전압에서의 변화에 대해 일정한 것을 특징으로 하는 상기 제1전원 전압의 공칭 퍼텐셜의 절대값보다 작은 상기 제1소정의 퍼텐셜의 절대값을 제공하는 수단(41)과, 상기 제1(70) 및 공통(71) 전원 전압 단자에 연결되어, 상기 공통 전원 전압에 기준을 둔 제2소정의 퍼텐셜에서 제3전원 전압, 즉 상기 공칭 퍼텐셜의 상기 절대값보다 크며, 상기 제1전원 전압에서의 변화에 대해 일정하게 되는 것을 특징으로 하는 상기 제2소정 퍼텐셜의 절대값을 제공하는 수단(43)과 ; 상기 공통 전원 전압 단자(71)에 연결되어 상기 제2전원 전압을 수신하는 디지탈 서브 시스템(51), 및 상기 공통 전원 전압 단자(71)에 연결되어, 상기 제3전원 전압을 수신하는 아나로그 서브 시스템(60)을 구비하는 것을 특징으로 하는 합성된 신호 프로세싱 시스템.
  2. 합성된 신호 프로세싱 시스템(22)에 있어서, 제1(70) 및 공통(71) 전원 전압 단자들에 연결되어, 제1소정의 퍼텐셜에서 제2전원 전압을 제공하도록 상기 제1전원 전압을 조절하는 전압 조절기(41)와 ; 상기 제1(70) 및 공통(71) 전원 전압 단자에 연결되어 상기 제1전원 전압을 차지 펌핑(charge pumping)하며, 제3전원 전압을 공급하도록 상기 차지 펌핑된 전압을 조절하는 조절된 차지 펌프(43)와 ; 상기 공통 전원 전압 단자(71)에 연결되어 상기 제2전원 전압을 수신하는 디지탈 서브시스템(51); 및 상기 공통 전원 전압 단자(71)에 연결되어, 상기 제3전원 전압을 수신하는 아나로그 서브 시스템(60)을 구비하는 것을 특징으로 하는 합성된 신호 프로세싱 시스템.
  3. 외부 전압(70)에 의해 전원이 제공되는 합성된 신호 프로세싱 시스템(22)의 성능 개선 방법에 있어서, 제1소정의 레벨에 대해 외부 전압(70)을 조절하는 단계와; 합성된 신호 프로세싱 시스템(22)의 디지탈 시스템(28)에 상기 조절된 외부 전압을 제공하는 단계와; 상기 외부 전압(70)을 차지 펌핑하는 단계와; 제2소정의 레벨에 대해 상기 차지 펌핑된 외부 전압을 조절하는 단계; 및 상기 조절된 차지-펌핑된 외부 전압을 합성된 신호 프로세싱 시스템(22)의 아나로그 시스템(29)에 제공하는 단계를 포함하는 것을 특징으로 하는 합성된 신호 프로세싱 시스템의 성능 개선 방법.
  4. 합성된 신호 프로세싱 시스템(22)에 전원을 제공하는 방법에 있어서, 제1(70) 및 공통(71) 전원 전압 단자간에 배터리 전압을 제공하는 단계와; 제2전원 전압을 제공하기 위해 상기 배터리 전압을 조절하는 단계와; 상기 배터리 전압을 차지 펌핑하는 단계와; 제3전원 전압을 제공하기 위해 차지-펌핑된 배터리 전압을 조절하는 단계와; 상기 합성된 신호 프로세싱 시스템의 디지탈 서브 시스템(51)에 상기 제2전원 전압을 제공하는 단계; 및 상기 합성된 신호 프로세싱 시스템의 아나로그 서브 시스템(60)에 상기 제3전원 전압을 제공하는 단계를 포함하는 것을 특징으로 하는 합성된 신호 프로세싱 시스템에 전원 제공 방법.
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