JPH05235051A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH05235051A JPH05235051A JP3817092A JP3817092A JPH05235051A JP H05235051 A JPH05235051 A JP H05235051A JP 3817092 A JP3817092 A JP 3817092A JP 3817092 A JP3817092 A JP 3817092A JP H05235051 A JPH05235051 A JP H05235051A
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- insulating film
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Abstract
(57)【要約】 （修正有）
【目的】 短ゲート長、低寄生抵抗などの微細化が容易
で、高歩留り、高信頼、低価格などの特長をもつ高性能
な電界効果型トランジスタの製造方法を提供する。 【構成】 第１の絶縁膜９を堆積・開口し、第２の絶縁
膜を堆積・異方性加工した後、半導体層８、必要に応じ
て更に部分的に半導体層７及び６を選択エッチングし、
ゲート電極１２を堆積・加工する。更に、ゲート電極１
２及び絶縁膜１０をマスクにオーミック電極１３を形成
する。 【効果】 寄生抵抗の低減及びゲート長の短縮が可能な
ため、素子の性能を大幅に向上できる効果を有してい
る。しかも、ゲート電極用絶縁膜側壁を用いているた
め、ゲートとオーミック電極との短絡も発生しにくく、
高信頼な素子を作製できる。更に、光学露光法を適用で
きるため、製造時間の短縮及び高歩留りが期待でき、製
造価格の低減にも優れている。
で、高歩留り、高信頼、低価格などの特長をもつ高性能
な電界効果型トランジスタの製造方法を提供する。 【構成】 第１の絶縁膜９を堆積・開口し、第２の絶縁
膜を堆積・異方性加工した後、半導体層８、必要に応じ
て更に部分的に半導体層７及び６を選択エッチングし、
ゲート電極１２を堆積・加工する。更に、ゲート電極１
２及び絶縁膜１０をマスクにオーミック電極１３を形成
する。 【効果】 寄生抵抗の低減及びゲート長の短縮が可能な
ため、素子の性能を大幅に向上できる効果を有してい
る。しかも、ゲート電極用絶縁膜側壁を用いているた
め、ゲートとオーミック電極との短絡も発生しにくく、
高信頼な素子を作製できる。更に、光学露光法を適用で
きるため、製造時間の短縮及び高歩留りが期待でき、製
造価格の低減にも優れている。
Description
【０００１】
【産業上の利用分野】本発明は、高性能な電界効果型ト
ランジスタ（ＦＥＴ）の製造方法に関するものである。
ランジスタ（ＦＥＴ）の製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓなどの III−Ｖ属化合物半導体
ＦＥＴを用いた高周波素子及び高速かつ低消費電力ＬＳ
Ｉの研究開発が盛んに行われている。中でも素子サイズ
の縮小、寄生抵抗や容量の低減、素子及び製造プロセス
の高信頼性維持は、今後の素子やＬＳＩの高性能化を図
る上で益々重要となってくる。
ＦＥＴを用いた高周波素子及び高速かつ低消費電力ＬＳ
Ｉの研究開発が盛んに行われている。中でも素子サイズ
の縮小、寄生抵抗や容量の低減、素子及び製造プロセス
の高信頼性維持は、今後の素子やＬＳＩの高性能化を図
る上で益々重要となってくる。
【０００３】従来技術においては、特に低ゲート抵抗及
び短ゲート長を実現する場合、多層レジストを用いた電
子線描画法が用いられていた。しかしながら、露光条件
の再現性確保及び露光時間短縮に難点があり、ＬＳＩ等
の高集積化技術に対する適応性は必ずしも良好ではなか
った。また、ソース・ゲート電極間距離の短縮により寄
生抵抗の低減を図る場合においても、ゲート電極とソー
ス電極の短絡の問題が大きく、その間隔を十分に短縮
し、低抵抗化できないでいた。
び短ゲート長を実現する場合、多層レジストを用いた電
子線描画法が用いられていた。しかしながら、露光条件
の再現性確保及び露光時間短縮に難点があり、ＬＳＩ等
の高集積化技術に対する適応性は必ずしも良好ではなか
った。また、ソース・ゲート電極間距離の短縮により寄
生抵抗の低減を図る場合においても、ゲート電極とソー
ス電極の短絡の問題が大きく、その間隔を十分に短縮
し、低抵抗化できないでいた。
【０００４】
【発明が解決しようとする課題】本発明の目的は、この
ような従来の問題を解決し、素子サイズの縮小及び寄生
抵抗の低減が可能な高性能電界効果型トランジスタの製
造方法を提供することにある。
ような従来の問題を解決し、素子サイズの縮小及び寄生
抵抗の低減が可能な高性能電界効果型トランジスタの製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタの製造方法は、半導体層上に堆積した第１の絶
縁膜を部分的に開口する工程と、第２の絶縁膜を堆積す
る工程と、第２の絶縁膜の異方性ドライエッチングを行
い、第１の絶縁膜の開口部に第２の絶縁膜の側壁を形成
する工程と、前記半導体層を選択的にエッチングする工
程と、ゲート電極材料を堆積及び加工する工程と、第１
の絶縁膜を選択的に除去する工程と、ゲート電極及び第
２の絶縁膜をマスクにしてオーミック電極材料を堆積す
る工程とを少なくとも含むことを特徴とする。
ンジスタの製造方法は、半導体層上に堆積した第１の絶
縁膜を部分的に開口する工程と、第２の絶縁膜を堆積す
る工程と、第２の絶縁膜の異方性ドライエッチングを行
い、第１の絶縁膜の開口部に第２の絶縁膜の側壁を形成
する工程と、前記半導体層を選択的にエッチングする工
程と、ゲート電極材料を堆積及び加工する工程と、第１
の絶縁膜を選択的に除去する工程と、ゲート電極及び第
２の絶縁膜をマスクにしてオーミック電極材料を堆積す
る工程とを少なくとも含むことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００７】図１，図２は、本発明の一実施例の電界効
果型トランジスタの主な製造工程を示す要素工程図であ
る。尚、図１，図２においては、見やすくするためにゲ
ート電極近傍のみを拡大して示している。
果型トランジスタの主な製造工程を示す要素工程図であ
る。尚、図１，図２においては、見やすくするためにゲ
ート電極近傍のみを拡大して示している。
【０００８】まず、図１（ａ）に示すように、半絶縁性
のＧａＡｓ基板１、膜厚約５００ｎｍでアンドープのＧ
ａＡｓ層（バッファ層）２、膜厚約１５ｎｍでアンドー
プのＩｎＧａＡｓ層（チャネル層）３、不純物密度が約
３×１０18ｃｍ-3で膜厚約２０ｎｍのｎ型ＧａＡｓ層
４、膜厚約３ｎｍでアンドープのＡｌＧａＡｓ層５、不
純物密度が約３×１０18ｃｍ-3で膜厚約１５ｎｍのｎ型
ＧａＡｓ層６、膜厚約３ｎｍでアンドープのＡｌＧａＡ
ｓ層７、不純物密度が約４×１０18ｃｍ-3で膜厚約５０
ｎｍのｎ型ＧａＡｓ層８を、分子線エピタキシャル（Ｍ
ＢＥ）法を用いて作製した。
のＧａＡｓ基板１、膜厚約５００ｎｍでアンドープのＧ
ａＡｓ層（バッファ層）２、膜厚約１５ｎｍでアンドー
プのＩｎＧａＡｓ層（チャネル層）３、不純物密度が約
３×１０18ｃｍ-3で膜厚約２０ｎｍのｎ型ＧａＡｓ層
４、膜厚約３ｎｍでアンドープのＡｌＧａＡｓ層５、不
純物密度が約３×１０18ｃｍ-3で膜厚約１５ｎｍのｎ型
ＧａＡｓ層６、膜厚約３ｎｍでアンドープのＡｌＧａＡ
ｓ層７、不純物密度が約４×１０18ｃｍ-3で膜厚約５０
ｎｍのｎ型ＧａＡｓ層８を、分子線エピタキシャル（Ｍ
ＢＥ）法を用いて作製した。
【０００９】次に、図１（ｂ）に示すように、ＳｉＯ2
膜（絶縁膜）９を約３００ｎｍ堆積し、光学露光法を用
いてフォトレジスト（ＰＲ）をパターンニングした後、
ＣＦ4 ガスを用いてＳｉＯ2 膜９のドライエッチングを
行い、約０．５μｍの開口部を形成する。この後ＳｉＮ
膜（絶縁膜）１０をプラズマＣＶＤ法を用いて約１５０
ｎｍ堆積する。
膜（絶縁膜）９を約３００ｎｍ堆積し、光学露光法を用
いてフォトレジスト（ＰＲ）をパターンニングした後、
ＣＦ4 ガスを用いてＳｉＯ2 膜９のドライエッチングを
行い、約０．５μｍの開口部を形成する。この後ＳｉＮ
膜（絶縁膜）１０をプラズマＣＶＤ法を用いて約１５０
ｎｍ堆積する。
【００１０】次に、図１（ｃ）に示すように、ＣＦ4 ガ
スを用いてＳｉＮ膜１０の異方性ドライエッチングを行
い、側壁（厚さ約１００ｎｍ）を形成する。この後Ｃｌ
2 とＳＦ6 の混合ガスを用いてｎ型ＧａＡｓ層８を選択
的にエッチングする。この時、ＡｌＧａＡｓ層７はこの
ガスではほとんどエッチングされないため、エッチング
はこの層上で自動的に停止する。通常この領域はエンハ
ンスメント型（Ｅ−）ＦＥＴのゲート部となる。ディプ
リーション型（Ｄ−）ＦＥＴを混載したい場合には、図
２（ｄ）に示すように、Ｅ−ＦＥＴ領域をＰＲでマスク
し、ＨＦでＡｌＧａＡｓ層７を除去した後、再びＣｌ2
とＳＦ6 の混合ガスを用いてｎ型ＧａＡｓ層６を選択的
にエッチングする。この時、ＡｌＧａＡｓ層５はこのガ
スではほとんどエッチングされないため、エッチングは
この層上で自動的に停止する。
スを用いてＳｉＮ膜１０の異方性ドライエッチングを行
い、側壁（厚さ約１００ｎｍ）を形成する。この後Ｃｌ
2 とＳＦ6 の混合ガスを用いてｎ型ＧａＡｓ層８を選択
的にエッチングする。この時、ＡｌＧａＡｓ層７はこの
ガスではほとんどエッチングされないため、エッチング
はこの層上で自動的に停止する。通常この領域はエンハ
ンスメント型（Ｅ−）ＦＥＴのゲート部となる。ディプ
リーション型（Ｄ−）ＦＥＴを混載したい場合には、図
２（ｄ）に示すように、Ｅ−ＦＥＴ領域をＰＲでマスク
し、ＨＦでＡｌＧａＡｓ層７を除去した後、再びＣｌ2
とＳＦ6 の混合ガスを用いてｎ型ＧａＡｓ層６を選択的
にエッチングする。この時、ＡｌＧａＡｓ層５はこのガ
スではほとんどエッチングされないため、エッチングは
この層上で自動的に停止する。
【００１１】次に、図２（ｅ）に示すように、ゲート電
極用金属Ｗ１２を堆積し、ＰＲ膜でパターンニングした
後、ＳＦ6 ガスでドライエッチングを行い、Ｙ字型ゲー
ト電極を形成する。更に、ＳｉＯ2 膜９を緩衝ＨＦ液で
選択的に除去する。
極用金属Ｗ１２を堆積し、ＰＲ膜でパターンニングした
後、ＳＦ6 ガスでドライエッチングを行い、Ｙ字型ゲー
ト電極を形成する。更に、ＳｉＯ2 膜９を緩衝ＨＦ液で
選択的に除去する。
【００１２】次に、図２（ｆ）に示すように、Ｎｉ／Ａ
ｕ／Ｇｅによるオーミック電極１３を堆積し、アロイの
後、ＳｉＮ膜１０を除去し、ＳｉＯn を用いて素子を保
護し、配線を形成して完成させる。
ｕ／Ｇｅによるオーミック電極１３を堆積し、アロイの
後、ＳｉＮ膜１０を除去し、ＳｉＯn を用いて素子を保
護し、配線を形成して完成させる。
【００１３】本発明によって得られた素子の構造におい
ては、ゲート長が約０．３μｍ、ゲート・ソース間及び
ゲート・ドレイン間距離が約０．１μｍというように非
常に微細となっている。また、光学露光法を用いている
ため、均一性，歩留りにも優れている。
ては、ゲート長が約０．３μｍ、ゲート・ソース間及び
ゲート・ドレイン間距離が約０．１μｍというように非
常に微細となっている。また、光学露光法を用いている
ため、均一性，歩留りにも優れている。
【００１４】尚、本発明は、ＩｎＰ，ＩｎＡｌＡｓ，Ｇ
ａＳｂ，ＩｎＳｂ，ＧａＩｎＰなど他の半導体材料、δ
ドーピング，チャネルドーピングなど他のドーピング方
法あるいはドーピング領域、更にＡｌＮ，ＧａＮなど他
の絶縁膜材料などに対しても適応できることは容易に類
推できる。
ａＳｂ，ＩｎＳｂ，ＧａＩｎＰなど他の半導体材料、δ
ドーピング，チャネルドーピングなど他のドーピング方
法あるいはドーピング領域、更にＡｌＮ，ＧａＮなど他
の絶縁膜材料などに対しても適応できることは容易に類
推できる。
【００１５】
【発明の効果】以上説明したように本発明の電界効果型
トランジスタの製造方法は、寄生抵抗の低減及びゲート
長の短縮が可能なため、素子の性能を大幅に向上できる
効果を有している。しかも、ゲート電極用絶縁膜側壁を
用いているため、ゲートとオーミック電極との短絡も発
生しにくく、高信頼な素子を作製できる。更に、光学露
光法を適用できるため、製造時間の短縮及び高歩留りが
期待でき、製造価格の低減にもすぐれている。
トランジスタの製造方法は、寄生抵抗の低減及びゲート
長の短縮が可能なため、素子の性能を大幅に向上できる
効果を有している。しかも、ゲート電極用絶縁膜側壁を
用いているため、ゲートとオーミック電極との短絡も発
生しにくく、高信頼な素子を作製できる。更に、光学露
光法を適用できるため、製造時間の短縮及び高歩留りが
期待でき、製造価格の低減にもすぐれている。
【図面の簡単な説明】
【図１】本発明の一実施例の電界効果型トランジスタの
主な製造工程を示す要素工程図である。
主な製造工程を示す要素工程図である。
【図２】本発明の一実施例の電界効果型トランジスタの
主な製造工程を示す要素工程図である。
主な製造工程を示す要素工程図である。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓ層 ３ アンドープＩｎＧａＡｓ層 ４ ｎ型ＧａＡｓ層 ５ アンドープＡｌＧａＡｓ層 ６ ｎ型ＧａＡｓ層 ７ アンドープＡｌＧａＡｓ層 ８ ｎ型ＧａＡｓ層 ９ ＳｉＯ2 膜 １０ ＳｉＮ膜 １１ エッチングガス １２ ゲート電極 １３ オーミック電極
Claims (1)
- 【請求項１】半導体層上に堆積した第１の絶縁膜を部分
的に開口する工程と、 第２の絶縁膜を堆積する工程と、 第２の絶縁膜の異方性ドライエッチングを行い、第１の
絶縁膜の開口部に第２の絶縁膜の側壁を形成する工程
と、 前記半導体層を選択的にエッチングする工程と、 ゲート電極材料を堆積及び加工する工程と、 第１の絶縁膜を選択的に除去する工程と、 ゲート電極及び第２の絶縁膜をマスクにしてオーミック
電極材料を堆積する工程とを少なくとも含むことを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3817092A JPH05235051A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3817092A JPH05235051A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235051A true JPH05235051A (ja) | 1993-09-10 |
Family
ID=12517924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3817092A Pending JPH05235051A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235051A (ja) |
-
1992
- 1992-02-25 JP JP3817092A patent/JPH05235051A/ja active Pending
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