JPH05232958A - 電子楽器 - Google Patents

Abstract

(57)【要約】 【目的】 多くの同時発音チャンネル数を備えても容易
にトランケート処理を行うことができる電子楽器を実現
する。 【構成】 楽音合成手段が複数の発音チャンネルのエン
ベロープに関するデータ圧縮されたエンベロープ情報を
出力し、制御手段がエンベロープ情報に基づき楽音合成
手段に出力する楽音情報を制御する。これにより、従来
のように、エンベロープ値という比較的情報量の多いエ
ンベロープ値を用いることなく、トランケート処理を行
うことが可能になる。

Description

【発明の詳細な説明】 【産業上の利用分野】

【０００１】この発明は、例えば電子ピアノ等、複数の
楽音を同時に発音し得る電子楽器に関する。

【０００２】

【従来の技術】周知のように、電子ピアノ等の電子楽器
では、複数の発音チャンネルを備えており、複数の楽音
を同時に発音させるように構成されている。この種の電
子楽器においては、全ての発音チャンネルが発音中であ
る時に押鍵がなされ、これにより新たな発音要求が発生
した場合、いずれかの発音チャンネルの楽音発生を停止
させると共に、その発音チャンネルを開放して新たな発
音を割り当てるトランケート処理が行われる。

【０００３】こうしたトランケート処理には、全発音チ
ャンネルの内、最も古く押鍵状態にされたチャンネルを
検出し、これに新たな発音を割り当てる方式や、最も古
く離鍵状態にされたチャンネルに割り当てる方式などが
実現されている。また、特公昭５３−１６５４号公報に
は、エンベロープ信号レベルの減衰が最も進んでいる発
音チャンネルを検出し、このチャンネルに新たな発音を
割り当てる技術が開示されている。

【０００４】

【発明が解決しようとする課題】さて、近年の電子楽器
においては、楽器各部を制御するＣＰＵと、このＣＰＵ
から供給される演奏情報、例えば、押離鍵操作に応じた
キーオン／オフ信号、キーコード、タッチ情報や音色情
報等に基づいて所望の楽音を合成する楽音合成回路とが
分割して設けられている場合が多い。この種の電子楽器
において、上述した特公昭５３−１６５４号公報に開示
のトランケート処理を行うには、全発音チャンネルのエ
ンベロープレベルを所定周期（例えば、１０ｍｓｅｃ）
毎に検出し、これをＣＰＵ側に供給する構成が要求され
る。

【０００５】ところで、上記構成において、楽音合成回
路側が多くの同時発音チャンネルを備えている場合、楽
音合成回路側からＣＰＵ側へ、エンベロープ値という比
較的情報量の多いデータを全発音チャンネル分転送し、
ＣＰＵは各発音チャンネルのエンベロープ値を検出して
トランケートすべき発音チャンネルを決定することにな
る。このため、ＣＰＵ側ではこれに多くの処理時間を費
やすことになる。加えて、ＣＰＵ側はこれ以外にも楽器
各部を制御する各種タスクを有しており、多チャンネル
のトランケート処理は多大な負荷となっている。

【０００６】そして、こうしたＣＰＵに与える多大な負
荷が、例えば、発音タイミングの遅れ等として表れた場
合には、楽器として重大なデメリットになり得る。した
がって、発音チャンネル数の多い楽音合成回路は、実
際、ハードウェア的には構成可能であっても、処理時間
の関係からソフトウェア的に実現困難となってしまう訳
である。このような問題は、主に、楽音合成回路側から
ＣＰＵ側へ、エンベロープ値という比較的情報量の多い
データを送出することに起因している。この発明は上述
した事情に鑑みてなされたもので、多くの同時発音チャ
ンネル数を備えても、時間的制約を受けずに楽音制御を
行うことができる電子楽器に関する。

【０００７】

【課題を解決するための手段】この発明は、入力される
楽音情報に基づき所定のエンベロープが付与された楽音
信号を出力する複数の発音チャンネルを有するととも
に、前記複数の発音チャンネルのエンベロープに関する
データ圧縮されたエンベロープ情報を出力する楽音合成
手段と、入力される演奏データに基づき前記楽音情報を
出力するとともに、前記楽音合成手段から出力されたエ
ンベロープ情報に基づき前記楽音情報を制御する制御手
段とを具備することを特徴としている。

【０００８】

【作用】上記構成によれば、楽音合成手段が複数の発音
チャンネルのエンベロープに関するデータ圧縮されたエ
ンベロープ情報を出力し、制御手段がエンベロープ情報
に基づき楽音合成手段に出力する楽音情報を制御する。
したがって、従来のように、エンベロープ値という比較
的情報量の多いデータを用いないため、時間的制約を受
けずに楽音制御を行うことが可能になる。

【０００９】

【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。 Ａ．実施例の全体構成 図１はこの発明の一実施例である電子ピアノの全体構成
を示すブロック図である。この図において、１は鍵盤で
ある。この鍵盤１は、各鍵毎の押離鍵操作および押鍵速
度を検出し、これらに対応した各種信号を発生する。１
ａは鍵盤インターフェイスであり、鍵盤１から供給され
る各種信号に基づき、キーオン信号ＫＯＮ、キーオフ信
号ＫＯＦ、キーコードＫＣおよび押鍵速度信号ＫＶを出
力する。２はこの電子ピアノ各部を制御するＣＰＵであ
り、その動作の詳細に関しては後述する。

【００１０】３はＣＰＵ２によってロードされる各種制
御プログラムや、これら制御プログラムにおいて用いら
れる各種データテーブル、あるいは音色データなどが記
憶されるＲＯＭである。４はＣＰＵ２においてなされる
各種演算結果や、レジスタ値が一時記憶されるＲＡＭで
ある。５は、例えばダンパペダルやエクスプレションペ
ダル等の電子ピアノに配設される操作子である。この操
作子５の内、ダンパペダルは操作量に応じて楽音の減衰
量を制御するものである。５ａは操作子インターフェイ
スであり、操作子５から供給される各種信号をもとに、
操作量に応じた信号や、操作速度を表す信号を発生す
る。

【００１１】６はこの電子ピアノのパネル面に各種配設
されるパネルスイッチである。このパネルスイッチ６の
内には、エンベロープジェネレータの動作モードを切換
えるモードスイッチや、発生する楽音の音色を決める音
色スイッチ等がある。６ａはパネルインタフェースであ
り、各パネルスイッチ６の操作に対応した操作信号を発
生する。なお、このパネルインタフェース６ａは、上述
したモードスイッチが操作された場合、動作モードを指
定するデータＴＹＰＥを発生する。また、音色スイッチ
が操作された場合には、音色を指定する音色番号ＴＣを
発生する。

【００１２】次に、７はＣＰＵ２よりバスを介して供給
される各種信号に基づき楽音合成を行い、これにより形
成される楽音信号Ｗを出力する楽音合成回路である。な
お、この楽音合成回路７の構成については後述する。Ｓ
Ｓはサウンドシステムである。このサウンドシステムＳ
Ｓは、楽音信号Ｗに対してフィルタリングを施して不要
ノイズの除去、あるいは効果音処理などを施した後、こ
れを増幅してスピーカＳＰから楽音として発音させる。
このような構成による実施例は、特に、楽音合成回路７
に多くの同時発音チャンネルを備え、これら全ての発音
チャンネルのエンベロープ値をモニタし、この内の発音
終了と見做せる発音チャンネルを表す情報を非時分割で
ＣＰＵ２に与え、これに基づく発音割り当てがなされる
ことを特徴としている。以下、上述した各部の構成につ
いて詳述する。

【００１３】Ｂ．楽音合成回路７の構成 次に、図２は、楽音合成回路７の構成を示すブロック図
である。この図において、８はアドレス設定回路であ
り、後述するインタフェース回路１６から供給される各
種信号に基づいて波形読み出しアドレスを設定する。す
なわち、このアドレス設定回路８は、インターフェイス
回路１６から供給されるキーオンパルス信号ＫＯＮＰ、
キーオフパルス信号ＫＯＦＰ、キーコードＫＣおよび押
鍵速度信号ＫＶに従って、波形記憶回路１０のＡＴＴＡ
ＣＫ部テーブルおよびＬＯＯＰ部テーブル（後述する）
をＡＤＤＲ／ＤＡＴＡ ＢＵＳを介して参照し、アタッ
ク部読出開始アドレスＳＴＡＲＴ．ＡＤおよび、アタッ
ク部読出終了アドレスＥＮＤ．ＡＤを発生して、これを
アドレス生成回路９に供給する。

【００１４】このキーオンパルス信号ＫＯＮＰ／キーオ
フパルス信号ＫＯＦＰは、鍵盤１における押離鍵操作に
応じて発生する信号であり、キーコードＫＣは、押鍵操
作に対応した音高を表す情報である。また、このアドレ
ス設定回路８にあっては、波形記憶回路１０からアタッ
ク波形を読み出させるため、読み出しモードを表す信号
ＭＯＤＥを発生する。ここで、アタック波形を読み出さ
せる場合、該アタック波形は繰り返し読出する必要がな
いので、信号ＭＯＤＥは１回の読み出しを指示する「Ｍ
ＯＤＥ＝０」として出力される。

【００１５】１１は位相発生回路であり、上述したキー
オン信号ＫＯＮＰが与えられた場合、キーコードＫＣに
対応した位相情報を発生する。この位相情報は、発生楽
音のピッチ（音高）を指示するものであり、整数部Ｉと
小数部Ｆとから構成されている。アドレス生成回路９
は、アドレス設定回路８から供給されるアタック部読出
開始アドレスＳＴＡＲＴ．ＡＤに対して位相発生回路１
１から供給される位相情報の整数部Ｉを順次累算し、波
形情報の読み出しアドレスＡＤを出力する。

【００１６】また、アドレス生成回路９は、その出力す
る読み出しアドレスＡＤが、アタック部読み出し波形の
終了アドレスＥＮＤ．ＡＤと同一になると、上述したア
ドレス設定回路８に対して、ループ波形要求信号ＬＯＯ
Ｐ．ＲＥＱを出力する。また、この場合には、位相発生
回路１１に対して、生成している位相情報をリセットす
るためのリセット要求信号ＲＥＳＥＴ．ＲＥＱを出力す
る。

【００１７】上記ループ波形要求信号ＬＯＯＰ．ＲＥＱ
が供給されたアドレス設定回路８は、波形記憶回路１０
よりループ部波形読出開始アドレスＳＴＡＲＴ．ＡＤ
と、ループ部波形読出終了アドレスＥＮＤ．ＡＤとを読
出し、これをアドレス生成回路９に供給する。この場
合、ループ部波形は、繰り返し読み出しする必要がある
ので、信号ＭＯＤＥが繰り返し読出を指示する「ＭＯＤ
Ｅ＝１」として出力される。このように、読み出し開始
アドレスＳＴＡＲＴ．ＡＤに対して順次累算される位相
情報の整数部Ｉにより得られるアドレス信号ＡＤが、波
形記憶回路１０に与えられる。これにより、波形記憶回
路１０に記憶される波形情報が読み出され、波形信号Ｗ
１として出力される。

【００１８】次に、１２は補間回路である。この補間回
路１２は、波形信号Ｗ１を前述した位相情報の小数部Ｆ
に基づいて補間演算を行い、この結果得られる信号Ｗ２
を出力する。ここで行われる補間演算は、隣接するサン
プル間、すなわち、２つの波形情報を小数部Ｆによって
一次直線補間しても良いし、２以上の波形情報を一時記
憶して高次の補間を行っても良い。

【００１９】１３はエンベロープ生成回路（エンベロー
プジェネレータ）である。このエンベロープ生成回路１
３は、インターフェイス回路１６から供給されるキーオ
ンパルス信号ＫＯＮＰ、キーオフパルス信号ＫＯＦＰ、
キーコードＫＣ、押鍵速度信号ＫＶおよび音色番号ＴＣ
に対応した波形形状のエンベロープ信号ＥＮＶを生成す
る。また、このエンベロープ生成回路１３にあっては、
各発音チャンネル（この例では、８チャンネル同時発
音）の発音状態を表すエンベロープ情報ＥＮ（後述す
る）を発生する。さらに、この回路１３にあっては、後
述するように、他の実施例（図１７参照）において示す
構成により、各発音チャンネルの内、トランケートすべ
き発音チャンネルを表すトランケート信号ＴＲＣ（後述
する）を発生する。

【００２０】このエンベロープ生成回路１３では、ま
ず、外部から供給される音色番号ＴＣ（図示略）によっ
て所定波形を有するエンベロープ信号ＥＮＶが規定さ
れ、押鍵速度信号ＫＶに基づき、該信号ＥＮＶの最大振
幅レベル（アタックレベル）が設定される。さらに、キ
ーコードＫＣに応じてエンベロープ信号ＥＮＶのレート
（進み具合）が制御される。なお、この信号ＥＮＶのレ
ートの内、減衰レートは異なる２つのレートによる２段
減衰過程（後述する）、あるいは通常の１段減衰過程を
とる。また、キーオンパルス信号ＫＯＮＰ及びキーオフ
パルス信号ＫＯＦＰは、エンベロープ信号ＥＮＶを形成
する際のタイミング制御に用いられる。１４は乗算回路
であり、エンベロープ生成回路１３から出力されるエン
ベロープ信号ＥＮＶを反転した信号と補間回路１２から
出力される信号Ｗ２とを乗算し、この乗算結果を上述し
た楽音信号Ｗとして出力する。

【００２１】Ｃ．波形記憶回路１０の構成 次に、図３は、前述した波形記憶回路１０（図２参照）
に具備される波形メモリの記憶形態を示すメモリマップ
図である。この波形メモリには、楽音立上がりの際に用
いられるアタック波形部と、このアタック波形部から発
生楽音を維持するのに用いられるループ波形部とがそれ
ぞれ独立して記憶されている。楽音立上がり部分のアタ
ック波形は、楽器固有の音色を決める非常に特徴的な波
形であるため、その情報量を圧縮するのが難しい。一
方、これに対し、定常部となるループ波形は、変化が少
なく、同一波形にエンベロープを付与し、これを繰り返
し読み出しするため、その情報量を圧縮することができ
る。

【００２２】図３では、それらの内、アタック波形部の
記憶形態の概念を示している。すなわち、この波形メモ
リでは、押鍵速度およびその押鍵された鍵域に対応させ
てアタック波形部の記憶領域を分割し、これに基づいて
異なった波形が得られるようにしている。なお、この図
に示すＷＡ（Ｍ，Ｎ）は、記憶領域の配列要素を表して
いる。このような記憶領域の分割は、各押鍵速度、各音
高毎にするのが理想的である。しかしながら、このよう
にすると、メモリ占有領域が増すため、それぞれに代表
的な波形を具備させる場合が多い。

【００２３】次に、図４は、上述した波形メモリの概念
に基づき、実際のメモリ上で配置された場合の具体例を
示すメモリ配置図である。すなわち、図４（ａ）は波形
メモリ全体の構成を示すメモリマップであり、同図
（ｂ）はアタック部テーブルの内容を示すメモリマップ
である。これらメモリマップにおいて、ＩＴレンジおよ
びＫＣレンジは、図３に示す押鍵速度とキーバンク（音
高）とを幾つに分割するかを示す数値である。これらレ
ンジに続いて、分割された各領域毎の波形情報の読み出
し開始アドレスおよび読み出し終了アドレスが登録され
る。

【００２４】次いで、同図（ｃ）は、ループ部テーブル
の内容を示すメモリマップであり、その構成については
上述のアタック部のものと同等である。なお、このルー
プ部テーブルでは、アタック部波形と同様にその記憶領
域が分割されているが、それぞれのＩＴレンジおよびＫ
Ｃレンジを異ならせることにより、分割形態を異ならせ
ることもできる。次に、同図（ｄ）は、波形記憶部の内
容を示すメモリマップである。ここでは、上記アタック
部テーブルとループ部テーブルとによって指定されたア
ドレスに、各波形情報が記憶されている。なお、それぞ
れの波形情報は、各波形間の接続を容易にするため、ア
タック波形では読み出し終了アドレスにおいて０位相が
補償され、また、ループ波形では読み出し開始アドレス
と読み出し終了アドレスとの双方において０位相が補償
されている。

【００２５】Ｄ．インタフェース回路１６の構成 図５は、前述したインタフェース回路１６の構成を示す
ブロック図である。この図に示すように、インタフェー
ス回路１６は、ＣＰＵ２から供給される各種信号から楽
音合成に必要な各種動作パラメータを発生する。また、
エンベロープ生成回路１３から非時分割で供給されるエ
ンベロープ情報ＥＮ、あるいはトランケート信号ＴＲＣ
を記憶する。ＣＰＵ２は、記憶されたエンベロープ情報
ＥＮ、あるいはトランケート信号ＴＲＣを所定のタイミ
ングで読み出す。なお、このインターフェイス回路１６
では、複音発音（例えば、８音同時発音）を実現するた
め、上記動作パラメータ（ＫＯＮＰ，ＫＯＮ，ＫＯＦ
Ｐ，ＫＯＦ，ＴＣ，ＴＹＰＥ，ＫＣ，ＫＶ）を時分割で
生成し、これを楽音合成回路７の各種回路に供給するよ
うに構成されている。なお、パラメータＫＯＮは、ＫＯ
ＮＰの入力に応じて１にセットされＫＯＦＰの発生に応
じてリセットされ、パラメータＫＯＦは、ＫＯＦＰの入
力に応じて１にセットされＫＯＮＰの発生に応じてリセ
ットされる。

【００２６】Ｅ．エンベロープ生成回路１３の構成 前述したエンベロープ生成回路１３は、レート／ターゲ
ット設定部２０と、状態制御部２３と、エンベロープ形
成部３０と、エンベロープ情報発生部４０とからなり、
以下では、これら各部の構成について順次説明する。 レート／ターゲット設定部２０の構成 まず、図６はレート／ターゲット設定部２０の構成を示
すブロック図である。この図において、２１は変換テー
ブルであり、供給されるキーコードＫＣおよび音色番号
ＴＣに応じて変換テーブルを参照し、各種パラメータを
発生する。この各種パラメータとは、アタックレートＡ
Ｒ、第１ディケイレートＤ１Ｒ、第１ディケイレベルＤ
１Ｌ、第２ディケイレートＤ２Ｒ、第２ディケイレベル
Ｄ２Ｌおよび第３ディケイレートＤ３Ｒである。

【００２７】ここで、上記パラメータについて、図１０
（ロ）に示すエンベロープ波形例を参照して説明する。
まず、アタックレートＡＲとは、キーオンと共に立上が
るエンベロープ波形の傾きを表すデータである。第１お
よび第２ディケイレートＤ１Ｒ，Ｄ２Ｒとは、それぞれ
２段減衰過程を再現する減衰レートである。すなわち、
エンベロープ波形の立上がりピークから第１ディケイレ
ベルＤ１Ｌにまで減衰する場合には、この第１ディケイ
レートＤ１Ｒで減衰し、続いて第２ディケイレベルＤ２
Ｌにまで減衰する際に第２ディケイレートＤ２Ｒが使用
される。また、第３ディケイレートとは、サステイン状
態後にリリースされる際の減衰レートとなる。

【００２８】次に、再び図６に戻り、レート／ターゲッ
ト設定部２０の構成について説明する。図において、２
２は選択回路である。この選択回路２２は、現在の波形
制御状態を表すステート信号Ｓ１，Ｓ０に基づき、次に
波形制御する際の指標となる制御パラメータ（ＲＡＴ
Ｅ，ＴＡＲＧＥＴ，ＨＯＬＤ，ＡＴ０）を生成する。こ
の制御パラメータの内、ＲＡＴＥはエンベロープ信号Ｅ
ＮＶの傾きを表すデータであり、例えば、キーオンと共
にエンベロープ波形を立上がらせる場合、アタックレー
トＡＲが選択され、これがデータＲＡＴＥとして次段へ
出力される。また、エンベロープ波形を減衰させる場合
には、第１ディケイレートＤ１Ｒ、第２ディケイレート
Ｄ２Ｒおよび第３ディケイレートＤ３Ｒのいずれかが選
択され、データＲＡＴＥとして出力される。この選択に
際しては、上記ステート信号Ｓ１，Ｓ０が参照される。

【００２９】次に、上記制御パラメータの内、データＴ
ＡＲＧＥＴは減衰過程にあるエンベロープ信号ＥＮＶの
振幅を制御する際の目標値であり、上述した第１ディケ
イレベルＤ１Ｌおよび第２ディケイレベルＤ２Ｌのいず
れかが選択される。また、データＨＯＬＤとは、エンベ
ロープ波形におけるサステイン状態を形成する際に参照
されるデータである。また、データＡＴ０は、エンベロ
ープ波形立上がり部分のアタックレベルを表すデータで
ある。なお、このように一意的にアタックレベルを発生
しているのは、発音開始時の遅れを防ぐためである。例
えば、テーブル参照方式でアタックレベルを発生させる
ようにすると、楽音発生に際してディレイが生じ、発音
の開始が遅れてしまうからである。

【００３０】状態制御部２３の構成 図７は、状態制御部２３の構成を示す回路図である。こ
の状態制御部２３はＬＳＩ化された状態管理ユニット２
３ａとタイミング制御ユニット２３ｂとから構成されて
いる。この図において、２４，…，２４は入力信号を反
転して出力するインバータである。２５，２５はシフト
レジスタであり、エンベロープ信号ＥＮＶの状態を表す
ステート信号Ｓ１，Ｓ０がそれぞれ一時記憶される。２
６は、マトリクス配置され、図中の白丸で示される各入
力信号の論理積を出力するアンドゲート、２７はオアゲ
ートである。

【００３１】状態管理ユニット２３ａは、現在のエンベ
ロープ信号ＥＮＶの状態と、各部から供給される入力情
報ＩＤとに応じて、次に制御すべき状態を表すステート
データＤＳを発生する。このステートデータＤＳの生成
過程については、後述する。

【００３２】タイミング制御ユニット２３ｂは、上記ユ
ニット２３ａと同様に、現在の状態と各部から供給され
る入力情報ＩＤとに応じて、エンベロープ発生部３０
（後述する）に対し、次にロードすべきデータを指示す
る選択信号ＳＥＬを発生する。例えば、図中に示すライ
ンＡに示す入力関係では、ダンプ状態にあり、かつ、現
在の状態が「３」の場合には、信号「ＡＤＤＥＲ ＳＥ
Ｌ」（後述する）が生成される。なお、このようにして
生成される選択信号ＳＥＬは、後述するエンベロープ形
成部３０において用いられる。

【００３３】エンベロープ形成部３０の構成 図８は、エンベロープ形成部３０の構成を示すブロック
図である。この図において、３１はセレクタであり、４
入力端「００」〜「１１」に各々セットされた１２ビッ
トのデータの内、いずれかが上述したステート信号Ｓ
１，Ｓ０に応じて選択され出力される。すなわち、入力
端「００（０）」が選択された場合には”００００”
（１６進表示）が、入力端「０１（１）」が選択された
場合には１２ビットで表された第１ディケイレベルＤ１
Ｌが、入力端「１０（２）」が選択された場合には、１
２ビットで表された第２ディケイレベルＤ２Ｌが、入力
端「１１（３）」が選択された場合には”１ＦＦＦ”
（１６進表示）がそれぞれ出力端ＯＵＴから出力され
る。この出力端ＯＵＴから出力される１２ビットのデー
タは、エンベロープ信号ＥＮＶの振幅レベルを制御する
際の目標値となるものであり、目標データＴＡＲＧＥＴ
と定義する。

【００３４】次に、３２は第１比較回路であり、入力端
Ａに供給される現在のエンベロープ振幅レベルを表すデ
ータＥＧと、入力端Ｂに供給される上記目標データＴＡ
ＲＧＥＴとを比較し、「Ａ＞Ｂ」なる場合にデータＧＴ
を発生し、「Ａ＝Ｂ」なる場合にデータＥＱを発生す
る。３３は第１比較回路３２の比較結果に応じて新たな
エンベロープ振幅レベルを算出する演算回路である。こ
の演算回路３３は、データＥＧが目標データＴＡＲＧＥ
Ｔより大きい場合には、入力端Ａに供給されるデータＥ
Ｇを、入力端Ｂに供給されるデータＲＡＴＥ、すなわ
ち、エンベロープ信号ＥＮＶの傾きを表すデータ（６ビ
ット）に応じて減算し、この減算結果をデータＣＥＧと
して出力する。このデータＣＥＧは、新たなエンベロー
プ振幅レベルを表すデータとなる。一方、データＥＧが
目標データＴＡＲＧＥＴより小さい（ＧＴ＝０）の場合
には、データＥＧとデータＲＡＴＥとを加算してデータ
ＣＥＱとして出力する。この加算によりオーバーフロー
が生じた場合には、データＯＶＦが出力される。

【００３５】次に、３４は第２比較回路であり、入力端
Ａに供給されるデータＣＥＧと、入力端Ｂに供給される
目標データＴＡＲＧＥＴとを比較し、「Ａ＞Ｂ」なる場
合にデータＣＧＴを発生する。この第２比較回路３４
は、第１比較回路３２と同様の構成である。このよう
に、演算回路３３の前後段にそれぞれ第１比較回路３２
と第２比較回路３４とを設けたのは、次の理由による。

【００３６】演算回路３３において、エンベロープのア
タック部では、現在のエンベロープの振幅レベルからア
タックレートを減算し、ループ部では、現在のエンベロ
ープの振幅レベルにレートを加算しなければならない。
そこで、ループ部においては、常に現在のエンベロープ
の振幅レベルは目標となる振幅レベルよりも小さいこと
を利用して、まず、第１比較回路３２によって、現在の
エンベロープ振幅レベルと目標となる振幅レベルとを比
較し、現在のエンベロープの振幅レベルが目標となる振
幅レベルよりも大きいときには演算回路３３で減算し小
さいときには加算するようにする。

【００３７】このようにした場合、第１比較回路３２に
おいて、ループ部であるにもかかわらず、演算回路の演
算結果（すなわち、現在のエンベロープの振幅レベル）
が目標となるレベルよりも大きくなってしまうことがあ
る。そこで、第２比較回路３４で演算回路３３により生
成された新たなエンベロープ振幅レベルと目標となる振
幅レベルとを比較して、エンベロープ信号ＥＮＶの振幅
が目標値に達したことを検出するようにして、セレクタ
３５において目標となる振幅レベルを現在のエンベロー
プの振幅レベルとして出力して第１比較回路に供給する
ようにしている訳である。

【００３８】次に、３５はセレクタであり、入力端Ａ〜
Ｃに供給されるデータのいずれか１つを選択信号ＳＥＬ
に応じて選択して出力する。ここで、入力端Ａには上述
したデータＣＥＧが供給され、入力端Ｂには”１ＦＦＦ
（１６進表示）”が供給され、入力端Ｃには前述した目
標データＴＡＲＧＥＴが供給される。また、この選択信
号ＳＥＬは、前述したタイミング制御ユニット２３ｂ
（図７参照）において発生する信号であり、入力端Ａに
供給されるデータを選択する信号「ＡＤＤＥＲＳＥＬ」
と、入力端Ｂに供給されるデータを選択する信号「１Ｆ
ＦＦ ＳＥＬ」と、入力端Ｃに供給されるデータを選択
する信号「ＴＡＲＧＥＴ ＳＥＬ」とからなる。

【００３９】次に、３６はシフトレジスタであり、セレ
クタ３５から出力されるデータを一時記憶する。なお、
このシフトレジスタ３６は、８音同時発音に対応して時
分割動作するように構成されている。３７は変換テーブ
ルであり、押鍵速度信号ＫＶに基づき生成される押鍵情
報ＩＴ（イニシャルタッチ）、すなわち、演奏者の押鍵
タッチに対応した乗算係数Ｋを発生する。３８は乗算器
であり、シフトレジスタ３６から出力されるデータに乗
算係数Ｋを乗算し、この乗算結果をエンベロープ信号Ｅ
ＮＶとして出力する。

【００４０】３９は、図９に示すように、排他的オアゲ
ート３９ａ，３９ｂと、オアゲート３９ｃとから構成さ
れる検出回路である。この検出回路３９は、前述したデ
ータＥＱ、データＧＴ、データＯＶＦおよびデータＣＧ
Ｔに基づき、現状のエンベロープ振幅レベルの状態を検
出する。すなわち、現状のエンベロープ振幅レベルが目
標値より大きい場合を表すデータＧＴと、算出されたエ
ンベロープ振幅レベルが目標値より大、あるいは等しい
場合を表すデータＴＧＴＥＱとを発生する。なお、この
検出回路３９から出力されるデータＧＴおよびデータＴ
ＧＴＥＱは、前述した状態管理ユニット２３ａの入力情
報ＩＤとして用いられる。

【００４１】以上に説明したレート／ターゲット設定部
２０、状態制御部２３およびエンベロープ形成部３０の
構成によれば、エンベロープ生成回路１３において規定
される動作モードに従って、以下に示すエンベロープ信
号ＥＮＶが生成される。なお、ここで言う動作モードと
は、通常の減衰過程を経る「ノーマルモード」と、前述
した２段減衰過程を経る「ピアノモード」とであり、こ
れらは外部から供給されるデータＴＹＰＥ（図示略）に
基づいて設定される。以下、これら動作モード下におい
て発生するエンベロープ信号ＥＮＶについて図１０を参
照し、説明する。

【００４２】 ａ）ノーマルモード時のエンベロープ信号ＥＮＶ この「ノーマルモード」では、エンベロープ信号ＥＮＶ
の波形が図１０（イ）に示す態様で制御される。 （イ）キーオフ状態あるいはダンプ状態にある場合 この場合、図７に示すように、状態管理ユニット２３ａ
では、ラインａ（ダンプ状態）またはラインｂ（キーオ
フ状態）に示す入力関係に基づきステートデータＤＳが
「３」となる。また、タイミング制御ユニット２３ｂで
は、ラインＢに示す入力関係に基づき、信号「ＴＡＲＧ
ＥＴ ＳＥＬ」が生成される。なお、この時の目標デー
タＴＡＲＧＥＴには、セレクタ３１において”１ＦＦ
Ｆ”がセットされている。

【００４３】（ロ）キーオン時点の場合 キーオンがなされた場合、レート／ターゲット設定回路
２０（図６参照）において生成されるアタックレートＡ
Ｒと、アタックレベルＡＴ０（”００００”）とに基づ
きエンベロープ信号ＥＮＶが立上がる。この際のステー
トデータＤＳは一意的に「０」となる。なお、この立上
がりに先立ち、タイミング制御ユニット２３ｂでは、ラ
インＣに示す入力関係に基づき、信号「１ＦＦＦ ＳＥ
Ｌ」を生成する。このようにしたのは、データＥＧを一
旦、”１ＦＦＦ”のレベルにリセットするためである。

【００４４】（ハ）キーオン中にある場合 エンベロープ振幅レベルがアタックレベルＡＴ０（”０
０００”）に達し、かつ、キーオン中で以前の状態が
「０」であると、ラインｃに示す入力関係からステート
データＤＳは「１」になる。この結果、エンベロープ信
号ＥＮＶは、第１ディケイレートＤ１Ｒで減衰する。続
いて、ラインｅに示す入力関係に移行すると、ステート
データＤＳが「２」になり、第２ディケイレートＤ２Ｒ
でエンベロープ信号ＥＮＶが減衰する。そして、エンベ
ロープ振幅レベルが第２ディケイレベルＤ２Ｌに達する
と、ラインｆに示す入力関係から第２ディケイレベルＤ
２Ｌに保持される。

【００４５】（ニ）キーオフ時の場合 キーオフ（図１０（イ）に示すキーオフＡ）された場合
には、ラインｇに示す入力関係からステートデータＤＳ
は一意的に「３」に設定される。これにより、第３ディ
ケイレートＤ３Ｒに基づきエンベロープ信号ＥＮＶがリ
リースされることになる。

【００４６】（ホ）アタック状態でキーオフされた場合 ところで、アタックレートＡＲでエンベロープ信号ＥＮ
Ｖが立上がっている途中でキーオフ（キーオフＢ）がな
された場合には、上記項の動作に従って第３ディケイ
レートＤ３Ｒに基づき減衰する。このように、ノーマル
モードにおいては、アタック状態でキーオフされると、
２段減衰せずに直ちに減衰する。

【００４７】 ｂ）ピアノモード時のエンベロープ信号ＥＮＶ この「ピアノモード」にあっては、アタックレベルＡＴ
０（”００００”）に達する押鍵操作が行われた場合、
上記ノーマルモードと同様のエンベロープ制御が実行さ
れる。したがって、このモードにおける特徴は、アタッ
ク状態でキーオフがなされても２段減衰するようにエン
ベロープ信号ＥＮＶを制御することにある。以下では、
この動作について説明する。

【００４８】（イ）第１ディケイレベルＤ１Ｌ以上でキ
ーオフされる場合 この場合、状態管理ユニット２３ａでのラインｈ（図７
参照）に示す入力関係からステートデータＤＳは「１」
となり、エンベロープ信号ＥＮＶは第１ディケイレート
Ｄ１Ｒで減衰する。そして、エンベロープ振幅レベルが
第２ディケイレベルに達すると、ラインｋに示す入力関
係からステートデータＤＳが「３」となり、第３ディケ
イレートＤ３Ｒで該信号ＥＮＶが減衰する。この結果、
アタック状態でキーオフがなされてもピアノ特有の２段
減衰過程を再現することが可能になる。

【００４９】（ロ）第１ディケイレベルＤ１Ｌ以下でキ
ーオフされる場合 この場合においては、低い振幅レベルから減衰させるた
め、２段減衰させる必要がなく、ラインｌに示す入力関
係から一意的にステートデータＤＳを「３」に設定し、
第３ディケイレートＤ３Ｒでエンベロープ信号ＥＮＶを
減衰させている。

【００５０】エンベロープ情報発生部４０の構成 次に、図１１は、上述のように生成される各発音チャン
ネル毎のエンベロープ信号ＥＮＶからエンベロープ情報
ＥＮを発生するエンベロープ情報発生部４０の構成を示
すブロック図である。この図において、４１はキャリー
入力端ＣＩに「０」がセットされ、入力端Ａ0〜Ａ12に
供給されるエンベロープ信号ＥＮＶ（１３ビット）と、
入力端Ｂ0〜Ｂ12に供給されるデータ（１３ビット）と
を加算する全加算器である。この入力端Ｂ0〜Ｂ12に
は、インバータ４２，…，４２を介して反転されるスレ
ッショルドデータＴＨが供給される。スレッショルドデ
ータＴＨは、エンベロープ信号ＥＮＶの振幅レベルを判
定するためのデータであり、スレッショルドデータＴＨ
以上のレベルである時に、対応する発音チャンネルが減
衰状態にあると判定するようにしている。

【００５１】ここで、全加算器４１は、エンベロープ信
号ＥＮＶとスレッショルドデータＴＨとを加算し、エン
ベロープ信号ＥＮＶのレベルが該スレッショルドより大
きくなった時点でキャリー出力端子ＣＯからキャリーア
ウトを出力する。４３は前述したステート信号Ｓ１，Ｓ
０の論理和を出力するオアゲート。このオアゲート４３
は、エンベロープ信号ＥＮＶがアタック状態にある時、
スレッショルドレベルより大きいと判断されないように
するため、ステート信号Ｓ１，Ｓ０のオアを形成してい
る。４４はキャリー出力端ＣＯの出力と、オアゲート４
３の出力との論理積を出力するアンドゲートである。

【００５２】４５はインバータ、４６は半加算器であ
る。半加算器４６のキャリー入力端ＣＩにはアンドゲー
ト４４の出力が供給される。半加算器４６の出力の上位
７ビットＳ0〜Ｓ6は、遅延回路４８に入力される。この
遅延回路４８は、入力信号を１クロック分遅延して出力
するものであり、その出力はアンドゲート４８の一方の
入力端に供給される。このアンドゲート４８の出力は、
半加算器４６の入力端Ａ1〜Ａ7に接続されている。ま
た、アンドゲート４８の他方の入力端には、インバータ
４５の出力が供給されている。この半加算器４６の８ビ
ット出力は、各発音チャンネルに対応したエンベロープ
情報ＥＮを表している。

【００５３】ここで、半加算器４６と遅延回路４７とは
ループ回路を形成しており、エンベロープ信号ＥＮＶが
スレッショルドレベルＴＨ以上である場合、対応する発
音チャンネルのエンベロープ情報ＥＮを「１」としてラ
ッチ回路４９に出力する。すなわち、まず、０／８のタ
イミングにて半加算器４６がクリアされ、この後に対応
する発音チャンネルのエンベロープ信号ＥＮＶがスレッ
ショルドレベルＴＨ以上であったら、「１」を立てて行
く。そして、７／８のタイミング毎にラッチされ、これ
がエンベロープ情報ＥＮとして前述したインタフェース
回路１６を介してＣＰＵ２に供給される。なお、ここで
言う０／８のタイミングとは、８クロックで８チャンネ
ル分（第０〜第７チャンネル）のエンベロープ情報ＥＮ
を生成する際の最初のクロックタイミングを指してい
る。

【００５４】Ｆ．実施例の動作 次に、図１２〜図１８を参照し、上記構成による実施例
の動作について説明する。なお、ここでは、最初にＣＰ
Ｕ２において実行されるメインルーチンの動作を示した
後、このメインルーチンを構成する各処理ルーチンにつ
いて順次説明する。

【００５５】メインルーチンの動作 この実施例である電子ピアノに電源が投入されると、ま
ず、ＣＰＵ２は図１２に示すメインルーチンを起動し、
該ルーチンのステップＳａ１に処理を進める。ＣＰＵ２
の処理がステップＳａ１に進むと、各種レジスタやフラ
グ値を初期設定するイニシャライズが行われ、次のステ
ップＳａ２に進む。ステップＳａ２では、鍵盤１を走査
して該鍵盤１の押離鍵状態を検出し、検出した鍵イベン
トに応じた発音／消音する鍵処理が行われる。

【００５６】次いで、ステップＳａ３に進むと、各発音
チャンネルに対して発音状態を検出し、これに基づき、
発音が完了した空きチャンネル等を設定する終了チャン
ネル検出処理が実行される。そして、以後、上述したス
テップＳａ２に戻り、電源が切断されるまでステップＳ
ａ２〜Ｓａ３の処理を繰り返し実行する。このように、
メインルーチンにおいては、ＣＰＵ２が各種イベントに
応じた楽音合成を指示するように動作し、この楽音合成
は後述する各種処理によって実現される。

【００５７】鍵処理ルーチンの動作 ＣＰＵ２の処理が上述したステップＳａ２に進むと、図
１３に示す鍵処理ルーチンが起動され、該ルーチンのス
テップＳｂ１に進む。ステップＳｂ１では、鍵盤１を走
査して該鍵盤１の押離鍵状態を検出する。次いで、ステ
ップＳｂ２に進むと、この鍵盤１の走査において鍵イベ
ントを検出したか否か、すなわち、演奏者による押鍵操
作の有無を判断する。ここで、押鍵操作がなされず、鍵
イベントが発生しない時には、このルーチンを完了し、
メインルーチンへ復帰する。一方、押鍵操作がなされる
と、判断結果が「ＹＥＳ」となり、次のステップＳｂ３
へ進む。

【００５８】ステップＳｂ３では、検出した鍵イベント
を一時記憶するレジスタＫＥＶ、キーコードＫＣを一時
記憶するレジスタＫＣおよび押鍵速度を一時記憶するレ
ジスタＫＶに、それぞれ検出した値をセットし、次のス
テップＳｂ４に進む。ステップＳｂ４では、レジスタＫ
ＥＶの値がキーオン信号ＫＯＮに対応するものであるか
否かを判断する。ここで、キーオンイベントであると、
判断結果が「ＹＥＳ」となり、次のステップＳｂ５に進
み、キーオン（発音）処理が行われる。これに対し、レ
ジスタＫＥＶの内容がキーオフイベントＫＯＦＦである
場合には、この判断結果が「ＮＯ」となり、ステップＳ
ｂ６に進み、キーオフ（消音）処理が行われる。

【００５９】 キーオン（ＫＯＮ）処理ルーチンの動作 このルーチンは、押鍵操作がなされた場合に起動され、
ＣＰＵ２の処理は図１４に示すキーオン処理ルーチンの
ステップＳｃ１に進む。まず、ステップＳｃ１では、発
音チャンネルの内、第０チャンネルから順次割当可能で
あるか否かを判断するため、チャンネル番号を記憶する
レジスタＣＨに「０」を設定し、次のステップＳｃ２に
進む。なお、この実施例では、同時発音チャンネル数を
８チャンネル分具備するものとしている。ステップＳｃ
２では、各チャンネル毎の発音状態が記憶されるレジス
タＳＴ［ＣＨ］が「０」、すなわち、この場合、第０チ
ャンネルが空きチャンネルであるかを判断する。ここ
で、空きチャンネルとは、発音待機状態を指す。

【００６０】ところで、このレジスタＳＴ［ＣＨ］の値
が「１」の時には、対応する発音チャンネルがキーオン
による発音持続状態を表し、また、「２」の時にはダン
パ等による発音持続状態を表す。さらに、「３」の時に
はリリース波形発音状態を表すようになっている。そし
て、いま、例えば、対応する発音チャンネルの状態が
「０」、すなわち、空きチャンネル状態にあると、上記
ステップＳｃ２の判断結果が「ＹＥＳ」となり、後述の
ステップＳｃ５へ進む。一方、空きチャンネルでない場
合には、判断結果が「ＮＯ」となり、次のステップＳｃ
３に進む。次いで、ステップＳｂ３では、次の発音チャ
ンネルの状態を検索すべく、レジスタＣＨの内容を
「１」インクリメントし、次のステップＳｃ４に進む。

【００６１】ステップＳｂ４では、インクリメントされ
たレジスタＣＨの値が「８」、すなわち、全発音チャン
ネル数分の状態検索がなされたか否かを判断する。ここ
で、８チャンネル分の検索がなされていない場合には、
判断結果が「ＮＯ」となり、上述したステップＳｃ２に
戻り、新たな発音チャンネルの状態が判定される。一
方、全発音チャンネルの状態判定がなされた場合には、
ここでの判断結果が「ＹＥＳ」となり、このルーチンを
完了し、メインルーチンに復帰する。

【００６２】なお、このステップＳｂ４における判断結
果が「ＹＥＳ」となった時には、全ての発音チャンネル
が何らかの形で発音中であることを示している。ここで
は、いわゆる先着優先の発音割当方式を用いるので、全
ての発音チャンネルが埋まっている場合には、いずれか
のチャンネルが発音終了するまで新たな押鍵音を割り当
てない。なお、こうした発音割り当てについては後述す
る。

【００６３】次に、ステップＳｃ５に進むと、ステップ
Ｓｃ２において空きチャンネルと判断された発音チャン
ネルの状態を、発音持続状態として表すため、レジスタ
ＳＴ［ＣＨ］に「１」をセットする。次いで、ステップ
Ｓｃ６では、この発音チャンネルに対応してキーコード
ＫＣが記憶されるレジスタＳＴＫＣ［ＣＨ］に、発音す
べきキーコードＫＣを設定し、次のステップＳｃ７に進
む。ステップＳｃ７では、楽音合成回路７（以下、これ
を音源と略す）に対してキーコードＫＣ、押鍵速度信号
ＫＶ、キーオンパルス信号ＫＯＮＰを出力し、このキー
オン処理ルーチンを終了する。この結果、音源はこれら
情報に基づいた楽音信号Ｗ５を発生する。

【００６４】キーオフ（ＫＯＦＦ）処理ルーチンの動
作 次に、演奏者による離鍵操作がなされると、図１５に示
すキーオフ処理ルーチンが起動され、ＣＰＵ２の処理は
該ルーチンのステップＳｄ１に進む。ステップＳｄ１で
は、第０チャンネルから割当可能であるかを判断するた
め、発音チャンネル番号を記憶するレジスタＣＨに
「０」を設定し、次のステップＳｄ２に進む。ステップ
Ｓｄ２では、対応する発音チャンネルで現在発音されて
いるキーコードＫＣが今回キーオフされたキーコードＫ
Ｃと同一であるかが判断される。ここで、現在発音中の
キーコードとキーオフされたキーコードとが同一である
と、判断結果が「ＹＥＳ」となり、後述するステップＳ
ｄ５に進む。

【００６５】一方、ここでの判断結果が「ＮＯ」の場
合、つまり、現在発音中のキーコードとキーオフされた
キーコードとが同一でない時には、ステップＳｄ３に進
む。ステップＳｄ３では、次の発音チャンネルにおける
キーコードＫＣを検索すべく、レジスタＣＨの値を
「１」インクリメントし、続いて、ステップＳｃ４で
は、このインクリメントされたレジスタＣＨの値が
「８」であるか否かを判断する。そして、レジスタＣＨ
の値が「８」である場合には、対応する楽音がもう発音
されていないことに相当する。これは、例えば、押鍵が
持続されて発音が完全に減衰してしまった状態に相当す
るものであり、こうした場合には、何もせずにこのキー
オフ処理を終了する。これに対し、レジスタ値が「８」
でない場合には、判断結果が「ＮＯ」となり、上述のス
テップＳｄ２に戻り、全発音チャンネル分の検索を繰返
す。

【００６６】次いで、上述したステップＳｄ２におい
て、キーオフに対応するキーコードＫＣが検索された場
合には、ステップＳｄ５に進む。ステップＳｃ５では、
前述した各チャンネル毎の状態が記憶されるレジスタＳ
Ｔ［ＣＨ］に「２」を設定する。ここで、「２」が設定
されると、ダンパペダル等の操作によって発音が持続さ
れている状態を表す。そして、このような状態設定がな
された後、ステップＳｄ６に進み、レジスタＳＴ［Ｃ
Ｈ］に「０」をセットし、対応する発音チャンネルを発
音待機状態とする。次いで、ステップＳｄ７に進むと、
音源の対応する発音チャンネルにキーオフパルス信号Ｋ
ＯＦＰを供給して発音完了の旨を表し、メインルーチン
へ復帰する。

【００６７】終了チャンネル検出処理ルーチンの動作 ＣＰＵ２の処理が前述したステップＳａ３（図１２参
照）に進むと、図１６に示す終了チャンネル検出処理ル
ーチンが起動され、該ルーチンのステップＳｅ１に進
む。このルーチンにおいては、各発音チャンネル毎のエ
ンベロープ情報ＥＮに基づき、発音を終了させるチャン
ネルを検出する処理がなされる。すなわち、エンベロー
プ情報ＥＮは、前述したように、エンベロープ信号ＥＮ
ＶのレベルがスレッショルドレベルＴＨ以下となった発
音チャンネルを表すデータであり、この場合、各発音チ
ャンネルに対応した８ビット幅のデータである。

【００６８】まず、ステップＳｅ１に進むと、この８ビ
ット幅のエンベロープ情報ＥＮをそのまま取り込み、次
のステップＳｅ２に進む。ステップＳｅ２では、レジス
タｉに「０」をセットする。ここで、レジスタｉは、８
ビットのエンベロープ情報ＥＮを１ビットづつシフトさ
せる際の変数を一時記憶するものである。そして、ステ
ップＳｅ３に進むと、エンベロープ情報ＥＮと０１Ｈ
（１６進表示）との論理積をとり、これが「１」である
か否かを判断する。すなわち、該情報ＥＮのＬＳＢ（最
下位ビット）が「１」、つまり、第０チャンネルのエン
ベロープ値が減衰状態にあるか否かを判断している。

【００６９】ここで、例えば、第０チャンネルのエンベ
ロープ値が減衰状態にあると、判断結果が「ＹＥＳ」と
なり、次のステップＳｅ４に進む。これに対し、第０チ
ャンネルのエンベロープ値が減衰していない場合には、
判断結果が「ＮＯ」となり、後述のステップＳｅ６に進
む。次いで、ステップＳｅ４に進むと、発音状態が記憶
されるレジスタＳＴ［０］に「０」をセットする。これ
は、第０チャンネルが空きチャンネルに設定されたこと
を表している。次に、ステップＳｅ５に進むと、キーコ
ードＫＣが記憶されるレジスタＳＴＫＣ［０］に「０」
をセットする。これにより、該チャンネルは、いづれの
キーコードＫＣも割り当てられていないことになる。

【００７０】次に、ステップＳｅ６に進むと、エンベロ
ープ情報ＥＮを右側に１ビットシフトさせて該情報ＥＮ
の２ＳＢをＬＳＢに設定する。そして、ステップＳｅ７
では、上述したレジスタｉの値を１インクリメントし、
次のステップＳｅ８に進む。ステップＳｅ８では、レジ
スタｉの値が「８」、すなわち、全発音チャンネル分の
エンベロープ情報ＥＮについて発音終了判定したか否か
を判断する。ここで、全発音チャンネル分の判定が完了
していない場合には、判断結果が「ＮＯ」となり、前述
したステップＳｅ３に戻る。これにより、次の発音チャ
ンネルの終了判定がなされる。一方、８ビット分のビッ
トシフトが行われ、全発音チャンネルに関する発音終了
判定がなされると、判断結果が「ＹＥＳ」となり、この
ルーチンを完了し、メインルーチンに復帰する。

【００７１】このように、上述した実施例によれば、Ｃ
ＰＵ２は、エンベロープ生成回路１３から非時分割で供
給されるエンベロープ情報ＥＮに基づいて発音終了チャ
ンネルを認識し、発音割り当てを行う。ここで、エンベ
ロープ情報ＥＮは、各発音チャンネルの発音状況、すな
わち、減衰状態であるか否かを「１」または「０」で表
現しており、しかも、全発音チャンネル分の発音状況を
一度に非時分割でＣＰＵ２に与えるようにしている。そ
して、このようにすることで、ＣＰＵ側に負担がかから
ない発音割当処理が実現する訳である。なお、本実施例
においては、ＣＰＵ２は、エンベロープ生成回路１３か
ら供給されるエンベロープ情報ＥＮに基づいて発音割当
処理を行うようにしたが、これに加えて、トランケート
処理等も行うようにしてもよい。

【００７２】Ｇ．他の実施例 上述した実施例においては、エンベロープ生成回路１３
を構成するエンベロープ情報発生部４０が各発音チャン
ネルの発音状況を「１」または「０」で表すエンベロー
プ情報ＥＮを発生し、これに基づき発音割当処理がなさ
れている。これに替えて、図１７に示す構成のトランケ
ート信号発生部５０を具備し、トランケート処理を行う
ことができる。以下、このトランケート信号発生部５０
の構成とその動作について説明する。

【００７３】図１７において、５１は比較回路であり、
入力端Ａと入力端Ｂとに供給される信号を比較し、「Ａ
＜Ｂ」なる場合に信号Ｃａｂを発生する。５２は入力端
Ａと入力端Ｂとに供給される信号のいずれかを選択して
出力するセレクタである。このセレクタ５２は、セレク
タ端ＳＢに上記信号Ｃａｂが供給された場合、入力端Ｂ
に供給されるエンベロープ信号ＥＮＶを選択して出力す
る。なお、このエンベロープ信号ＥＮＶは、前述したよ
うに、エンベロープ形成部３０から出力されるものであ
る。

【００７４】５３はラッチ回路である。このラッチ回路
５３は、セレクタ５２から供給される信号を、信号Ｃａ
ｂに応じてラッチし、これを出力端Ｑから出力する。５
４は０／８のタイミングで供給されるパルス信号を反転
して出力するインバータである。５５はラッチ回路５３
の出力とインバータ５４の出力との論理積を発生するア
ンドゲートである。このアンドゲートの出力は、上述し
た比較回路５１およびセレクタ５２の各入力端Ａに供給
される。一方、これらの各入力端Ｂには、エンベロープ
信号ＥＮＶが供給されるようになっている。５６はクロ
ック信号ＣＫをカウントする８進カウンタであり、０／
８毎のタイミングでリセットされる。５７，５８は、そ
れぞれラッチ回路である。ラッチ回路５７は、信号Ｃａ
ｂに応じて８進カウンタ５６の出力をラッチする。一
方、ラッチ回路５８は、７／８毎のタイミングでラッチ
回路５７の出力をラッチする。

【００７５】上記構成によれば、０／８のタイミングで
パルス信号が供給され、これにより、例えば、アンドゲ
ート５５より「００００」（１６進表示）のデータが出
力されるとする。すなわち、エンベロープ信号ＥＮＶの
最大値（図１０参照）に相当するデータがアンドゲート
５５から出力されると、これはセレクタ５２および比較
回路５１の入力端Ａに与えられる。一方、各入力端Ｂに
は現在の対応発音チャンネルにおけるエンベロープ信号
ＥＮＶが供給される。

【００７６】そして、ここでは、「Ａ＜Ｂ」なる関係か
らセレクタ５２はエンベロープ信号ＥＮＶを選択し、こ
れをラッチ回路５３へ出力する。これにより、次のタイ
ミングでは、この選択したエンベロープ信号ＥＮＶが各
入力端Ａに供給され、再び新たなエンベロープ信号ＥＮ
Ｖと比較される。このように、構成要素５１〜５５は、
０／８のタイミング毎にラッチしたデータと供給される
エンベロープ信号ＥＮＶとを順次比較し、レベルが低い
方のエンベロープ信号を保持する。

【００７７】一方、構成要素５６〜５８は、比較回路５
１が信号Ｃａｂを発生する毎、つまり、より低いエンベ
ロープレベルを検出する毎に８進カウンタ５６のカウン
ト値をラッチし、これを７／８のタイミング毎にトラン
ケート信号ＴＲＣとして発生する。すなわち、発音チャ
ンネル分（８チャンネル）のカウント動作の内、最も小
さいエンベロープレベルにある発音チャンネル番号に相
当する値がトランケート信号ＴＲＣとして出力される訳
である。このエンベロープ最小レベルの発音チャンネル
番号を表すトランケート信号ＴＲＣは、図１８に示すキ
ーオン処理にて用いられ、トランケート処理を実現して
いる。

【００７８】次に、図１８を参照し、このトランケート
信号ＴＲＣを用いたキーオン処理でのトランケート処理
について説明する。まず、ＣＰＵ２の処理が前述したス
テップＳｂ５に進むと、この図に示すキーオン処理ルー
チンが起動され、該ルーチンのステップＳｆ１に進む。
ステップＳｆ１に進むと、第０チャンネルから順次割当
可能であるか否かを判断するため、チャンネル番号を記
憶するレジスタＣＨに「０」を設定し、次のステップＳ
ｂ２に進む。

【００７９】ステップＳｆ２では、各チャンネル毎の状
態が記憶されるレジスタＳＴ［ＣＨ］が「０」、すなわ
ち第０チャンネルが現在空きチャンネルであるかを判断
する。ここで、空きチャンネルとは、発音まで待機して
いる状態を指している。そして、いま、例えば、対応す
るチャンネルの状態が「０」、すなわち、空きチャンネ
ル状態にあると、上記ステップＳｆ２の判断結果が「Ｙ
ＥＳ」となり、後述のステップＳｆ８に進む。

【００８０】一方、空きチャンネルでない場合には、判
断結果が「ＮＯ」となり、次のステップＳｆ３に進む。
そして、ステップＳｆ３では、次の発音チャンネルの発
音状態を検索すべく、レジスタＣＨの値を１インクリメ
ントし、次のステップＳｆ４に進む。ステップＳｆ４で
は、インクリメントされたレジスタＣＨの値が「８」、
すなわち、全発音チャンネル数分の状態検索がなされた
か否かを判断する。ここで、８チャンネル分の検索がな
されていない場合には、判断結果が「ＮＯ」となり、上
記ステップＳｆ２に戻り、次の発音チャンネルの状態が
判定される。

【００８１】これに対し、全チャンネルの状態判定が行
われた場合には、判断結果が「ＹＥＳ」となり、次のス
テップＳｆ５に進む。なお、このステップＳｆ４におけ
る判断結果が「ＹＥＳ」となった時には、全ての発音チ
ャンネルが何らかの形で発音中であることを示してい
る。ここでは、いわゆる後着優先の発音割当方式を用
い、全ての発音チャンネルが埋まっていても新たな押鍵
があれば何れかの発音チャンネルを強制的に消音して、
そこに新たな押鍵音を割り当てる処理を行う。

【００８２】ステップＳｆ５では、レジスタＴＣＨに書
き込まれたトランケート優先チャンネル番号を読み出
す。このレジスタＴＣＨには、前述したトランケート信
号発生部５０において生成されたトランケート信号ＴＲ
Ｃが書き込まれる。したがって、このステップＳｆ５で
は、最も減衰が進んでいる発音チャンネル番号を得る。
次いで、ステップＳｆ６に進むと、この最も減衰が進ん
でいるチャンネルを選択し、これを強制的に消音する。
次いで、ステップＳｆ７に進むと、こうして発音停止さ
れた発音チャンネルの番号、すなわち、レジスタＴＣＨ
にセットされている発音チャンネル番号をレジスタＣＨ
に設定し、次のステップＳｆ８に進む。

【００８３】ステップＳｆ８では、その空きチャンネル
の状態を、発音持続状態として表すため、レジスタＳＴ
［ＣＨ］に「１」をセットする。次いで、ステップＳｆ
９に進むと、レジスタＳＴＫＣ［ＣＨ］に押鍵に応じて
発音すべきキーコードＫＣを設定し、次のステップＳｆ
１０に進む。そして、ステップＳｆ１０では、楽音合成
回路７の対応する発音チャンネルへキーコードＫＣ、押
鍵速度信号ＫＶ、キーオンパルス信号ＫＯＮＰを出力
し、このキーオン処理ルーチンを終了する。これによ
り、楽音合成回路７は、トランケートされた発音チャン
ネルから上記の各情報に基づいた楽音信号Ｗ５を発生す
る。

【００８４】このように、他の実施例においては、各発
音チャンネルの内、最も減衰が進んでいる発音チャンネ
ル番号を検出し、これをＣＰＵ２側に供給するようにし
ているので、ＣＰＵ側に負担がかからないトランケート
処理が実現する。すなわち、従来のように、エンベロー
プ値という比較的情報量の多いデータを各発音チャンネ
ル毎にＣＰＵ側へ送出する態様ではないから、多くの同
時発音チャンネル数を備えた場合においても極めて短時
間でトランケート処理を行うことができる。

【００８５】また、上述した実施例によれば、エンベロ
ープ情報ＥＮが各発音チャンネルの発音状況を「１」ま
たは「０」という単純な形で表すため、これを用いた効
率良い効果音処理をも実現できる。例えば、ＬＦＯ（低
周波発振器）により生成されるモジュレーションや、ビ
ブラートなどの効果音は、ＣＰＵ側の演算に基づいて付
与されるものであって、この効果音を付与する発音チャ
ンネルをエンベロープ情報ＥＮから求めれば、該当チャ
ンネル分だけの演算を行えば良いことになる。したがっ
て、この場合においてもＣＰＵ側の負荷を軽減させるこ
とができる。

【００８６】

【発明の効果】以上説明したように、この発明によれ
ば、楽音合成手段が複数の発音チャンネルのエンベロー
プに関するデータ圧縮されたエンベロープ情報を出力
し、制御手段がエンベロープ情報に基づき楽音合成手段
に出力する楽音情報を制御するので、従来のように、エ
ンベロープ値という比較的情報量の多いデータを各発音
チャンネル毎にＣＰＵ側へ送出する態様ではないから、
多くの同時発音チャンネル数を備えた場合でも時間的制
約を受けずに楽音制御を行うことができる。

【図面の簡単な説明】

【図１】 この発明の一実施例である電子ピアノの全体
構成を示すブロック図。

【図２】 同実施例における楽音合成回路７の構成を示
すブロック図。

【図３】 同実施例における波形記憶回路１０の記憶形
態を説明するための図。

【図４】 同実施例における波形記憶回路１０のメモリ
マップを示す図。

【図５】 同実施例におけるインタフェース回路１６の
構成を示すブロック図。

【図６】 同実施例におけるレート／ターゲット設定部
２０の構成を示すブロック図。

【図７】 同実施例における状態制御部２３の構成を示
す回路図。

【図８】 同実施例におけるエンベロープ形成部３０の
構成を示すブロック図。

【図９】 同実施例における検出回路３９の構成を示す
回路図。

【図１０】 同実施例におけるエンベロープ信号ＥＮＶ
の制御例を示す図。

【図１１】 同実施例におけるエンベロープ情報発生部
４０の構成を示すブロック図。

【図１２】 同実施例におけるメインルーチンの動作を
説明するためのフローチャート。

【図１３】 同実施例における鍵処理ルーチンの動作を
説明するためのフローチャート。

【図１４】 同実施例におけるキーオン処理ルーチンの
動作を説明するためのフローチャート。

【図１５】 同実施例におけるキーオフ処理ルーチンの
動作を説明するためのフローチャート。

【図１６】 同実施例における終了チャンネル検出処理
ルーチンの動作を説明するためのフローチャート。

【図１７】 他の実施例におけるトランケート信号発生
部５０の構成を示すブロック図。

【図１８】 他の実施例におけるキーオン処理ルーチン
の動作を説明するためのフローチャート。

【符号の説明】

２…ＣＰＵ（演算処理手段、発音割り当て手段）、７…
楽音合成回路、１３…エンベロープ生成回路、４０…エ
ンベロープ情報発生部（変換手段）、５０…トランケー
ト信号発生部（変換手段）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力される楽音情報に基づき所定のエン
   ベロープが付与された楽音信号を出力する複数の発音チ
   ャンネルを有するとともに、前記複数の発音チャンネル
   のエンベロープに関するデータ圧縮されたエンベロープ
   情報を出力する楽音合成手段と、 入力される演奏データに基づき前記楽音情報を出力する
   とともに、前記楽音合成手段から出力されたエンベロー
   プ情報に基づき前記楽音情報を制御する制御手段とを具
   備することを特徴とする電子楽器。