JPH05227741A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH05227741A JPH05227741A JP2786192A JP2786192A JPH05227741A JP H05227741 A JPH05227741 A JP H05227741A JP 2786192 A JP2786192 A JP 2786192A JP 2786192 A JP2786192 A JP 2786192A JP H05227741 A JPH05227741 A JP H05227741A
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- transistor
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】
【目的】 負荷短絡時にドライブ回路をオフすることに
よって、パワートランジスタに流れる電流を零とする。 【構成】 抵抗Ｒ11，Ｒ12の直列回路と、その両抵抗の
接続点がベースに接続されているトランジスタＱ12とか
らなる出力電圧検知回路Ｆと、その出力電圧検知回路Ｆ
の動作によってドライブ回路Ｃ2 の電源ラインをオン，
オフする。抵抗Ｒ13およびトランジスタＱ13とからなる
スイッチ回路Ｇとを具備して構成される。 【効果】 パワートランジスタＱ1 のサイズが縮小で
き、外部接続機器への悪影響もなくなる。
よって、パワートランジスタに流れる電流を零とする。 【構成】 抵抗Ｒ11，Ｒ12の直列回路と、その両抵抗の
接続点がベースに接続されているトランジスタＱ12とか
らなる出力電圧検知回路Ｆと、その出力電圧検知回路Ｆ
の動作によってドライブ回路Ｃ2 の電源ラインをオン，
オフする。抵抗Ｒ13およびトランジスタＱ13とからなる
スイッチ回路Ｇとを具備して構成される。 【効果】 パワートランジスタＱ1 のサイズが縮小で
き、外部接続機器への悪影響もなくなる。
Description
【０００１】
【産業上の利用分野】本発明は負荷ショート時に出力電
流を零とする保護回路を内蔵した電源回路に関するもの
である。
流を零とする保護回路を内蔵した電源回路に関するもの
である。
【０００２】
【従来の技術】一般にトランジスタは、そのコレクタ・
エミッタ間電圧ＶCEと、コレクタ電流ＩC で決まるＳＯ
Ａ（Safety Operation Area ＝安全動作領域）内で使用
されるものであり、電源回路においてもパワートランジ
スタが破壊しないよう、入出力間電圧差ＶDIF と出力電
流ＩO とによって動作する保護回路が内蔵されている。
すなわち、ここでＶDIF がＶCE，ＩO がＩC に相当す
る。
エミッタ間電圧ＶCEと、コレクタ電流ＩC で決まるＳＯ
Ａ（Safety Operation Area ＝安全動作領域）内で使用
されるものであり、電源回路においてもパワートランジ
スタが破壊しないよう、入出力間電圧差ＶDIF と出力電
流ＩO とによって動作する保護回路が内蔵されている。
すなわち、ここでＶDIF がＶCE，ＩO がＩC に相当す
る。
【０００３】上記保護回路の一具体例を図２に示す回路
図を参照して次に説明すると、図においてＶINは入力端
子、ＶO は出力端子、ＧＮＤは接地端子、Ｑ1 はＰＮＰ
型パワートランジスタ、Ｑ2 ，Ｑ3 はＰＮＰ型保護回路
用トランジスタ、Ｑ4 ，Ｑ5はＮＰＮ型保護回路用トラ
ンジスタ、Ｑ6 はオフドライバ用トランジスタ、Ｒ1は
過電流検出用抵抗、Ｒ2 は過電圧保護用抵抗、Ｒ3 ，Ｒ
4 ，Ｒ5 ，Ｒ6 は保護回路用抵抗、Ｄ1 は過電圧検出用
ツェナダイオード、Ｄ2 は過電圧検出用ダイオード、Ａ
は差動増幅器、Ｒ8 ，Ｒ9 は帰還抵抗、Ｃ1 は基準電圧
回路、Ｃ2 はドライブ回路である。
図を参照して次に説明すると、図においてＶINは入力端
子、ＶO は出力端子、ＧＮＤは接地端子、Ｑ1 はＰＮＰ
型パワートランジスタ、Ｑ2 ，Ｑ3 はＰＮＰ型保護回路
用トランジスタ、Ｑ4 ，Ｑ5はＮＰＮ型保護回路用トラ
ンジスタ、Ｑ6 はオフドライバ用トランジスタ、Ｒ1は
過電流検出用抵抗、Ｒ2 は過電圧保護用抵抗、Ｒ3 ，Ｒ
4 ，Ｒ5 ，Ｒ6 は保護回路用抵抗、Ｄ1 は過電圧検出用
ツェナダイオード、Ｄ2 は過電圧検出用ダイオード、Ａ
は差動増幅器、Ｒ8 ，Ｒ9 は帰還抵抗、Ｃ1 は基準電圧
回路、Ｃ2 はドライブ回路である。
【０００４】パワートランジスタＱ1 のエミッタには、
入力端子ＶINとの間に抵抗Ｒ1 が接続され、また抵抗Ｒ
3 がトランジスタＱ3 のエミッタとツェナダイオードＤ
1 のカソードの共通点の間に接続される。ツェナダイオ
ードＤ1 のアノードは抵抗Ｒ2 を介してダイオードＤ2
のアノードに接続され、ダイオードＤ2 のカソードは出
力端子ＶO に接続される。トランジスタＱ3 とＱ2 はカ
レントミラー構成となり、トランジスタＱ3 のベースと
コレクタは接続され、トランジスタＱ2 のベースとトラ
ンジスタＱ4 のコレクタに接続される。トランジスタＱ
2 のエミッタは、抵抗Ｒ4 を介して入力端子ＶINに接続
され、コレクタは抵抗Ｒ7 とトランジスタＱ6 のベース
に接続される。トランジスタＱ6 のエミッタは接地端子
ＧＮＤに，コレクタはドライブ回路Ｃ2 の入力と差動増
幅器Ａの出力にそれぞれ接続される。トランジスタＱ4
のエミッタは、トランジスタＱ5 のベースと抵抗Ｒ6 を
介して接地端子ＧＮＤに接続され、ベースは抵抗Ｒ5 と
トランジスタＱ5 のコレクタに接続される。トランジス
タＱ5 のエミッタは接地端子ＧＮＤに接続され、抵抗Ｒ
5 の他端は入力端子ＶINに接続される。差動増幅回路の
入力の１つは、抵抗Ｒ8 を介して出力端子ＶO に接続さ
れるとともに、抵抗Ｒ9 を介して接地端子ＧＮＤに接続
され、他の入力は基準電圧回路Ｃ1 に接続されている。
以上の構成において、パワートランジスタＱ1 、基準電
圧回路Ｃ1 、ドライブ回路Ｃ2 、差動増幅回路Ａ、帰還
抵抗Ｒ8 ，Ｒ9 を除いた破線内部を保護回路Ｅと称す
る。
入力端子ＶINとの間に抵抗Ｒ1 が接続され、また抵抗Ｒ
3 がトランジスタＱ3 のエミッタとツェナダイオードＤ
1 のカソードの共通点の間に接続される。ツェナダイオ
ードＤ1 のアノードは抵抗Ｒ2 を介してダイオードＤ2
のアノードに接続され、ダイオードＤ2 のカソードは出
力端子ＶO に接続される。トランジスタＱ3 とＱ2 はカ
レントミラー構成となり、トランジスタＱ3 のベースと
コレクタは接続され、トランジスタＱ2 のベースとトラ
ンジスタＱ4 のコレクタに接続される。トランジスタＱ
2 のエミッタは、抵抗Ｒ4 を介して入力端子ＶINに接続
され、コレクタは抵抗Ｒ7 とトランジスタＱ6 のベース
に接続される。トランジスタＱ6 のエミッタは接地端子
ＧＮＤに，コレクタはドライブ回路Ｃ2 の入力と差動増
幅器Ａの出力にそれぞれ接続される。トランジスタＱ4
のエミッタは、トランジスタＱ5 のベースと抵抗Ｒ6 を
介して接地端子ＧＮＤに接続され、ベースは抵抗Ｒ5 と
トランジスタＱ5 のコレクタに接続される。トランジス
タＱ5 のエミッタは接地端子ＧＮＤに接続され、抵抗Ｒ
5 の他端は入力端子ＶINに接続される。差動増幅回路の
入力の１つは、抵抗Ｒ8 を介して出力端子ＶO に接続さ
れるとともに、抵抗Ｒ9 を介して接地端子ＧＮＤに接続
され、他の入力は基準電圧回路Ｃ1 に接続されている。
以上の構成において、パワートランジスタＱ1 、基準電
圧回路Ｃ1 、ドライブ回路Ｃ2 、差動増幅回路Ａ、帰還
抵抗Ｒ8 ，Ｒ9 を除いた破線内部を保護回路Ｅと称す
る。
【０００５】上記構成において、出力電流ＩO が増加す
る，すなわちパワートランジスタＱ1 のコレクタ電流が
増加すると、抵抗Ｒ1 に発生する電圧が増大し、トラン
ジスタＱ3 のエミッタ電位を下げ、それに伴いカレント
ミラー構成になっているトランジスタＱ2 のエミッタ電
位が下がり、抵抗Ｒ4 に流れる電流が増加する。すると
抵抗Ｒ7 に発生する電圧が増大し、それがトランジスタ
Ｑ6 のベース・エミッタ間電圧を越えるとトランジスタ
Ｑ6 がオンし、ドライブ電流が遮断されて出力電流が流
れなくなる。しかし出力電流が流れなくなると、今まで
とは逆の動作となり、出力電流が流れる。この２つの動
作のバランスによって結果的に出力電流はある一定値と
なる。この値は、入力電圧が高くなれば抵抗Ｒ5 に流れ
る電流が増加し、それに伴ってトランジスタＱ3 のコレ
クタ電流が増大し、入力電圧が低いときよりもより少な
い出力電流がトランジスタＱ6 が動作するようになる。
る，すなわちパワートランジスタＱ1 のコレクタ電流が
増加すると、抵抗Ｒ1 に発生する電圧が増大し、トラン
ジスタＱ3 のエミッタ電位を下げ、それに伴いカレント
ミラー構成になっているトランジスタＱ2 のエミッタ電
位が下がり、抵抗Ｒ4 に流れる電流が増加する。すると
抵抗Ｒ7 に発生する電圧が増大し、それがトランジスタ
Ｑ6 のベース・エミッタ間電圧を越えるとトランジスタ
Ｑ6 がオンし、ドライブ電流が遮断されて出力電流が流
れなくなる。しかし出力電流が流れなくなると、今まで
とは逆の動作となり、出力電流が流れる。この２つの動
作のバランスによって結果的に出力電流はある一定値と
なる。この値は、入力電圧が高くなれば抵抗Ｒ5 に流れ
る電流が増加し、それに伴ってトランジスタＱ3 のコレ
クタ電流が増大し、入力電圧が低いときよりもより少な
い出力電流がトランジスタＱ6 が動作するようになる。
【０００６】また、さらに入力電圧が高くなり、過電圧
検知回路を構成しているツェナダイオードＤ1 のツェナ
電圧、ダイオードＤ2 の順方向電圧、これらダイオード
Ｄ1，Ｄ2 がオンした時に流れる電流によって抵抗Ｒ2
に発生する電圧、これらの合計以上の電圧がツェナダイ
オードＤ1 のカソードとダイオードＤ2 のカソード間に
印加されると、Ｄ1 ，Ｒ2 ，Ｄ2 に電流が流れ、抵抗Ｒ
1 ，Ｒ3 に発生する電圧が増加し、先に述べた同じ動作
によって出力が遮断される。
検知回路を構成しているツェナダイオードＤ1 のツェナ
電圧、ダイオードＤ2 の順方向電圧、これらダイオード
Ｄ1，Ｄ2 がオンした時に流れる電流によって抵抗Ｒ2
に発生する電圧、これらの合計以上の電圧がツェナダイ
オードＤ1 のカソードとダイオードＤ2 のカソード間に
印加されると、Ｄ1 ，Ｒ2 ，Ｄ2 に電流が流れ、抵抗Ｒ
1 ，Ｒ3 に発生する電圧が増加し、先に述べた同じ動作
によって出力が遮断される。
【０００７】以上の動作によってパワートランジスタが
ＳＯＡを越えないように出力電流，入力電圧に制限をか
けている。
ＳＯＡを越えないように出力電流，入力電圧に制限をか
けている。
【０００８】
【発明が解決しようとする課題】ところで、上記の図２
に示す保護回路Ｅでは、負荷短絡時においてもパワート
ランジスタＱ1 にある一定電流が流れつづける。それに
よるパワートランジスタＱ1 の破壊を防ぐため、必要以
上のＳＯＡを確保するためパワートランジスタＱ1 が大
きくなっていた。さらに外部に接続されている機器にも
悪影響が生じるということで、負荷短絡時の出力電流を
零とすることが要求されていた。
に示す保護回路Ｅでは、負荷短絡時においてもパワート
ランジスタＱ1 にある一定電流が流れつづける。それに
よるパワートランジスタＱ1 の破壊を防ぐため、必要以
上のＳＯＡを確保するためパワートランジスタＱ1 が大
きくなっていた。さらに外部に接続されている機器にも
悪影響が生じるということで、負荷短絡時の出力電流を
零とすることが要求されていた。
【０００９】
【課題を解決するための手段】本発明は出力，接地端子
間に出力電圧検知回路を接続し、それによってパワート
ランジスタのドライブ電流を遮断するスイッチ回路を具
備したことを特徴とする。
間に出力電圧検知回路を接続し、それによってパワート
ランジスタのドライブ電流を遮断するスイッチ回路を具
備したことを特徴とする。
【００１０】
【作用】上記技術的手段によると、出力端子電圧がある
一定電圧以下，たとえば負荷短絡となった場合、その電
圧を検知し、ドライブ電流遮断用スイッチ回路を動作さ
せ、パワートランジスタを遮断する。
一定電圧以下，たとえば負荷短絡となった場合、その電
圧を検知し、ドライブ電流遮断用スイッチ回路を動作さ
せ、パワートランジスタを遮断する。
【００１１】
【実施例】本発明の実施例を図１に示す回路図を参照し
て説明する。ＶINは入力端子、ＶO は出力端子、ＧＮＤ
は接地端子、Ｑ1 はＰＮＰ型パワートランジスタ、Ａは
差動増幅器、Ｒ8 ，Ｒ9 は帰還抵抗、Ｃ1 は基準電圧回
路、Ｃ2 はドライブ回路、Ｅは従来の技術で説明した図
２の破線内の回路ブロックである保護回路であり、以上
は図２の従来回路と同様である。Ｑ12は出力電圧検出用
ＮＰＮトランジスタ、Ｑ13はドライブ電流遮断用スイッ
チのＰＮＰトランジスタ、ＲＥはダイオードＤ11および
抵抗Ｒ14の直列接続からなるリセット回路、Ｒ11，Ｒ12
は出力電圧検出用抵抗、Ｒ13は抵抗である。
て説明する。ＶINは入力端子、ＶO は出力端子、ＧＮＤ
は接地端子、Ｑ1 はＰＮＰ型パワートランジスタ、Ａは
差動増幅器、Ｒ8 ，Ｒ9 は帰還抵抗、Ｃ1 は基準電圧回
路、Ｃ2 はドライブ回路、Ｅは従来の技術で説明した図
２の破線内の回路ブロックである保護回路であり、以上
は図２の従来回路と同様である。Ｑ12は出力電圧検出用
ＮＰＮトランジスタ、Ｑ13はドライブ電流遮断用スイッ
チのＰＮＰトランジスタ、ＲＥはダイオードＤ11および
抵抗Ｒ14の直列接続からなるリセット回路、Ｒ11，Ｒ12
は出力電圧検出用抵抗、Ｒ13は抵抗である。
【００１２】上記パワートランジスタＱ1 のエミッタは
保護回路Ｅに，コレクタは出力端子ＶO に，ベースはド
ライブ回路Ｃ2 に接続される。抵抗Ｒ11，Ｒ12の直列回
路は出力端子ＶO と接地端子ＧＮＤに接続され、その接
続点はトランジスタＱ12のベースに接続される。トラン
ジスタＱ12のエミッタは接地端子ＧＮＤに接続される。
この抵抗Ｒ11，Ｒ12とトランジスタＱ12で構成された回
路を出力電圧検知回路Ｆとする。トランジスタＱ12のコ
レクタはトランジスタＱ13のベースに接続され、さらに
抵抗Ｒ13を介して入力端子ＶINに接続される。この抵抗
Ｒ13とトランジスタＱ13で構成された回路がドライブ電
流遮断用スイッチ回路Ｇである。トランジスタＱ13のエ
ミッタは入力端子ＶINに，コレクタはドライブ回路Ｃ2
に接続され、通常はドライブ回路Ｃ2 に給電している。
差動増幅回路Ａの一方の入力端子は基準電圧回路Ｃ1 に
接続され、もう一方の入力端子は帰還抵抗Ｒ8 ，Ｒ9 の
接続点に接続され、抵抗Ｒ8 の他端は出力端子ＶO に，
抵抗Ｒ9 の他端は接地端子ＧＮＤに接続される。ダイオ
ードＤ11のアノードは抵抗Ｒ14を介して差動増幅回路Ａ
の一方の端子および基準電圧回路Ｃ1 に、カソードは抵
抗Ｒ11，Ｒ12の接続点に接続される。保護回路Ｅは入力
端子ＶINと接地端子ＧＮＤ間に挿入され、出力が差動増
幅回路Ａの出力端子とドライブ回路Ｃ2 の入力端子との
接続点に接続される。
保護回路Ｅに，コレクタは出力端子ＶO に，ベースはド
ライブ回路Ｃ2 に接続される。抵抗Ｒ11，Ｒ12の直列回
路は出力端子ＶO と接地端子ＧＮＤに接続され、その接
続点はトランジスタＱ12のベースに接続される。トラン
ジスタＱ12のエミッタは接地端子ＧＮＤに接続される。
この抵抗Ｒ11，Ｒ12とトランジスタＱ12で構成された回
路を出力電圧検知回路Ｆとする。トランジスタＱ12のコ
レクタはトランジスタＱ13のベースに接続され、さらに
抵抗Ｒ13を介して入力端子ＶINに接続される。この抵抗
Ｒ13とトランジスタＱ13で構成された回路がドライブ電
流遮断用スイッチ回路Ｇである。トランジスタＱ13のエ
ミッタは入力端子ＶINに，コレクタはドライブ回路Ｃ2
に接続され、通常はドライブ回路Ｃ2 に給電している。
差動増幅回路Ａの一方の入力端子は基準電圧回路Ｃ1 に
接続され、もう一方の入力端子は帰還抵抗Ｒ8 ，Ｒ9 の
接続点に接続され、抵抗Ｒ8 の他端は出力端子ＶO に，
抵抗Ｒ9 の他端は接地端子ＧＮＤに接続される。ダイオ
ードＤ11のアノードは抵抗Ｒ14を介して差動増幅回路Ａ
の一方の端子および基準電圧回路Ｃ1 に、カソードは抵
抗Ｒ11，Ｒ12の接続点に接続される。保護回路Ｅは入力
端子ＶINと接地端子ＧＮＤ間に挿入され、出力が差動増
幅回路Ａの出力端子とドライブ回路Ｃ2 の入力端子との
接続点に接続される。
【００１３】上記構成において、トランジスタＱ12のベ
ースには出力電圧の抵抗Ｒ11，Ｒ12の値の比で決定され
る割合の電圧が印加される。通常時はトランジスタＱ12
のベースにトランジスタＱ12のカットオフ電圧以上の電
圧が印加され、トランジスタＱ12がオンし、そのコレク
タ電流によって抵抗Ｒ13にトランジスタＱ13がオンする
電圧が発生し、オンしたトランジスタＱ13によってドラ
イブ回路Ｃ2 に電流が印加され、出力電圧が出力され
る。
ースには出力電圧の抵抗Ｒ11，Ｒ12の値の比で決定され
る割合の電圧が印加される。通常時はトランジスタＱ12
のベースにトランジスタＱ12のカットオフ電圧以上の電
圧が印加され、トランジスタＱ12がオンし、そのコレク
タ電流によって抵抗Ｒ13にトランジスタＱ13がオンする
電圧が発生し、オンしたトランジスタＱ13によってドラ
イブ回路Ｃ2 に電流が印加され、出力電圧が出力され
る。
【００１４】出力端子ＶO が負荷短絡などのなんらかの
不具合で出力電圧が低下しある一定電圧以上になると、
トランジスタＱ12がカットオフし、それと同時にトラン
ジスタＱ13もカットオフする。そうすると、ドライブ回
路Ｃ2 への電源が遮断され、パワートランジスタＱ1 が
オフとなる。
不具合で出力電圧が低下しある一定電圧以上になると、
トランジスタＱ12がカットオフし、それと同時にトラン
ジスタＱ13もカットオフする。そうすると、ドライブ回
路Ｃ2 への電源が遮断され、パワートランジスタＱ1 が
オフとなる。
【００１５】電源回路の起動時や、上記の負荷短絡が解
除された時などは、基準電圧回路Ｃ1 からダイオードＤ
11および抵抗Ｒ14よりなるリセット回路ＲＥを通して電
流が供給され、トランジスタＱ12がオンし、出力電圧が
出力される。
除された時などは、基準電圧回路Ｃ1 からダイオードＤ
11および抵抗Ｒ14よりなるリセット回路ＲＥを通して電
流が供給され、トランジスタＱ12がオンし、出力電圧が
出力される。
【００１６】なお、保護回路Ｅの動作は、従来の技術で
の説明と同じであり、ここでは省略する。
の説明と同じであり、ここでは省略する。
【００１７】
【発明の効果】本発明によれば、負荷短絡時において
は、ドライブ回路が遮断されることによって、パワート
ランジスタに流れる電流が零となり、必要以上のＳＯＡ
の確保が不要となり、パワートランジスタのサイズが縮
小でき、さらに他に接続されている機器への悪影響もな
くなる。
は、ドライブ回路が遮断されることによって、パワート
ランジスタに流れる電流が零となり、必要以上のＳＯＡ
の確保が不要となり、パワートランジスタのサイズが縮
小でき、さらに他に接続されている機器への悪影響もな
くなる。
【図１】 本発明にかかる一実施例の保護回路を含む電
流の回路図
流の回路図
【図２】 従来の保護回路の一具体例を含む電源の要部
回路図
回路図
ＶIN 入力端子 ＶO 出力端子 ＧＮＤ 接地端子 Ｑ1 パワートランジスタ Ａ 差動増幅回路 Ｃ1 基準電圧回路 Ｃ2 ドライブ回路 Ｅ 保護回路 Ｆ 出力電圧検知回路 Ｇ スイッチ回路 ＲＥ リセット回路
Claims (3)
- 【請求項１】負荷短絡時に、出力端子と接地端子間に接
続した出力電圧検知回路によって、パワートランジスタ
のドライブ電流を遮断するスイッチ回路を有することを
特徴とする電源回路。 - 【請求項２】入力端子と、出力端子と、接地端子と、前
記入力端子と出力端子間に接続されたパワートランジス
タと、基準電圧回路と、この基準電圧回路の基準電圧を
出力端子の出力電圧と比較する差動増幅回路と、この差
動増幅回路の出力が与えられ前記パワートランジスタを
ドライブするドライブ回路と、前記出力端子と接地端子
間に接続された出力電圧検知回路と、前記入力端子とド
ライブ回路との間に接続されたスイッチ回路とを有する
電源回路。 - 【請求項３】前記差動増幅回路の一方の入力端子と基準
電圧回路の接続点と、前記出力電圧検知回路との間に、
電源回路の起動時や負荷短絡の解除時に出力電圧検知回
路をリセットするリセット回路を有する請求項２記載の
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2786192A JPH05227741A (ja) | 1992-02-14 | 1992-02-14 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2786192A JPH05227741A (ja) | 1992-02-14 | 1992-02-14 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227741A true JPH05227741A (ja) | 1993-09-03 |
Family
ID=12232695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2786192A Pending JPH05227741A (ja) | 1992-02-14 | 1992-02-14 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227741A (ja) |
-
1992
- 1992-02-14 JP JP2786192A patent/JPH05227741A/ja active Pending
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