JPH05224055A - 導波路作製方法 - Google Patents
導波路作製方法Info
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- JPH05224055A JPH05224055A JP2526092A JP2526092A JPH05224055A JP H05224055 A JPH05224055 A JP H05224055A JP 2526092 A JP2526092 A JP 2526092A JP 2526092 A JP2526092 A JP 2526092A JP H05224055 A JPH05224055 A JP H05224055A
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Abstract
(57)【要約】
【目的】 生産性のよい導波路作成方法を提供する。
【構成】 表面がシリコンである基板１１０（例えば、
シリコン基板、シリコン膜が設けられた基板など）上
に、導波路パターンに対応した溝１９０を形成する第１
の工程（図１（ａ）〜（ｃ））と、溝が形成されたシリ
コンを酸化して下部クラッド層３２０を形成する第２の
工程（図１（ｄ））と、下部クラッド層３２０上に不純
物（燐、ゲルマニウムなど酸化シリコンの屈折率を上げ
るもの）を含む酸化シリコンからなるコア層３３０を形
成する第３の工程と、コア層３３０上に上部クラッド層
１６０を形成する第４の工程とを有することを特徴とす
る。
シリコン基板、シリコン膜が設けられた基板など）上
に、導波路パターンに対応した溝１９０を形成する第１
の工程（図１（ａ）〜（ｃ））と、溝が形成されたシリ
コンを酸化して下部クラッド層３２０を形成する第２の
工程（図１（ｄ））と、下部クラッド層３２０上に不純
物（燐、ゲルマニウムなど酸化シリコンの屈折率を上げ
るもの）を含む酸化シリコンからなるコア層３３０を形
成する第３の工程と、コア層３３０上に上部クラッド層
１６０を形成する第４の工程とを有することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、通信情報処理分野にお
ける光部品の一つである導波路に関する。
ける光部品の一つである導波路に関する。
【０００２】
【従来の技術】導波路作成方法としては、「光学 第１
８巻第１２号(1989.12)p.681」に記載されているような
方法が一般的に知られている。一般的な導波路作製方法
を簡単に説明するとつぎのようになっている。
８巻第１２号(1989.12)p.681」に記載されているような
方法が一般的に知られている。一般的な導波路作製方法
を簡単に説明するとつぎのようになっている。
【０００３】シリコン基板１１０を熱酸化し（図４
（ａ））、シリコン基板１１０上にＦＨＤ（火炎堆積
法）でガラス微粒子を堆積し焼結することによって、石
英を主成分とする下部クラッド層１２０及びコア層１３
０を積層する（図４（ｂ））。つぎに、コア層１３０を
エッチングするためのエッチングマスク層１４０を堆積
し（図４（ｃ））、フォトリソグラフィ技術にて所定の
パターンを残すようにフォトレジスト１５０を形成する
（図４（ｄ））。フォトレジスト１５０をマスクとして
エッチングマスク層１４０を反応性イオンエッチング
（ＲＩＥ）でエッチングし（図５（ｅ））、エッチング
マスク層１４０をマスクとしてコア導波路層をＲＩＥで
エッチングして導波路パターンを加工する（図５
（ｆ））。エッチングマスク層１４０を除去し（図５
（ｇ））、石英を主成分とする上部クラッド層１６０を
堆積し（図５（ｈ））焼結する（図６（ｉ））。所望の
部分をダイシングして残し（図６（ｊ））、端面を研磨
し鏡面加工する（図６（ｋ））。そしてシングルモード
光ファイバ（ＳＭＦ）２１０を実装する（図６
（ｌ））。このようにして導波路が作製されている。
（ａ））、シリコン基板１１０上にＦＨＤ（火炎堆積
法）でガラス微粒子を堆積し焼結することによって、石
英を主成分とする下部クラッド層１２０及びコア層１３
０を積層する（図４（ｂ））。つぎに、コア層１３０を
エッチングするためのエッチングマスク層１４０を堆積
し（図４（ｃ））、フォトリソグラフィ技術にて所定の
パターンを残すようにフォトレジスト１５０を形成する
（図４（ｄ））。フォトレジスト１５０をマスクとして
エッチングマスク層１４０を反応性イオンエッチング
（ＲＩＥ）でエッチングし（図５（ｅ））、エッチング
マスク層１４０をマスクとしてコア導波路層をＲＩＥで
エッチングして導波路パターンを加工する（図５
（ｆ））。エッチングマスク層１４０を除去し（図５
（ｇ））、石英を主成分とする上部クラッド層１６０を
堆積し（図５（ｈ））焼結する（図６（ｉ））。所望の
部分をダイシングして残し（図６（ｊ））、端面を研磨
し鏡面加工する（図６（ｋ））。そしてシングルモード
光ファイバ（ＳＭＦ）２１０を実装する（図６
（ｌ））。このようにして導波路が作製されている。
【０００４】
【発明が解決しようとする課題】前述の作製方法は、下
部クラッド層１２０及びコア層１３０を順次積層し、導
波路パターンを加工して上部クラッド層１６０を形成し
て導波路を作製している。これらの層を形成する際、堆
積・焼結とエッチングとを繰り返すのでプロセスが繁雑
なものになっている。特に、酸化シリコン層のエッチン
グ加工には、時間を要し生産性が悪いという欠点もあ
る。
部クラッド層１２０及びコア層１３０を順次積層し、導
波路パターンを加工して上部クラッド層１６０を形成し
て導波路を作製している。これらの層を形成する際、堆
積・焼結とエッチングとを繰り返すのでプロセスが繁雑
なものになっている。特に、酸化シリコン層のエッチン
グ加工には、時間を要し生産性が悪いという欠点もあ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の導波路作製方法は、表面がシリコンである
基板（例えば、シリコン基板、シリコン膜が設けられた
基板など）上に、導波路パターンに対応した溝を形成す
る第１の工程と、溝が形成されたシリコンを酸化して下
部クラッド層を形成する第２の工程と、下部クラッド層
上に不純物（燐、ゲルマニウムなど酸化シリコンの屈折
率を上げるもの）を含む酸化シリコンからなるコア層を
形成する第３の工程と、コア層上に上部クラッド層を形
成する第４の工程とを有することを特徴とする。
に、本発明の導波路作製方法は、表面がシリコンである
基板（例えば、シリコン基板、シリコン膜が設けられた
基板など）上に、導波路パターンに対応した溝を形成す
る第１の工程と、溝が形成されたシリコンを酸化して下
部クラッド層を形成する第２の工程と、下部クラッド層
上に不純物（燐、ゲルマニウムなど酸化シリコンの屈折
率を上げるもの）を含む酸化シリコンからなるコア層を
形成する第３の工程と、コア層上に上部クラッド層を形
成する第４の工程とを有することを特徴とする。
【０００６】また、第３の工程は、コア層を形成した
後、平坦化することを特徴としても良い。
後、平坦化することを特徴としても良い。
【０００７】
【作用】本発明の導波路作製方法では、第１の工程にて
基板表面のシリコンをエッチングして導波路パターンに
対応した溝が形成される。第２の工程でこのシリコンを
酸化すると、導波路パターンの溝をもつ下部クラッド層
が形成される。第３の工程では、不純物を含む酸化シリ
コンのコア層がこの溝に堆積し、この溝に堆積した部分
が導波路のコアになる。第４の工程で上部クラッド層を
形成して所定のパターンを持つ導波路になる。
基板表面のシリコンをエッチングして導波路パターンに
対応した溝が形成される。第２の工程でこのシリコンを
酸化すると、導波路パターンの溝をもつ下部クラッド層
が形成される。第３の工程では、不純物を含む酸化シリ
コンのコア層がこの溝に堆積し、この溝に堆積した部分
が導波路のコアになる。第４の工程で上部クラッド層を
形成して所定のパターンを持つ導波路になる。
【０００８】第３の工程で平坦化すると、溝によって生
じた表面の凹凸が平坦化されるとともに溝の外に堆積し
たコア層が除去される。
じた表面の凹凸が平坦化されるとともに溝の外に堆積し
たコア層が除去される。
【０００９】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【００１０】図１，図２には、本発明の第１の実施例の
導波路作製方法における特徴的な部分が示されている。
図１，図２を用いて第１の実施例を説明する。
導波路作製方法における特徴的な部分が示されている。
図１，図２を用いて第１の実施例を説明する。
【００１１】まず、フォトリソグラフィ技術にて所定の
パターンを残すようにフォトレジスト１５０をシリコン
基板１１０上に形成する（図１（ａ））。フォトレジス
ト１５０をマスクとして反応性イオンエッチング（ＲＩ
Ｅ）でシリコン基板１１０をエッチングして所定の導波
路パターンに対応した溝を設ける（図１（ｂ））。この
エッチングの際にはＣＦ4 を用い、流量１０ｓｃｃｍ，
圧力３Ｐａで１５分行い、６μｍの深さエッチングす
る。エッチングマスク層１４０を除去する（図１
（ｃ））。
パターンを残すようにフォトレジスト１５０をシリコン
基板１１０上に形成する（図１（ａ））。フォトレジス
ト１５０をマスクとして反応性イオンエッチング（ＲＩ
Ｅ）でシリコン基板１１０をエッチングして所定の導波
路パターンに対応した溝を設ける（図１（ｂ））。この
エッチングの際にはＣＦ4 を用い、流量１０ｓｃｃｍ，
圧力３Ｐａで１５分行い、６μｍの深さエッチングす
る。エッチングマスク層１４０を除去する（図１
（ｃ））。
【００１２】つぎに、この基板１１０を水蒸気を含んだ
酸素雰囲気（Ｏ2 ＋Ｈ2 Ｏ）中で約１２００℃，２４０
時間の酸化処理を行う。基板１１０の表面のシリコンが
酸化し、ＳｉＯ2 膜が形成される。これが下部クラッド
層３２０になる（図１（ｄ））。シリコン基板１１０上
にＦＨＤ（火炎堆積法）又はＣＶＤ法或いはスパッタ法
でガラス微粒子を堆積しコア層３３０を積層する（図２
（ｅ））。このコア層３３０には酸化シリコンの屈折率
を上げるための不純物として燐（Ｐ）が約５．０％の割
合でドープされている。また、溝１９０を埋めるように
堆積される。そして、ＦＨＤ又はＣＶＤ法で石英を主成
分とする上部クラッド層１６０を堆積し（図２（ｆ））
焼結する（図２（ｇ））。
酸素雰囲気（Ｏ2 ＋Ｈ2 Ｏ）中で約１２００℃，２４０
時間の酸化処理を行う。基板１１０の表面のシリコンが
酸化し、ＳｉＯ2 膜が形成される。これが下部クラッド
層３２０になる（図１（ｄ））。シリコン基板１１０上
にＦＨＤ（火炎堆積法）又はＣＶＤ法或いはスパッタ法
でガラス微粒子を堆積しコア層３３０を積層する（図２
（ｅ））。このコア層３３０には酸化シリコンの屈折率
を上げるための不純物として燐（Ｐ）が約５．０％の割
合でドープされている。また、溝１９０を埋めるように
堆積される。そして、ＦＨＤ又はＣＶＤ法で石英を主成
分とする上部クラッド層１６０を堆積し（図２（ｆ））
焼結する（図２（ｇ））。
【００１３】この後は、前述の従来例の図６（ｊ）以降
と同じである。繰り返すと、所望の部分をダイシングし
て残し（図６（ｊ））、端面を研磨し鏡面加工する（図
６（ｋ））。そしてシングルモード光ファイバ（ＳＭ
Ｆ）２１０を実装する（図６（ｌ））。
と同じである。繰り返すと、所望の部分をダイシングし
て残し（図６（ｊ））、端面を研磨し鏡面加工する（図
６（ｋ））。そしてシングルモード光ファイバ（ＳＭ
Ｆ）２１０を実装する（図６（ｌ））。
【００１４】この導波路作製方法では、シリコン基板１
１０表面にエッチングで溝１９０を形成しているため、
溝１９０の形状が非常に精密にコントロールされる。特
に、ＲＩＥで形成した場合、非常に良好な形状の溝１９
０の形成が可能になる。また、基板１１０の表面の酸化
の際に形成される熱酸化膜厚（下部クラッド層３２０の
厚さ）の制御についても、理論的に十分解析され、実験
的にも確立されており、非常に精密に熱酸化膜厚を制御
することが可能である。そのため、基板１１０の表面の
酸化の後に形成される下部クラッド層３２０の溝１９０
（図１（ｄ））は非常に寸法精度が高く、この溝１９０
にコア層３３０が堆積してできる導波路は非常に精密な
ものになる。なお、熱酸化する際、膨脹してＳｉＯ2 膜
が形成されるのであるが、この点については、予め膨脹
を見込んでドーピング層３１０ａを形成しておけば良
い。
１０表面にエッチングで溝１９０を形成しているため、
溝１９０の形状が非常に精密にコントロールされる。特
に、ＲＩＥで形成した場合、非常に良好な形状の溝１９
０の形成が可能になる。また、基板１１０の表面の酸化
の際に形成される熱酸化膜厚（下部クラッド層３２０の
厚さ）の制御についても、理論的に十分解析され、実験
的にも確立されており、非常に精密に熱酸化膜厚を制御
することが可能である。そのため、基板１１０の表面の
酸化の後に形成される下部クラッド層３２０の溝１９０
（図１（ｄ））は非常に寸法精度が高く、この溝１９０
にコア層３３０が堆積してできる導波路は非常に精密な
ものになる。なお、熱酸化する際、膨脹してＳｉＯ2 膜
が形成されるのであるが、この点については、予め膨脹
を見込んでドーピング層３１０ａを形成しておけば良
い。
【００１５】つぎに、本発明の第２の実施例について説
明する。
明する。
【００１６】この第２の実施例は、第１の実施例でコア
層３３０を積層した後にエッチバックしてコア層３３０
の不要な部分を除去する点に特徴を有し、図３を用いて
この点に付いて説明する。第２の実施例では、第１の実
施例と同様の工程でコア層３３０を積層したのち（図２
（ｅ））、焼結する（図３（ｆ））。このとき、図には
陽に現れていないが、コア層３３０の表面の溝１９０の
あった部分に窪みが生じている。エッチバックにより平
坦化し、溝１９０の形成されていなかった部分のコア層
３３０を除去する（図３（ｇ））。この平坦化は、半導
体プロセスで通常用いられている方法で、エッチバック
以外の方法でもよい。エッチバックによる平坦化は、表
面に流動性レジストをスピン塗布し、表面を平坦に塗布
し、この上からＲＩＥによりこの平坦なレジスト表面を
転写する、という方法である。この方法は、効果が大き
くかつ問題も少ない良好な方法である。平坦化後、上部
クラッド層１６０を堆積し（図３（ｈ））焼結する（図
３（ｉ））。この後は、前述の従来例の図６（ｊ）以降
と同じである。
層３３０を積層した後にエッチバックしてコア層３３０
の不要な部分を除去する点に特徴を有し、図３を用いて
この点に付いて説明する。第２の実施例では、第１の実
施例と同様の工程でコア層３３０を積層したのち（図２
（ｅ））、焼結する（図３（ｆ））。このとき、図には
陽に現れていないが、コア層３３０の表面の溝１９０の
あった部分に窪みが生じている。エッチバックにより平
坦化し、溝１９０の形成されていなかった部分のコア層
３３０を除去する（図３（ｇ））。この平坦化は、半導
体プロセスで通常用いられている方法で、エッチバック
以外の方法でもよい。エッチバックによる平坦化は、表
面に流動性レジストをスピン塗布し、表面を平坦に塗布
し、この上からＲＩＥによりこの平坦なレジスト表面を
転写する、という方法である。この方法は、効果が大き
くかつ問題も少ない良好な方法である。平坦化後、上部
クラッド層１６０を堆積し（図３（ｈ））焼結する（図
３（ｉ））。この後は、前述の従来例の図６（ｊ）以降
と同じである。
【００１７】この第２の実施例は、前述の第１の実施例
の利点に加えて、閉じ込めがよくかつクロストークや光
リークが小さい導波路を作製できる、という利点があ
る。これは、エッチバックによりコア層３３０の余分な
部分が除去され、コアから余分な部分に光がもれなくな
ったためである。
の利点に加えて、閉じ込めがよくかつクロストークや光
リークが小さい導波路を作製できる、という利点があ
る。これは、エッチバックによりコア層３３０の余分な
部分が除去され、コアから余分な部分に光がもれなくな
ったためである。
【００１８】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００１９】例えば、前述の実施例では、シリコン基板
を酸化して下部クラッド層を形成したが基板の表面にシ
リコン層を設け、このシリコン層を酸化して下部クラッ
ド層を形成するようにしても良い。この場合、基板は、
シリコン基板に限られず、サファイアなど他の材料の基
板を用いることができる。また、不純物については燐に
限られず、ゲルマニウムなど酸化シリコンの屈折率を上
げるものならば良い。
を酸化して下部クラッド層を形成したが基板の表面にシ
リコン層を設け、このシリコン層を酸化して下部クラッ
ド層を形成するようにしても良い。この場合、基板は、
シリコン基板に限られず、サファイアなど他の材料の基
板を用いることができる。また、不純物については燐に
限られず、ゲルマニウムなど酸化シリコンの屈折率を上
げるものならば良い。
【００２０】
【発明の効果】以上の通り本発明の導波路作製方法によ
れば、シリコンをエッチングして寸法精度の高い溝を形
成し、この溝を利用してコアを形成しているので、導波
路パターン即ちコアの形状を精度良く作ることができ
る。そのため、導波路の損失を低減させることができ
る。また、本発明の導波路作製方法では、その構成が簡
単であるため、プロセスを非常に簡略にすることができ
る。
れば、シリコンをエッチングして寸法精度の高い溝を形
成し、この溝を利用してコアを形成しているので、導波
路パターン即ちコアの形状を精度良く作ることができ
る。そのため、導波路の損失を低減させることができ
る。また、本発明の導波路作製方法では、その構成が簡
単であるため、プロセスを非常に簡略にすることができ
る。
【００２１】第３の工程でエッチバックを行うと、コア
層の不要な部分が除去されるため、クロストークが少な
く、光の閉じ込めが良好な導波路を作製することができ
る。
層の不要な部分が除去されるため、クロストークが少な
く、光の閉じ込めが良好な導波路を作製することができ
る。
【図１】第１の実施例の工程図。
【図２】第１の実施例の工程図。
【図３】第２の実施例の工程図。
【図４】従来例の工程図。
【図５】従来例の工程図。
【図６】従来例の工程図。
１１０…基板，１６０…上部クラッド層，１９０…溝，
３２０…下部クラッド層，３３０…コア層。
３２０…下部クラッド層，３３０…コア層。
Claims (2)
- 【請求項１】 表面がシリコンである基板上に、導波路
パターンに対応した所定のパターンの溝を形成する第１
の工程と、 前記溝が形成された前記シリコンを酸化して下部クラッ
ド層を形成する第２の工程と、 前記下部クラッド層上に不純物を含む酸化シリコンから
なるコア層を形成する第３の工程と、 前記コア層上に上部クラッド層を形成する第４の工程と
を有することを特徴とする導波路作製方法。 - 【請求項２】 前記第３の工程は、前記コア層を形成し
た後、平坦化することを特徴とする請求項１記載の導波
路作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2526092A JPH05224055A (ja) | 1992-02-12 | 1992-02-12 | 導波路作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2526092A JPH05224055A (ja) | 1992-02-12 | 1992-02-12 | 導波路作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05224055A true JPH05224055A (ja) | 1993-09-03 |
Family
ID=12161055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2526092A Pending JPH05224055A (ja) | 1992-02-12 | 1992-02-12 | 導波路作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05224055A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720336A (ja) * | 1993-06-18 | 1995-01-24 | Nec Corp | 光導波路の構造とその製造方法 |
| JP2006171157A (ja) * | 2004-12-14 | 2006-06-29 | Sony Corp | 光導波装置、光導波モジュール及び光・電気複合デバイス |
| US8394705B2 (en) | 2009-12-09 | 2013-03-12 | Electronics And Telecommunications Research Institute | Method of manufacturing semiconductor device having optical devices |
| JP2015032722A (ja) * | 2013-08-05 | 2015-02-16 | 日本電信電話株式会社 | 光素子およびその製造方法 |
-
1992
- 1992-02-12 JP JP2526092A patent/JPH05224055A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720336A (ja) * | 1993-06-18 | 1995-01-24 | Nec Corp | 光導波路の構造とその製造方法 |
| JP2006171157A (ja) * | 2004-12-14 | 2006-06-29 | Sony Corp | 光導波装置、光導波モジュール及び光・電気複合デバイス |
| US8394705B2 (en) | 2009-12-09 | 2013-03-12 | Electronics And Telecommunications Research Institute | Method of manufacturing semiconductor device having optical devices |
| JP2015032722A (ja) * | 2013-08-05 | 2015-02-16 | 日本電信電話株式会社 | 光素子およびその製造方法 |
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