JPH05218435A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05218435A JPH05218435A JP4045192A JP4045192A JPH05218435A JP H05218435 A JPH05218435 A JP H05218435A JP 4045192 A JP4045192 A JP 4045192A JP 4045192 A JP4045192 A JP 4045192A JP H05218435 A JPH05218435 A JP H05218435A
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Abstract
(57)【要約】
【目的】 半導体層を配線に用い、基板上の平担性の向
上した半導体装置を提供することにある。 【構成】 単結晶Ｓｉ層を配線に用い、この配線とコン
タクトをとる領域以外においては、上記配線層上面下面
及び側壁が絶縁層で覆われていることを特徴とする半導
体装置である。
上した半導体装置を提供することにある。 【構成】 単結晶Ｓｉ層を配線に用い、この配線とコン
タクトをとる領域以外においては、上記配線層上面下面
及び側壁が絶縁層で覆われていることを特徴とする半導
体装置である。
Description
【０００１】
【産業上の利用分野】本発明は、単結晶半導体層からな
る配線を有する半導体装置に関する。
る配線を有する半導体装置に関する。
【０００２】
【従来の技術】従来のＬＣＤパネル技術における半導体
装置の要部の製造工程を図１に示す。絶縁層１と単結晶
半導体層２とから成るＳＯＩ基板を用意し（図１
（ａ））、ＬＯＣＯＳ酸化３を行い（図１（ｂ））、デ
バイス形成領域をＳｉＯ2 で絶縁分離する。その後、ゲ
ート酸化４し、ＣＶＤ法でポリシリコン堆積後パターニ
ングしてポリゲート形成５を行った後（図１（ｃ））、
ソース・ドレイン６をイオン注入、及びアニールにより
形成（図１（ｄ））、その後、ＢＰＳＧなどの層間絶縁
膜形成７を５０００Å形成し（図１（ｅ））、エッチン
グによりコンタクトホール形成（図１（ｆ））、スパッ
タ法で５０００ÅＡｌを堆積後パターニングして配線８
形成後（図１（ｇ））、保護膜９を形成する（図１
（ｈ））。
装置の要部の製造工程を図１に示す。絶縁層１と単結晶
半導体層２とから成るＳＯＩ基板を用意し（図１
（ａ））、ＬＯＣＯＳ酸化３を行い（図１（ｂ））、デ
バイス形成領域をＳｉＯ2 で絶縁分離する。その後、ゲ
ート酸化４し、ＣＶＤ法でポリシリコン堆積後パターニ
ングしてポリゲート形成５を行った後（図１（ｃ））、
ソース・ドレイン６をイオン注入、及びアニールにより
形成（図１（ｄ））、その後、ＢＰＳＧなどの層間絶縁
膜形成７を５０００Å形成し（図１（ｅ））、エッチン
グによりコンタクトホール形成（図１（ｆ））、スパッ
タ法で５０００ÅＡｌを堆積後パターニングして配線８
形成後（図１（ｇ））、保護膜９を形成する（図１
（ｈ））。
【０００３】このような半導体装置のＴＦＴ（薄膜トラ
ンジスタ）には、多結晶Ｓｉ又はアモルファスＳｉが使
用されている。多結晶Ｓｉはキャリア移動度が高く、駆
動回路の内蔵が可能などの特徴を有し、アモルファスＳ
ｉは低温プロセスで製造可能、大面積化が容易などの特
徴を有する。
ンジスタ）には、多結晶Ｓｉ又はアモルファスＳｉが使
用されている。多結晶Ｓｉはキャリア移動度が高く、駆
動回路の内蔵が可能などの特徴を有し、アモルファスＳ
ｉは低温プロセスで製造可能、大面積化が容易などの特
徴を有する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
多結晶Ｓｉ又はアモルファスＳｉでは、抵抗が高く半導
体拡散層を配線として使えなかった。そのため基板上に
形成した多結晶Ｓｉやメタル材料を配線に用いるしかな
く、段差の大きな形状となり液晶特性に配向乱れなどの
悪影響を与えていた。基板上に形成したこれらの配線は
抵抗を下げかつ断線に対する耐性をもたせる必要があ
る。
多結晶Ｓｉ又はアモルファスＳｉでは、抵抗が高く半導
体拡散層を配線として使えなかった。そのため基板上に
形成した多結晶Ｓｉやメタル材料を配線に用いるしかな
く、段差の大きな形状となり液晶特性に配向乱れなどの
悪影響を与えていた。基板上に形成したこれらの配線は
抵抗を下げかつ断線に対する耐性をもたせる必要があ
る。
【０００５】本発明の目的は、半導体層を配線に用いる
ことのできる半導体装置を提供することにある。
ことのできる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、単結晶半導体
層を配線に用い、この配線とコンタクトをとる領域以外
においては、上記配線層上面下面及び側壁が絶縁層で覆
われていることを特徴とする半導体装置である。
層を配線に用い、この配線とコンタクトをとる領域以外
においては、上記配線層上面下面及び側壁が絶縁層で覆
われていることを特徴とする半導体装置である。
【０００７】
【実施例】図３は本発明の半導体装置の要部の製造工程
を示す。図３の（ａ）〜（ｃ）は図１の（ａ）〜（ｃ）
と同様であるが、本発明では配線層として単結晶配線を
用いて、ソース・ドレインを形成する（図３（ｄ））。
その後、従来と同様に保護膜９を形成する。（図３
（ｅ））。
を示す。図３の（ａ）〜（ｃ）は図１の（ａ）〜（ｃ）
と同様であるが、本発明では配線層として単結晶配線を
用いて、ソース・ドレインを形成する（図３（ｄ））。
その後、従来と同様に保護膜９を形成する。（図３
（ｅ））。
【０００８】本発明により、従来例とくらべ、層間絶縁
層７及びＡｌ配線層８の膜厚をあわせて１μｍ程度の段
差を低減することができる。
層７及びＡｌ配線層８の膜厚をあわせて１μｍ程度の段
差を低減することができる。
【０００９】これにより液晶の配向乱れを著しく低減
し、良好な画質の液晶表示装置を得ることができる。
し、良好な画質の液晶表示装置を得ることができる。
【００１０】本発明に係る単結晶層は、具体的には単結
晶Ｓｉ層であり、単結晶Ｓｉ層は、単結晶Ｓｉ基体を多
孔質化したＳｉ基体を用いて形成したものである。
晶Ｓｉ層であり、単結晶Ｓｉ層は、単結晶Ｓｉ基体を多
孔質化したＳｉ基体を用いて形成したものである。
【００１１】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損われる。このため、Ｓｉ層のエピタキシャル成
長には、分子線エピタキシャル成長法、プラズマＣＶＤ
法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ法、
液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損われる。このため、Ｓｉ層のエピタキシャル成
長には、分子線エピタキシャル成長法、プラズマＣＶＤ
法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ法、
液晶成長法等の低温成長が好適とされる。
【００１２】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００１３】先ず、Ｓｉを単結晶基体を用意し、それを
ＨＦ溶液を用いた陽極化成法によって、多孔質化する。
単結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔
質Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に
変化させることで、０．６〜１．１ｇ／ｃｍ3 に変化さ
せることができる。この多孔質層は下記の理由により、
Ｐ型Ｓｉ基体に形成され易い。
ＨＦ溶液を用いた陽極化成法によって、多孔質化する。
単結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔
質Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に
変化させることで、０．６〜１．１ｇ／ｃｍ3 に変化さ
せることができる。この多孔質層は下記の理由により、
Ｐ型Ｓｉ基体に形成され易い。
【００１４】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見された陽極化成におけるＳｉの溶解反応に
おいて、ＨＦ溶液中のＳｉ陽極反応には正孔が必要であ
り、その反応は、次のように示される。
において発見された陽極化成におけるＳｉの溶解反応に
おいて、ＨＦ溶液中のＳｉ陽極反応には正孔が必要であ
り、その反応は、次のように示される。
【００１５】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及びｅ- はそれぞれ、正孔と電子を表わし
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＜２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＜２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００１６】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００１７】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
【００１８】また、多孔質層はその内部に大量空隙が形
成されているために、密度が半分以下に減少する。その
結果、体積に比べて表面積が飛躍的に増大するため、そ
の化学エッチング速度は、通常の単結晶層のエッチング
速度に比べて著しく増速される。
成されているために、密度が半分以下に減少する。その
結果、体積に比べて表面積が飛躍的に増大するため、そ
の化学エッチング速度は、通常の単結晶層のエッチング
速度に比べて著しく増速される。
【００１９】単結晶層Ｓｉを陽極化成によって多孔質化
する条件を以下に示す。尚、陽極化成によって形成する
多孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもの
ではなく、他の結晶構造のＳｉでも可能である。
する条件を以下に示す。尚、陽極化成によって形成する
多孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもの
ではなく、他の結晶構造のＳｉでも可能である。
【００２０】 印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉエ
ピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。単
結晶Ｓｉの厚さは好ましくは５０μｍ以下、さらに好ま
しくは２０μｍ以下である。
１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉエ
ピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。単
結晶Ｓｉの厚さは好ましくは５０μｍ以下、さらに好ま
しくは２０μｍ以下である。
【００２１】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００２２】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００２３】また、液晶表示装置のみならず本発明の単
結晶半導体層を配線に用いる場合の具体的なパターンと
して下記の場合を挙げることができる。
結晶半導体層を配線に用いる場合の具体的なパターンと
して下記の場合を挙げることができる。
【００２４】１）ＳＯＩ−ＬＳＴでの単結晶配線 近年、各地でシリコン・オン・インシュレーター（ＳＯ
Ｉ）基板上のデバイスが研究されているが、その配線部
材として本発明を用いることができる。
Ｉ）基板上のデバイスが研究されているが、その配線部
材として本発明を用いることができる。
【００２５】２）ＭＯＳソース・ドレイン共通層配線 絶縁膜上に形成されたＭＯＳトランジスタのソース・ド
レイン拡散層と同一導電型の単結晶層を形成すること
で、ソース・ドレインの引き出し配線を形成できる。図
２に示した様に、ソース・ドレインの形成工程と同一の
工程で単結晶配線を形成すれば、更にプロセスを簡略化
することができる。また、本発明を使ってＭＯＳを用い
た様々な回路、例えばソースフォロワ回路等を容易に構
成できることは言うまでもない。
レイン拡散層と同一導電型の単結晶層を形成すること
で、ソース・ドレインの引き出し配線を形成できる。図
２に示した様に、ソース・ドレインの形成工程と同一の
工程で単結晶配線を形成すれば、更にプロセスを簡略化
することができる。また、本発明を使ってＭＯＳを用い
た様々な回路、例えばソースフォロワ回路等を容易に構
成できることは言うまでもない。
【００２６】３）バイポーラトランジスタのエミッタ・
コレクタ層共通配線 近年、高集積、高速、低消費電力、そして高機能化の要
求から、１チップ上にバイポーラトランジスタとＭＯＳ
ＦＥＴを同時に形成するＢｉＣＭＯＳ ＬＳＩの開発が
進んでいる。このＬＳＩに用いられるバイポーラトラン
ジスタの主な用途は負荷駆動用であり、論理ブロックは
ＣＭＯＳで組まれる。高負荷を駆動する場合、ＣＭＯＳ
ゲートに比較しＢｉＣＭＯＳゲートの遅延時間は大幅に
短縮される。
コレクタ層共通配線 近年、高集積、高速、低消費電力、そして高機能化の要
求から、１チップ上にバイポーラトランジスタとＭＯＳ
ＦＥＴを同時に形成するＢｉＣＭＯＳ ＬＳＩの開発が
進んでいる。このＬＳＩに用いられるバイポーラトラン
ジスタの主な用途は負荷駆動用であり、論理ブロックは
ＣＭＯＳで組まれる。高負荷を駆動する場合、ＣＭＯＳ
ゲートに比較しＢｉＣＭＯＳゲートの遅延時間は大幅に
短縮される。
【００２７】しかし、負荷が軽い条件では、ＣＭＯＳが
バイポーラトランジスタを活性状態にするまでの時間が
長くなり、ＣＭＯＳゲートにくらべ遅延時間は逆に増加
する。ＢｉＣＭＯＳゲートの高速化のためには、このバ
イポーラトランジスタを活性状態にするまでの遅延時間
を小さくする必要がある。そのためにはバイポーラトラ
ンジスタの入力容量の低減が鍵となる。
バイポーラトランジスタを活性状態にするまでの時間が
長くなり、ＣＭＯＳゲートにくらべ遅延時間は逆に増加
する。ＢｉＣＭＯＳゲートの高速化のためには、このバ
イポーラトランジスタを活性状態にするまでの遅延時間
を小さくする必要がある。そのためにはバイポーラトラ
ンジスタの入力容量の低減が鍵となる。
【００２８】ＢｉＣＭＯＳ ＬＳＩの他の問題は、バイ
ポーラトランジスタに必要な埋め込み層の存在により、
工程数が増加すること、ＭＯＳＦＥＴとバイポーラトラ
ンジスタ個々のプロセスパラメータの最適化が困難であ
ることがあげられる。
ポーラトランジスタに必要な埋め込み層の存在により、
工程数が増加すること、ＭＯＳＦＥＴとバイポーラトラ
ンジスタ個々のプロセスパラメータの最適化が困難であ
ることがあげられる。
【００２９】上記の要求を満たし、問題点が解決される
バイポーラトランジスタとして、薄膜ＳＯＩ上に形成す
る横型バイポーラトランジスタが考案されている。
バイポーラトランジスタとして、薄膜ＳＯＩ上に形成す
る横型バイポーラトランジスタが考案されている。
【００３０】ＳＯＩ上に形成するため寄生容量の大幅な
低減が可能となる。さらに、酸化膜で完全に素子分離さ
れているため、ＭＯＳとバイポーラ双方のプロセスパラ
メータを独立に最適化することが可能である。
低減が可能となる。さらに、酸化膜で完全に素子分離さ
れているため、ＭＯＳとバイポーラ双方のプロセスパラ
メータを独立に最適化することが可能である。
【００３１】このようなラテラルバイポーラトランジス
タのエミッタ・コレクタ配線にも本発明を適用して上記
同様の効果を得られる。また、本発明を使ってバイポー
ラ差動増幅回路など様々な回路を容易に構成できること
は言うまでもない。
タのエミッタ・コレクタ配線にも本発明を適用して上記
同様の効果を得られる。また、本発明を使ってバイポー
ラ差動増幅回路など様々な回路を容易に構成できること
は言うまでもない。
【００３２】４）液晶表示装置の共通層配線 ＴＦＴを用いたアクティブマトリクス型液晶表示装置の
各画素は、一般にＴＦＴを開閉するゲート線、ＴＦＴの
ソースにつながるソース線、ＴＦＴのドレインとつなが
る画素電極、画素電極との間に蓄積容量を形成するコモ
ン配線から成る。
各画素は、一般にＴＦＴを開閉するゲート線、ＴＦＴの
ソースにつながるソース線、ＴＦＴのドレインとつなが
る画素電極、画素電極との間に蓄積容量を形成するコモ
ン配線から成る。
【００３３】これらのゲート線もしくはソース線もしく
はコモン線をＡｌやポリシリコン配線のかわりに本発明
の単結晶配線を用いることで、表面の段差を１μｍ前後
低減されたために配向乱れの少ない画質の良好な液晶表
示装置を実現することができる。
はコモン線をＡｌやポリシリコン配線のかわりに本発明
の単結晶配線を用いることで、表面の段差を１μｍ前後
低減されたために配向乱れの少ない画質の良好な液晶表
示装置を実現することができる。
【００３４】
【発明の効果】単結晶の半導体層を配線に用いることが
できるため、段差を低減でき基板上の平担性が向上し、
段差にともなう上部配線の断線などの問題が低減でき、
液晶特性に悪影響を与えない低抵抗配線が実現できる。
できるため、段差を低減でき基板上の平担性が向上し、
段差にともなう上部配線の断線などの問題が低減でき、
液晶特性に悪影響を与えない低抵抗配線が実現できる。
【図１】従来の半導体装置の製造工程を示す図である。
【図２】本発明の半導体装置の製造工程を示す図であ
る。
る。
Claims (2)
- 【請求項１】 単結晶半導体層を配線に用い、この配線
とコンタクトをとる領域以外においては、上記配線層上
面下面及び側壁が絶縁層で覆われていることを特徴とす
る半導体装置。 - 【請求項２】 単結晶半導体層が単結晶Ｓｉからなるこ
とを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045192A JPH05218435A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045192A JPH05218435A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218435A true JPH05218435A (ja) | 1993-08-27 |
Family
ID=12581006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045192A Pending JPH05218435A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771025A2 (en) * | 1995-10-23 | 1997-05-02 | Motorola, Inc. | Method of forming oxide isolation regions in a silicon-on-insulator (SOI) substrate |
-
1992
- 1992-01-31 JP JP4045192A patent/JPH05218435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771025A2 (en) * | 1995-10-23 | 1997-05-02 | Motorola, Inc. | Method of forming oxide isolation regions in a silicon-on-insulator (SOI) substrate |
| EP0771025A3 (en) * | 1995-10-23 | 1998-06-17 | Motorola, Inc. | Method of forming oxide isolation regions in a silicon-on-insulator (SOI) substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |