JPH05218018A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05218018A JPH05218018A JP4044792A JP4044792A JPH05218018A JP H05218018 A JPH05218018 A JP H05218018A JP 4044792 A JP4044792 A JP 4044792A JP 4044792 A JP4044792 A JP 4044792A JP H05218018 A JPH05218018 A JP H05218018A
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- single crystal
- porous
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 配線の断線による欠陥を低減した半導体装置
を提供する。 【構成】 マトリクス型表示パネルの配線を二層配線
し、第一層目の配線を単結晶シリコンで形成し、第二層
目の配線をＡｌ，ＩＴＯ，ポリシリコン等で形成氏、相
互に部分的に接続することにより、配線の断線による欠
陥を低減するとともに抵抗の小さい半導体装置となる。
を提供する。 【構成】 マトリクス型表示パネルの配線を二層配線
し、第一層目の配線を単結晶シリコンで形成し、第二層
目の配線をＡｌ，ＩＴＯ，ポリシリコン等で形成氏、相
互に部分的に接続することにより、配線の断線による欠
陥を低減するとともに抵抗の小さい半導体装置となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスを用い
た半導体装置に関する。
た半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ，バイポ−ラトランジス
タ，ＪＦＥＴ，ダイオ−ド，サイリスタなどの半導体デ
バイスを用いた半導体回路の配線、例えば、多ビットの
シフトレジスタ回路のバスラインや、メモリセルのワ−
ド線・ビット線や、液晶表示装置のソ−ス線・ゲ−ト線
などは、従来、一層配線であったため、断線に弱かっ
た。
タ，ＪＦＥＴ，ダイオ−ド，サイリスタなどの半導体デ
バイスを用いた半導体回路の配線、例えば、多ビットの
シフトレジスタ回路のバスラインや、メモリセルのワ−
ド線・ビット線や、液晶表示装置のソ−ス線・ゲ−ト線
などは、従来、一層配線であったため、断線に弱かっ
た。
【０００３】
【発明が解決しようとする課題】従って本発明の目的
は、半導体回路の配線の断線による欠陥を低減すること
にある。
は、半導体回路の配線の断線による欠陥を低減すること
にある。
【０００４】
【課題を解決するための手段及び作用】本発明によれ
ば、上記配線を多重配線にすることにより、一本の配線
が断線しても、残りの配線で接続が確保されるため、断
線による欠陥を低減することができる。
ば、上記配線を多重配線にすることにより、一本の配線
が断線しても、残りの配線で接続が確保されるため、断
線による欠陥を低減することができる。
【０００５】即ち本発明は第一に、配線の少なくとも一
部を多重配線としたことを特徴とする半導体装置であ
り、第二に、多重配線のうち少なくとも１つの配線が単
結晶配線であることを特徴とする上記本発明第一の半導
体装置であり、第三に、多重配線がすくなくとも１カ所
以上で接続されていることを特徴とする上記本発明第
一，第二の半導体装置であり、好ましくは、多重配線の
接続を、半導体部分を避けた位置で行ったことを特徴と
する半導体装置である。本発明においては、上記配線と
して、通常用いられているＡｌ，ＩＴＯ，ポリシリコン
等の他に、抵抗の小さい単結晶Ｓｉを用いることがで
き、多重配線は、これらを組み合わせて構成することが
でき、その組み合わせは本発明を制限するものではな
い。
部を多重配線としたことを特徴とする半導体装置であ
り、第二に、多重配線のうち少なくとも１つの配線が単
結晶配線であることを特徴とする上記本発明第一の半導
体装置であり、第三に、多重配線がすくなくとも１カ所
以上で接続されていることを特徴とする上記本発明第
一，第二の半導体装置であり、好ましくは、多重配線の
接続を、半導体部分を避けた位置で行ったことを特徴と
する半導体装置である。本発明においては、上記配線と
して、通常用いられているＡｌ，ＩＴＯ，ポリシリコン
等の他に、抵抗の小さい単結晶Ｓｉを用いることがで
き、多重配線は、これらを組み合わせて構成することが
でき、その組み合わせは本発明を制限するものではな
い。
【０００６】二層配線では、例えば、以下の組み合わせ
とすることができる。
とすることができる。
【０００７】（１）単結晶配線とＡｌの二層配線 （２）単結晶配線とポリシリコンの二層配線 （３）単結晶配線とＩＴＯの二層配線 （４）Ａｌとポリシリコンの二層配線 （５）ＡｌとＩＴＯの二層配線 （６）ＩＴＯとポリシリコンの二層配線 （７）Ａｌと第二Ａｌの二層配線 （８）ポリシリコンと第二ポリシリコンの二層配線 （９）ＩＴＯと第二ＩＴＯの二層配線 本発明に係る上記単結晶Ｓｉ層は、単結晶Ｓｉ基体を多
孔質化した多孔質Ｓｉ基体を用いて形成したものであ
る。
孔質化した多孔質Ｓｉ基体を用いて形成したものであ
る。
【０００８】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【０００９】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００１０】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００１１】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成においては、
ＨＦ溶液中のＳｉの陽極反応には正孔が必要であり、そ
の反応は、次のように示される。
において発見されたものであり、陽極化成においては、
ＨＦ溶液中のＳｉの陽極反応には正孔が必要であり、そ
の反応は、次のように示される。
【００１２】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2
＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００１３】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００１４】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
【００１５】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００１６】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００１７】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００１８】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン・デル
・ワ−ルス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン・デル
・ワ−ルス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００１９】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００２０】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法についていて説明する。
チングする選択エッチング法についていて説明する。
【００２１】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００２２】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００２３】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００２４】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００２５】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００２６】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００２７】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００２８】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００２９】次に本発明を、マトリクス型液晶表示パネ
ルのソ−ス線・ゲ−ト線を多重配線した場合について説
明する。
ルのソ−ス線・ゲ−ト線を多重配線した場合について説
明する。
【００３０】図４は液晶表示パネルの各画素毎に配置さ
れる画素選択用トランジスタの構造を模式的に示した断
面図である。１は絶縁層、４１はソ−ス、４２はドレイ
ン、４３はチャネル、４４はチャネル上に絶縁層を介し
て形成されたゲ−ト、４１〜４４で画素ＴＦＴを構成し
ている。ソ−ス４１はソ−ス電極４５でソ−ス線と接続
している。ドレイン４２には画素電極４６がつながり、
その上面、下面は分離層４７で覆われている。
れる画素選択用トランジスタの構造を模式的に示した断
面図である。１は絶縁層、４１はソ−ス、４２はドレイ
ン、４３はチャネル、４４はチャネル上に絶縁層を介し
て形成されたゲ−ト、４１〜４４で画素ＴＦＴを構成し
ている。ソ−ス４１はソ−ス電極４５でソ−ス線と接続
している。ドレイン４２には画素電極４６がつながり、
その上面、下面は分離層４７で覆われている。
【００３１】例えば、ソ−ス線あるいはゲ−ト線を二層
配線とし、二層配線のうち、第一層目の配線を単結晶Ｓ
ｉ配線とする場合には、先述の半導体基板を用いて、図
４に示してあるトランジスタ構造を従来技術で形成する
とともに、エッチングにより単結晶層を部分的にそのま
ま残して第一層目の配線とすることができる。
配線とし、二層配線のうち、第一層目の配線を単結晶Ｓ
ｉ配線とする場合には、先述の半導体基板を用いて、図
４に示してあるトランジスタ構造を従来技術で形成する
とともに、エッチングにより単結晶層を部分的にそのま
ま残して第一層目の配線とすることができる。
【００３２】単結晶配線を用いない多重配線では、第一
層目の配線は通常通りに形成することができる。
層目の配線は通常通りに形成することができる。
【００３３】次に、第一層目の配線上に絶縁膜を介して
第二層目の配線をスパッタ法やＣＶＤ法などにより堆積
後、所望の配線パタ−ンにエッチングパタ−ニングする
ことにより形成する。
第二層目の配線をスパッタ法やＣＶＤ法などにより堆積
後、所望の配線パタ−ンにエッチングパタ−ニングする
ことにより形成する。
【００３４】これらの配線は、第一層目と第二層目の配
線の重なる領域に絶縁膜をエッチングすることにより、
少なくとも一カ所以上設けられたコンタクトホ−ルによ
り相互に接続することができる。
線の重なる領域に絶縁膜をエッチングすることにより、
少なくとも一カ所以上設けられたコンタクトホ−ルによ
り相互に接続することができる。
【００３５】この接続位置は特に限定されないが、図３
（ａ）に示すようにトランジスタ部分は避けるのが好ま
しい。これは、トランジスタ部分の第一層目の配線の段
差により、第二層目の配線が細り、断線の原因となると
ともに、接触が一部でしかとれなくなるため二層の配線
間の接触抵抗が大きくなるという問題があるためであ
り、さらには、第二層目の段差がより大きくなるため
に、例えば、液晶表示装置においては段差部周囲で液晶
の配向乱れが生じ、画質が低下するなどの問題が生ずる
ためである。
（ａ）に示すようにトランジスタ部分は避けるのが好ま
しい。これは、トランジスタ部分の第一層目の配線の段
差により、第二層目の配線が細り、断線の原因となると
ともに、接触が一部でしかとれなくなるため二層の配線
間の接触抵抗が大きくなるという問題があるためであ
り、さらには、第二層目の段差がより大きくなるため
に、例えば、液晶表示装置においては段差部周囲で液晶
の配向乱れが生じ、画質が低下するなどの問題が生ずる
ためである。
【００３６】図３（ｂ）に示すようにトランジスタ部分
を避けた場合には、上記の問題は発生しない。
を避けた場合には、上記の問題は発生しない。
【００３７】また、マトリクス型液晶表示パネルでは、
上記二層配線の接続は、各画素単位で行うのが好まし
く、より好ましくは、ソ−ス線・ゲ−ト線とも各画素毎
に配置される画素選択用トランジスタの中間地点で行
う。
上記二層配線の接続は、各画素単位で行うのが好まし
く、より好ましくは、ソ−ス線・ゲ−ト線とも各画素毎
に配置される画素選択用トランジスタの中間地点で行
う。
【００３８】このようにすることにより、二層配線の片
方が断線した時に、時間的なずれを最小にすることがで
きる。
方が断線した時に、時間的なずれを最小にすることがで
きる。
【００３９】また、ソ−ス線とゲ−ト線の交差部分は、
例えば、ソ−ス線だけが二層配線の場合で説明すると、
図１，２に示した例のようにすることができる。
例えば、ソ−ス線だけが二層配線の場合で説明すると、
図１，２に示した例のようにすることができる。
【００４０】図１（ａ）〜（ｅ）は第一層目の配線が単
結晶配線の例である。１は絶縁層、２は第一のソ−ス配
線、３は第二のソ−ス配線で、上記２と３は少なくとも
一カ所以上で接続されている。
結晶配線の例である。１は絶縁層、２は第一のソ−ス配
線、３は第二のソ−ス配線で、上記２と３は少なくとも
一カ所以上で接続されている。
【００４１】図１（ａ）は第二のソ−ス配線にポリシリ
コンを用いた例であり、図１（ｂ），（ｃ）は第二のソ
−ス配線にＩＴＯを用いた例であり、図１（ｄ）は第二
のソ−ス配線にＡｌを用いた例である。図１（ｅ）は、
単結晶配線を基板の裏面に形成した例であり、この場合
にはソ−ス線の二重配線は、接続することなく、直接ト
ランジスタと接続することができる。
コンを用いた例であり、図１（ｂ），（ｃ）は第二のソ
−ス配線にＩＴＯを用いた例であり、図１（ｄ）は第二
のソ−ス配線にＡｌを用いた例である。図１（ｅ）は、
単結晶配線を基板の裏面に形成した例であり、この場合
にはソ−ス線の二重配線は、接続することなく、直接ト
ランジスタと接続することができる。
【００４２】図２は第一層目の配線が単結晶以外の例で
ある。配線材料としてはＡｌ，ポリシリコン，ＩＴＯな
どを用いることができるが、これに限るものではない。
ある。配線材料としてはＡｌ，ポリシリコン，ＩＴＯな
どを用いることができるが、これに限るものではない。
【００４３】また、図１（ｄ），図２（ｂ）に示してい
るように、第二層目のソ−ス線はゲ−ト線と交差する部
分で分離することができ、さらには部分的に形成しても
よい。
るように、第二層目のソ−ス線はゲ−ト線と交差する部
分で分離することができ、さらには部分的に形成しても
よい。
【００４４】また、上述の配線の配置、接続方法は三層
以上の場合や、ソ−ス線，ゲ−ト線双方が多重配線の場
合にも適用できる。
以上の場合や、ソ−ス線，ゲ−ト線双方が多重配線の場
合にも適用できる。
【００４５】
【実施例】以下、実施例を用いて本発明を説明する。 （実施例）本実施例は、マトリクス型液晶表示パネルに
おいて、図１（ｄ）に示してあるように第一層目のソ−
ス線として単結晶配線、第二のソ−ス線およびゲ−ト線
にはＡｌを用いたものである。まず、先述のようにして
得られた、単結晶Ｓｉ層が均一に薄層化された半導体基
板に、熱酸化により２００〜１０００Åのシリコン酸化
膜を形成した後、ＬＰＣＶＤ法により１００〜５００Å
のシリコン窒化膜を形成し、該窒化膜を所望の形にパタ
−ニングし、１０００℃で１〜６時間シリコンの選択酸
化（ＬＯＣＯＳ）を行う。この場合、選択酸化された部
分は、下層の絶縁層に達し、隣り合う活性部を完全に分
離した構造としてもよいし、たとえば、チャネルストッ
プ層を形成することにより、単結晶シリコン層が左右に
つながった構造をとることも可能である。その後、フォ
トリソ工程とイオン注入法によりｐ型活性部とｎ型活性
部を形成した。次に、ＬＰＣＶＤ法により、ポリシリコ
ンを５００〜５０００Å堆積させる。該ポリシリコン層
はＭＯＳＦＥＴのゲ−ト電極の材料としてだけではな
く、配線層としても使用できるので、抵抗を小さくする
ために、膜厚は厚いほうが望ましい。また、２０００Å
程度の厚さにして、金属シリサイド（タングステン、チ
タンなど）を積層して抵抗を下げても良い。
おいて、図１（ｄ）に示してあるように第一層目のソ−
ス線として単結晶配線、第二のソ−ス線およびゲ−ト線
にはＡｌを用いたものである。まず、先述のようにして
得られた、単結晶Ｓｉ層が均一に薄層化された半導体基
板に、熱酸化により２００〜１０００Åのシリコン酸化
膜を形成した後、ＬＰＣＶＤ法により１００〜５００Å
のシリコン窒化膜を形成し、該窒化膜を所望の形にパタ
−ニングし、１０００℃で１〜６時間シリコンの選択酸
化（ＬＯＣＯＳ）を行う。この場合、選択酸化された部
分は、下層の絶縁層に達し、隣り合う活性部を完全に分
離した構造としてもよいし、たとえば、チャネルストッ
プ層を形成することにより、単結晶シリコン層が左右に
つながった構造をとることも可能である。その後、フォ
トリソ工程とイオン注入法によりｐ型活性部とｎ型活性
部を形成した。次に、ＬＰＣＶＤ法により、ポリシリコ
ンを５００〜５０００Å堆積させる。該ポリシリコン層
はＭＯＳＦＥＴのゲ−ト電極の材料としてだけではな
く、配線層としても使用できるので、抵抗を小さくする
ために、膜厚は厚いほうが望ましい。また、２０００Å
程度の厚さにして、金属シリサイド（タングステン、チ
タンなど）を積層して抵抗を下げても良い。
【００４６】次に、ポリシリコンをパタ−ニングして、
ＮＭＯＳ部にはヒ素またはリン、ＰＭＯＳ部にはボロン
またはフッ化ボロンをイオン注入した後、５００〜１０
００℃の熱処理を施す。
ＮＭＯＳ部にはヒ素またはリン、ＰＭＯＳ部にはボロン
またはフッ化ボロンをイオン注入した後、５００〜１０
００℃の熱処理を施す。
【００４７】この場合、ＮＭＯＳ、ＰＭＯＳともｎ+
層、ｐ+ 層がチャネル領域に直接接するシングルドレイ
ン構造となるが、工程を増加させれば、例えば、ｎ-
層、ｐ-層をｎ+ 層、ｐ+ 層とチャネル領域の間に形成
して、ＰＮ接合に生ずる電界を緩和することにより、ト
ランジスタに更に高い電圧で駆動することもできる。本
発明者の実験でも１０Ｖ以上の電源電圧が必要な場合に
は、上記のような電界緩和構造が有効であることが分か
った。
層、ｐ+ 層がチャネル領域に直接接するシングルドレイ
ン構造となるが、工程を増加させれば、例えば、ｎ-
層、ｐ-層をｎ+ 層、ｐ+ 層とチャネル領域の間に形成
して、ＰＮ接合に生ずる電界を緩和することにより、ト
ランジスタに更に高い電圧で駆動することもできる。本
発明者の実験でも１０Ｖ以上の電源電圧が必要な場合に
は、上記のような電界緩和構造が有効であることが分か
った。
【００４８】次に、ＣＶＤ法により、ＢＰＳＧ膜を３０
００〜８０００Å堆積し、第一の層間絶縁層を形成す
る。電極取り出しのためのコンタクト孔を開口した後、
スパッタ法により、アルミニウム電極を３０００〜８０
００Å形成する。アルミニウムをパタ−ニングしてゲ−
ト線及び第二のソ−ス線を形成した後、プラズマ励起法
または熱ＣＶＤ法によりシリコン窒化膜またはシリコン
酸化膜を３０００〜１００００Å堆積する。この膜は第
二の層間絶縁膜となる。この時、スピンオンガラスによ
り、半導体表面をできるだけ平坦にしておくことは、以
下の理由により有効である。
００〜８０００Å堆積し、第一の層間絶縁層を形成す
る。電極取り出しのためのコンタクト孔を開口した後、
スパッタ法により、アルミニウム電極を３０００〜８０
００Å形成する。アルミニウムをパタ−ニングしてゲ−
ト線及び第二のソ−ス線を形成した後、プラズマ励起法
または熱ＣＶＤ法によりシリコン窒化膜またはシリコン
酸化膜を３０００〜１００００Å堆積する。この膜は第
二の層間絶縁膜となる。この時、スピンオンガラスによ
り、半導体表面をできるだけ平坦にしておくことは、以
下の理由により有効である。
【００４９】第一に、平坦にすることにより、多層配線
を行う場合に２層目以降の配線層が急峻な段差により断
線する故障が低下する。第二に、平坦にすることによ
り、液晶を配向するための配向処理が均一になり、マト
リクスパネルを形成したときの画質が向上する。
を行う場合に２層目以降の配線層が急峻な段差により断
線する故障が低下する。第二に、平坦にすることによ
り、液晶を配向するための配向処理が均一になり、マト
リクスパネルを形成したときの画質が向上する。
【００５０】以上のようにしてトランジスタ部分を形成
する様に、第一層目のソ−ス線である単結晶配線を形成
する領域にも、ＭＯＳへのイオン注入と同一工程でイオ
ン注入を行い、その後、熱処理をほどこすことで低抵抗
のｎ+ あるいはｐ+ 単結晶配線を形成した。
する様に、第一層目のソ−ス線である単結晶配線を形成
する領域にも、ＭＯＳへのイオン注入と同一工程でイオ
ン注入を行い、その後、熱処理をほどこすことで低抵抗
のｎ+ あるいはｐ+ 単結晶配線を形成した。
【００５１】本実施例は液晶表示装置の配線についての
ものであるが、本発明は、これに限定されるものではな
く、ＭＯＳＦＥＴ，バイポ−ラトランジスタ，ＪＦＥ
Ｔ，ダイオ−ド，サイリスタなどの半導体デバイスを用
いた半導体回路、例えば、シフトレジスタや、メモリの
ビット線やワ−ド線に用いても同様の効果が得られるこ
とは言うまでもない。また、三層以上の多重配線であっ
ても同様の効果が得られることも言うまでもない。
ものであるが、本発明は、これに限定されるものではな
く、ＭＯＳＦＥＴ，バイポ−ラトランジスタ，ＪＦＥ
Ｔ，ダイオ−ド，サイリスタなどの半導体デバイスを用
いた半導体回路、例えば、シフトレジスタや、メモリの
ビット線やワ−ド線に用いても同様の効果が得られるこ
とは言うまでもない。また、三層以上の多重配線であっ
ても同様の効果が得られることも言うまでもない。
【００５２】
【発明の効果】以上説明したように、半導体回路の配線
を多重配線とすることにより、断線による欠陥を低減で
きるとともに、配線抵抗を小さくすることができ、より
信頼性のある半導体装置となる。
を多重配線とすることにより、断線による欠陥を低減で
きるとともに、配線抵抗を小さくすることができ、より
信頼性のある半導体装置となる。
【図１】本発明においてソ−ス線を多重配線とし、第一
層目の配線を単結晶で形成した例を模式的に示した断面
図である。
層目の配線を単結晶で形成した例を模式的に示した断面
図である。
【図２】本発明においてソ−ス線を多重配線とし、第一
層目の配線を単結晶以外で形成した例を模式的に示した
断面図である。
層目の配線を単結晶以外で形成した例を模式的に示した
断面図である。
【図３】多重配線の接続位置を説明するための図であ
る。
る。
【図４】を液晶表示パネルの各画素毎に配置される画素
選択用トランジスタの構造を模式的に示した断面図であ
る。
選択用トランジスタの構造を模式的に示した断面図であ
る。
１ 絶縁層 ２ 第一層目のソ−ス配線 ３ 第ニ層目のソ−ス配線 ４ ゲ−ト配線 ５ トランジスタ ４１ ソ−ス ４２ ドレイン ４３ チャネル ４４ ゲ−ト ４５ ソ−ス電極 ４６ 画素電極 ４７，４７’ 分離層
Claims (4)
- 【請求項１】 配線の少なくとも一部を多重配線とした
ことを特徴とする半導体装置。 - 【請求項２】 多重配線のうち少なくとも１つの配線が
単結晶配線であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 多重配線がすくなくとも１カ所以上で接
続されていることを特徴とする請求項１，２記載の半導
体装置。 - 【請求項４】 多重配線の接続を、半導体部分を避けた
位置で行ったことを特徴とする請求項３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044792A JPH05218018A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044792A JPH05218018A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218018A true JPH05218018A (ja) | 1993-08-27 |
Family
ID=12580902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044792A Withdrawn JPH05218018A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952386B2 (en) | 2011-12-23 | 2015-02-10 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus and method of manufacturing organic light-emitting display apparatus |
-
1992
- 1992-01-31 JP JP4044792A patent/JPH05218018A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952386B2 (en) | 2011-12-23 | 2015-02-10 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus and method of manufacturing organic light-emitting display apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |