JPH05216793A - 通信制御装置及びその方法 - Google Patents

Abstract

(57)【要約】 【目的】 通信制御に関し、特にマイクロコンピュータ
間等の通信において送信データ同士の競合を防止するた
めの送信権獲得手段を具備した通信制御装置及びその方
法を提供することを目的とする。 【構成】 複数の通信制御装置間で相互に接続されたデ
ータラインを介して半二重通信を行う通信制御装置は、
前記データラインを介して所定のデータ信号を送受信す
るデータ送受信手段６、そして前記複数の通信制御装置
間で相互に接続され、前記複数の通信制御装置の少なく
とも一つが送信中であることを指示するバスリクエスト
ライン５を監視し、送信要求時に前記バスリクエストラ
イン５がアクティブか否かを検出して非アクティブの時
のみ前記バスリクエストライン５をアクティブにするこ
とによって他の制御装置に送信開始を指示する送信権獲
得手段７から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータ間
等の通信制御に関し、特に専用の通信制御ハードウェア
を使用せず汎用の入出力ポートを使って半二重通信を行
う際に、送信要求に従って送信権を獲得する手段を定め
たマイクロコンピュータ等から成る通信制御装置及びそ
の方法に関するのである。

【０００２】

【従来の技術】図９には従来のマイクロコンピュータ間
の通信制御構成が示されている。図９の（ａ）はシリア
ル通信機能を有するワンチップマイクロコンピュータ１
１同士の通信構成を示しており、図９の（ｂ）は汎用の
マイクロコンピュータ１２同士の通信構成を示してい
る。図９の（ａ）において、点線で囲まれた部分１７は
シリアル通信機能を実行する部分であり一般的には簡易
な調歩同期式のシルアル通信を行う、いわゆるＵＡＲＴ
(Universal Asynchronous Receiver and Transmitter)
が内蔵されている。ＵＡＲＴ１７は専用のハードウェア
によって調歩データの送受信を行い、そしてマイクロコ
ンピュータ１１は内部バスを介してＵＡＲＴ１７の制御
レジスタを制御し、その送受信フラグの監視若しくは割
り込み等によって例えば８ビットのパラレルデータをＵ
ＡＲＴ１７との間で送受する。

【０００３】図９の（ｂ）は相互に通信するマイクロコ
ンピュータ同士がいわゆる汎用のマイクロコンピュータ
の場合であり、この場合には図９の（ａ）のＵＡＲＴ１
７に相当する部分がＵＡＲＴ機能から成る通信専用のＩ
Ｃ（インテル８２５１相当）として外部に接続されてい
る。マイクロコンピュータ１２とこのＩＣ間の制御は、
前述した図９の（ａ）が内部バスを介して制御するのに
対して、図９の（ｂ）は外部バスを介して制御する以外
は一般に前記ＩＣがさらに豊富な通信機能を有すること
を除いて略同様である。なお、前記ＩＣは図９の（ｂ）
には示されていないが、パーソナルコンピュータに備え
られるモデム等とのインターフェイス（ＲＳ−２３２
Ｃ）における各種通信制御信号（ＲＴＳ、ＣＴＳ等）も
容易に構成することができる。上述したように、従来の
マイクロコンピュータ間のシリアル通信は、前記ＵＡＲ
Ｔがマイクロコンピュータ内部１７又は外部１８に配置
されるとに係わらず、一般にＵＡＲＴを用いて行われて
いた。

【０００４】

【発明が解決しようとする課題】最近の各種機器は機能
が多様化、複雑化し、そのため装置全体の処理を実行す
る汎用マイクロコンピュータと装置の特定機能を実行す
るワンチップマイクロコンピュータが複数組み合わされ
て使用される場合が増加している。このような場合には
図９の従来例で示した通信構成の他に、新たに汎用マイ
クロコンピュータとワンチップマイクロコンピュータ間
の通信制御が必要となる。そのため、汎用マイクロコン
ピュータに上述したＵＡＲＴの専用ＩＣを付加してワン
チップマイクロコンピュータとの通信をすることも可能
であるが、装置の小型化、低コスト化の点で問題であっ
た。

【０００５】そこで本発明は前記問題点に鑑み、前記Ｕ
ＡＲＴに相当する回路を新たに付加することなく、マイ
クロコンピュータ間の入出力ポートの接続と簡易な通信
制御ソフトウェアによって汎用マイクロコンピュータと
ワンチップマイクロコンピュータ若しくは汎用マイクロ
コンピュータ同士の半二重シリアル通信を可能とするこ
とを目的とする。さらに本発明の目的は、前記構成によ
って装置の小型化と低コスト化を同時に達成せんとする
ものである。

【０００６】

【課題を解決するための手段】本発明によれば、複数の
通信制御装置間で相互に接続されたデータラインを介し
て半二重通信を行う通信制御装置は、前記データライン
を介して所定のデータ信号を送受信するためのデータ送
受信手段６、そして前記複数の通信制御装置間で相互に
接続され、前記複数の通信制御装置のうち少なくとも一
つが送信中であることを指示するバスリクエストライン
５を監視し、送信要求時に前記バスリクエストライン５
がアクティブか否かを検出して非アクティブの時のみ前
記バスリクエストライン５をアクティブにすることによ
って他の通信制御装置に送信開始を指示する送信権獲得
手段７を有する通信制御装置が提供される。

【０００７】また、上記通信制御装置間の通信におい
て、前記複数の通信制御装置間で相互に接続され、前記
複数の通信制御装置のうち少なくとも一つが送信中であ
ることを指示するバスリクエストラインを監視する第１
のステップ、送信要求時に前記バスリクエストラインが
アクティブか否かを検出する第２のステップ、そして前
記バスリクエストラインが非アクティブの時にのみ前記
バスリクエストラインをアクティブにすることによって
他の通信制御装置に送信開始を指示した後、送信を開始
する第３のステップからなる通信制御方法が与えられ
る。

【０００８】

【作用】データ送受信手段６は、例えば送信時におい
て、送信データを調歩同期信号へ組み立て、また受信時
において受信された調歩同期信号を分解してデータを抽
出する。そして通信中のデータエラーの検出等も行い前
記複数の通信制御装置間の正確なデータの送受信を保証
する。送信権獲得手段７は、各通信制御装置からの送信
要求が競合した場合に送信データ同士の衝突を防止す
る。送信中を指示する前記バスリクエストライン１５を
各通信制御装置が監視することにより全ての通信制御装
置がアイドルすなわちバスリクエストライン１５が非ア
クティブの時に、送信を要求する通信制御装置自らが前
記非アクティブのバスリクエストライン１５をアクティ
ブにし、自らの送信開始を他の通信制御装置に指示した
後、送信を開始する。従って送信データの衝突が防止さ
れる。

【０００９】

【実施例】図２は本発明によるマイクロコンピュータ間
の通信制御の一実施例を示したものであり、一方がＵＡ
ＲＴ機能を有するワンチップマイクロコンピュータ１１
そして他方が汎用のマイクロコンピュータ１２である。
図１との関係では通信制御装置１がワンチップマイクロ
コンピュータ１１及び通信制御装置２が汎用のマイクロ
コンピュータ１２に、バスリクエストライン５は同じく
バスリクエストライン１５にそれぞれ対応している。な
お、図において従来例（図９）と同一のものについては
同一符号が付されている。図２において、ワンチップマ
イクロコンピュータ１１のＵＡＲＴ１７の送信端子（Ｔ
ｘ）はライン１３を介して汎用マイクロコンピュータ１
２の受信用の入力ポート（Ｉ１）及び割り込み端子（Ｉ
ＮＴ）にマルチ接続される。また、汎用マイクロコンピ
ュータ１２の送信用の出力ポート（Ｏ１）はライン１４
を介してワンチップマイクロコンピュータ１１のＵＡＲ
Ｔ１７の受信端子（Ｒｘ）に接続される。

【００１０】さらに本発明による送信権獲得のためのバ
スリクエスト（ＢＲＱ）制御ライン１５はワンチップマ
イクロコンピュータ１１側の出力ポート（Ｏ１）及び入
力ポート（Ｉ１）そして汎用マイクロコンピュータ１２
側の出力ポート（Ｏ２）及び入力ポート（Ｉ２）へそれ
ぞれマルチ接続される。なお、図の出力ポート（Ｏ１）
及び入力ポート（Ｉ１）そして出力ポート（Ｏ２）及び
入力ポート（Ｉ２）はそれぞれ１個の入出力ポートに置
き換えることも可能である。抵抗１６は前記出力ポート
がオープンコレクタタイプ若しくはスリーステートタイ
プの時のプルアップ抵抗であり、Ｖｃｃは５Ｖの電源電
圧である。

【００１１】図３は前記ライン１３，１４上を流れる調
歩同期信号のフォーマットの一例を示したもので、信号
の開始を指示するスタートビット（ＳＴ）とそれに続く
図では８ビットのデータ（Ｄ０〜Ｄ７）、そして前記デ
ータに対して受信誤り検出のための奇数若しくは偶数の
パリティビット（ＰＲ）と信号の終了を指示するストッ
プビット（ＳＰ）から成る。

【００１２】図４は、さらに図２のライン１３と１４を
流れる通信テキストフォーマットの一例を示したもので
ある。通信テキストは図３の調歩データの集合体であ
り、テキストの開始を指示するヘッダＳＴＸ(Start of
Text) （０２Ｈ）で始まりテキストの終了を指示するヘ
ッダＥＴＸ(End of Text) （０３Ｈ）で終了する。前記
ＳＴＸとＥＴＸとの間のデータがテキストの内容（ＴＥ
ＸＴ）であり、ＥＴＸの後には受信データ誤り検出のた
めの水平パリティチェックコードＢＣＣ(Block Check C
haracter) が付加される。

【００１３】図５は、図２に示すマイクロコンピュータ
間で図４のテキストを使って行われる通信の一例を図式
的に描いたものである。データ送信を要求する側のマイ
クロコンピュータ（図２の１１若しくは１２のいずれの
マイクロコンピュータであってもよい）、例えばワンチ
ップマイクロコンピュータ１１は、図２のライン１５の
レベル信号で表されるバスリクエスト信号（以降ではＢ
ＲＱ信号で示す）が高レベル（通信がなされていないア
イドル状態を示す）であることを入力ポートＩ１で確認
し、出力ポートＯ１によりＢＲＱ信号を低レベルとし送
信権を獲得する。その後は、図２で定義されたテキスト
フォーマットに従って図５に示すようにデータを送信
し、受信側の汎用マイクロコンピュータ１２からの正常
に受信したとの肯定応答信号（ＡＣＫ）を受信してから
前記ＢＲＱ信号を高レベルに戻し送信状態を終了する。

【００１４】図６には本発明によるマイクロコンピュー
タ間で行われる送信権獲得のための制御フローチャート
の一例が示されている。以下では図２と対応させて詳細
に説明する。図において、送信権を獲得しようとする側
のマイクロコンピュータ１１若しくは１２はステップＳ
１１において入力ポートＩ１若しくはＩ２を使ってＢＲ
Ｑ信号が高レベル、すなわちアイドル状態であるかどう
かを検証する。それが低レベル（通信中）の時は高レベ
ルになるまで待つ。ＢＲＱ信号が高レベルであることを
確認すると、ステップＳ１２において出力ポートＯ１若
しくはＯ２を使ってＢＲＱ信号を低レベルにすることに
よって送信権を獲得する。

【００１５】ステップＳ１３では上述した調歩同期デー
タによるテキストの送信が行われる。なお、前記汎用マ
イクロコンピュータ１２の場合にはソフトウェア的に上
記調歩及びテキストフォーマットが作成され出力ポート
Ｏ１から送信される。送信後は所定の時間内に正常に受
信したとの肯定応答（ＡＣＫ）若しくは異常受信に対応
する否定応答（ＮＡＫ）を待つ（Ｓ１４）。肯定応答を
確認したときは前記ＢＲＱ信号を高レベルに戻して（Ｓ
１６）送信状態を終了する。もし、前記所定時間内に応
答が無い場合若しくは否定応答を受信した場合には、先
に規定されている所定の通信プロトコルに従って再送を
する否かを判断し（Ｓ１５）、再送する場合には前記ス
テップＳ１３へ戻り、再送が不要と判断した場合には前
記ステップＳ１６へいきＢＲＱ信号を高レベルに戻して
送信状態を終了する。

【００１６】図７と図８には前記汎用マイクロコンピュ
ータ１２の受信制御フローチャートの一例が示されてお
り、図２に示すようにＵＡＲＴ等のハードウェアを介さ
ずにソフトウェア的に処理される。図７は１バイトの調
歩同期信号を受信する行程を示したものであり、ソフト
ウェアによって前記ＵＡＲＴ機能を実現するものであ
る。非同期の調歩同期信号を受信するために図２に示す
ように受信データは入力ポートＩ１と割り込み信号端子
ＩＮＴの双方に入力され、入力ポートＩ１はデータの受
信に使用され、割り込み信号端子ＩＮＴは非同期で入力
される受信信号のスタートビットＳＴ（図３）を検出す
るものである。この割り込み処理を使うことにより常時
受信信号をソフトウェア的に監視する必要はなくソフト
ウェアの負担が軽減される。

【００１７】図７において、ステップ２１では前記割り
込み信号端子によって割り込みが発生、すなわち図３に
示すようにストップビットＳＴの前縁の立ち下がりが生
じたかどうかが判断され、割り込みが検出された場合に
はステップＳ２２においてデータの変調速度に対応した
前記スタートビットＳＴの前縁から最初のデータビット
Ｄ０の中央までの時間のタイマｔ１が駆動される。前記
タイマｔ１の終了時点でタイマ割り込みが発生し、その
割り込み処理によって最初のデータビットＤ０が入力ポ
ートＩ１においてサンプリングされる（Ｓ２３）。次に
ステップＳ２４においてサンプル数が所定値に達したか
どうか（図３ではＤ０〜ＳＰビットまでの１０個）が判
断され、否の場合にはステップ２５においてデータビッ
ト幅に対応した時間のタイマｔ２（図３）が駆動され、
そのタイマ割り込み処理によって前記ステップ２３以降
が繰り返される。

【００１８】前記ステップＳ２４でサンプル数が所定値
に達した場合には、ソフトウェア的に奇数若しくは偶数
のパリティチェックが行われ（Ｓ２６）、最後にストッ
プビットＳＰが高レベルであって正常に１バイトの受信
が行われたか否かが確認される（Ｓ２７）。上記ステッ
プＳ２６とＳ２７で異常が検出された場合には１バイト
の受信処理は終了し（エラー受信されたデータは破棄さ
れる）、正常受信された場合にはその１バイトデータが
例えば所定の受信バッファやＲＡＭアドレス等に格納さ
れ（Ｓ２８）１バイトの受信処理は終了する。

【００１９】次に、図８はテキストレベルの受信制御フ
ローの一例を示したものである。ステップＳ３１では上
述した受信バイトがＳＴＸ（０２Ｈ）であるか否かが判
断され、ＳＴＸを確認するとその後に連続して受信され
るデータの中からＥＴＸ（０３Ｈ）の検出が続けられる
（Ｓ３２）。ＳＴＸ検出後のデータであってＥＴＸが検
出されるまでの間に受信されたデータがＴＥＸＴとな
る。なお図には示されていないが、ステップ３２におい
て受信バイトと次に受信されるバイトの時間間隔が所定
値以上になった時には異常受信時に相当する処理がなさ
れる。ステップ３２でＥＴＸを検出するとそれに続く数
バイト（一般に２バイト）が前述したＢＣＣコードとし
て受信される（Ｓ３３）。

【００２０】次に、ステップＳ３４において、前記ＢＣ
Ｃのエラーチェックの他にオーバーランエラーやフレー
ミングエラー等がチェックされそれらに異常がなければ
送信側へ肯定応答（ＡＣＫ）が送出され（Ｓ３５）受信
処理は終了する。反対に異常を発見した場合はステップ
Ｓ３１からステップＳ３２において受信されたテキスト
が破棄され（Ｓ３６），送信側に否定応答（ＮＡＫ）が
送出されて受信処理は終了する。

【００２１】

【発明の効果】以上述べたように、本発明によれば前述
したＵＡＲＴに相当するハードウェアを新たに付加する
ことなく、入出力ポート間の接続と簡易なソフトウェア
による送信権の獲得制御によって汎用マイクロコンピュ
ータとワンチップマイクロコンピュータ若しくは汎用マ
イクロコンピュータ同士の半二重シリアル通信が可能と
なる。さらに、前記ＵＡＲＴ等の外部ハードウェアが不
要となるため、装置の小型化及び製造や検査等をも含め
た低コスト化が同時に達成される。

【図面の簡単な説明】

【図１】本発明による通信制御装置間の通信制御構成を
示す基本ブロック図である。

【図２】本発明のマイクロコンピュータによる通信制御
の一実施例を示すブロック図である。

【図３】調歩同期信号フォーマットの一例を図式的に描
いた図である。

【図４】通信テキストフォーマットの一例を図式的に描
いた図である。

【図５】通信テキスト制御フローの一例を図式的に描い
た図である。

【図６】本発明による送信権獲得のための送信制御フロ
ーチャートの一例を示した図である。

【図７】受信制御フローチャートの一例（１）を示した
図である。

【図８】受信制御フローチャートの一例（２）を示した
図である。

【図９】従来のマイクロコンピュータ間の通信制御構成
を示したブロック図である。

【符号の説明】

１，２…通信制御装置 ３，４，１３，１４…データライン ５，１５…バスリクエストライン ６…データ送受信手段 ７…送信権獲得手段 １１…ワンチップマイクロコンピュータ １２…汎用マイクロコンピュータ １６…プルアップ抵抗 １７，１８…ＵＡＲＴ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の通信制御装置間で相互に接続され
   たデータラインを介して半二重通信を行う通信制御装置
   は、 前記データラインを介して所定のデータ信号を送受信す
   るためのデータ送受信手段（６）、そして前記複数の通
   信制御装置間で相互に接続され、前記複数の通信制御装
   置のうち少なくとも一つが送信中であることを指示する
   バスリクエストライン（５）を監視し、送信要求時に前
   記バスリクエストライン（５）がアクティブか否かを検
   出して非アクティブの時にのみ前記バスリクエストライ
   ン（５）をアクティブにすることによって他の通信制御
   装置に送信開始を指示する送信権獲得手段（７）を有す
   ることを特徴とする通信制御装置。
2. 【請求項２】 複数の通信制御装置間で相互に接続され
   たデータラインを介して半二重通信を行う通信制御装置
   の通信制御方法は、 前記複数の通信制御装置間で相互に接続され、前記複数
   の通信制御装置のうち少なくとも一つが送信中であるこ
   とを指示するバスリクエストラインを監視する第１のス
   テップ送信要求時に前記バスリクエストラインがアクテ
   ィブか否かを検出する第２のステップ、 前記バスリクエストラインが非アクティブの時にのみ前
   記バスリクエストラインをアクティブにすることによっ
   て他の通信制御装置に送信開始を指示した後、送信を開
   始する第３のステップ、から成ることを特徴とする通信
   制御方法。