JPH05210985A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05210985A JPH05210985A JP3315857A JP31585791A JPH05210985A JP H05210985 A JPH05210985 A JP H05210985A JP 3315857 A JP3315857 A JP 3315857A JP 31585791 A JP31585791 A JP 31585791A JP H05210985 A JPH05210985 A JP H05210985A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data input
- bit lines
- resistance value
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】
【目的】メモリセル内のダイレクトコンタクト抵抗によ
るビット線振幅のばらつきを防ぎ、システム全体の設計
を容易にする。 【構成】第１及び第２のビット線を２本ずつのＢＬ１
１，ＢＬ１２，ＢＬ２１，ＢＬ２２で形成する。ビット
線ＢＬ１１はトランスファゲートＴ２１，Ｔ４１と、ビ
ット線ＢＬ１２はトランスファゲートＴ１１，Ｔ３１
と、ビット線ＢＬ２１はトランスファゲートＴ１２，Ｔ
３２と、ビット線ＢＬ２２はトランスファゲートＴ２
２，Ｔ４２とそれぞれ接続する。ビット線ＢＬ１１，Ｂ
Ｌ２２には抵抗値の大きい抵抗Ｒを、ビット線ＢＬ１
２，ＢＬ２１には抵抗値の小さい抵抗ｒを接続する。
るビット線振幅のばらつきを防ぎ、システム全体の設計
を容易にする。 【構成】第１及び第２のビット線を２本ずつのＢＬ１
１，ＢＬ１２，ＢＬ２１，ＢＬ２２で形成する。ビット
線ＢＬ１１はトランスファゲートＴ２１，Ｔ４１と、ビ
ット線ＢＬ１２はトランスファゲートＴ１１，Ｔ３１
と、ビット線ＢＬ２１はトランスファゲートＴ１２，Ｔ
３２と、ビット線ＢＬ２２はトランスファゲートＴ２
２，Ｔ４２とそれぞれ接続する。ビット線ＢＬ１１，Ｂ
Ｌ２２には抵抗値の大きい抵抗Ｒを、ビット線ＢＬ１
２，ＢＬ２１には抵抗値の小さい抵抗ｒを接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にメモリセルのデータ入出力端にダイレクトコンタクト
抵抗をもつ場合の半導体メモリに関する。
にメモリセルのデータ入出力端にダイレクトコンタクト
抵抗をもつ場合の半導体メモリに関する。
【０００２】
【従来の技術】２個のインバータを用いてフリップフロ
ップ型の１個のメモリセルを構成している半導体メモリ
セルでは、従来片側のインバータの高負荷抵抗とドライ
バ用のトランジスタとの間の第１及び第２のデータ入出
力端に、製造工程上必然的にダイレクトコンタクト抵抗
と呼ばれる寄生抵抗が存在する。
ップ型の１個のメモリセルを構成している半導体メモリ
セルでは、従来片側のインバータの高負荷抵抗とドライ
バ用のトランジスタとの間の第１及び第２のデータ入出
力端に、製造工程上必然的にダイレクトコンタクト抵抗
と呼ばれる寄生抵抗が存在する。
【０００３】この従来の半導体メモリのメモリセルの寄
生抵抗は、メモリセルの第１及び第２のデータ入出力端
の一方にのみ存在する。
生抵抗は、メモリセルの第１及び第２のデータ入出力端
の一方にのみ存在する。
【０００４】このような従来の半導体メモリの一例を図
３に示す。
３に示す。
【０００５】この半導体メモリは、第１及び第２のデー
タ入出力端Ｎ１，Ｎ２を備えこの第２のデータ入出力端
Ｎ２にダイレクトコンタクト抵抗Ｒｄｃをもつフリップ
フロップ型の第１のメモリセルＭＣ１１，ＭＣ１２と、
第１及び第２のデータ入出力端Ｎ１，Ｎ２を備えこの第
１のデータ入出力端Ｎ１にダイレクトコンタクト抵抗Ｒ
ｄｃをもつフリップフロップ型の第２のメモリセルＭＣ
２１，ＭＣ２２と、第１及び第２のビット線ＢＬ１，Ｂ
Ｌ２と、第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２をそれぞれ対応して選択するた
めの複数のワード線ＷＬ１〜ＷＬ４と、ゲートを対応す
るワード線（ＷＬ１〜ＷＬ４）と接続し第１のビット線
ＢＬ１と第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２の第１のデータ入出力端Ｎ１と
の間、並びに第２のビット線ＢＬ２と第１及び第２のメ
モリセルの第２のデータ入出力端Ｎ２との間の接続を制
御する複数のトランスファゲートＴ１１，Ｔ１２〜Ｔ４
１，Ｔ４２と、第１及び第２のビット線ＢＬ１，ＢＬ２
と接続し第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２の第１及び第２のデータ入出力
端Ｎ１，Ｎ２に電流を供給するための第１及び第２の抵
抗Ｒｏとを有する構成となっていた。
タ入出力端Ｎ１，Ｎ２を備えこの第２のデータ入出力端
Ｎ２にダイレクトコンタクト抵抗Ｒｄｃをもつフリップ
フロップ型の第１のメモリセルＭＣ１１，ＭＣ１２と、
第１及び第２のデータ入出力端Ｎ１，Ｎ２を備えこの第
１のデータ入出力端Ｎ１にダイレクトコンタクト抵抗Ｒ
ｄｃをもつフリップフロップ型の第２のメモリセルＭＣ
２１，ＭＣ２２と、第１及び第２のビット線ＢＬ１，Ｂ
Ｌ２と、第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２をそれぞれ対応して選択するた
めの複数のワード線ＷＬ１〜ＷＬ４と、ゲートを対応す
るワード線（ＷＬ１〜ＷＬ４）と接続し第１のビット線
ＢＬ１と第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２の第１のデータ入出力端Ｎ１と
の間、並びに第２のビット線ＢＬ２と第１及び第２のメ
モリセルの第２のデータ入出力端Ｎ２との間の接続を制
御する複数のトランスファゲートＴ１１，Ｔ１２〜Ｔ４
１，Ｔ４２と、第１及び第２のビット線ＢＬ１，ＢＬ２
と接続し第１及び第２のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２２の第１及び第２のデータ入出力
端Ｎ１，Ｎ２に電流を供給するための第１及び第２の抵
抗Ｒｏとを有する構成となっていた。
【０００６】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、メモリセルの第１及び第２のデータ入出力端Ｎ
１，Ｎ２の一方にダイレクトコンタクト抵抗Ｒｄｃが存
在するため、ダイレクトコンタクト抵抗Ｒｄｃが存在す
る側の低レベルデータを読出すときはメモリセル電流が
小さくなり、その結果、ビット線振幅が小さい値とな
る。逆に高レベルの読出しのときはメモリセル電流は大
きいので、前者と後者とでビット線振幅が異なり、選択
するメモリセルを変えると、ビット線電位が交差するま
でのビット線遅延時間は、図４に示すように、異なる値
によりシステム全体の設計が煩雑になるという欠点があ
った。
リでは、メモリセルの第１及び第２のデータ入出力端Ｎ
１，Ｎ２の一方にダイレクトコンタクト抵抗Ｒｄｃが存
在するため、ダイレクトコンタクト抵抗Ｒｄｃが存在す
る側の低レベルデータを読出すときはメモリセル電流が
小さくなり、その結果、ビット線振幅が小さい値とな
る。逆に高レベルの読出しのときはメモリセル電流は大
きいので、前者と後者とでビット線振幅が異なり、選択
するメモリセルを変えると、ビット線電位が交差するま
でのビット線遅延時間は、図４に示すように、異なる値
によりシステム全体の設計が煩雑になるという欠点があ
った。
【０００７】今、メモリセルＭＣ１１の第２のデータ入
出力端Ｎ２に低レベル、メモリセルＭＣ１２の第１のデ
ータ入出力端Ｎ１に低レベルのデータを記憶しているも
のとする。このときのメモリセル電流をＩ１，Ｉ２は、
トランスファゲートの抵抗をＲｔ，トランジスタＱ１，
Ｑ２のオン抵抗をＲｄ、電源電圧をＶｃｃとすると、 Ｉ１＝Ｖｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄｃ＋Ｒｄ） Ｉ２＝Ｖｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄ） となる。よってビット線振幅△Ｖ１，△Ｖ２は、 △Ｖ１＝ＲｏＩ１＝ＲＶｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄｃ＋
Ｒｄ） △Ｖ２＝ＲｏＩ２＝ＲＶｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄ） となる。よって△Ｖ１＜△Ｖ２となり、ビット線の電位
が交差するまでのいわゆるビット線遅延時間の統一がと
れない。その結果、システム全体の設計が煩雑になる。
出力端Ｎ２に低レベル、メモリセルＭＣ１２の第１のデ
ータ入出力端Ｎ１に低レベルのデータを記憶しているも
のとする。このときのメモリセル電流をＩ１，Ｉ２は、
トランスファゲートの抵抗をＲｔ，トランジスタＱ１，
Ｑ２のオン抵抗をＲｄ、電源電圧をＶｃｃとすると、 Ｉ１＝Ｖｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄｃ＋Ｒｄ） Ｉ２＝Ｖｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄ） となる。よってビット線振幅△Ｖ１，△Ｖ２は、 △Ｖ１＝ＲｏＩ１＝ＲＶｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄｃ＋
Ｒｄ） △Ｖ２＝ＲｏＩ２＝ＲＶｃｃ／（Ｒｏ＋Ｒｔ＋Ｒｄ） となる。よって△Ｖ１＜△Ｖ２となり、ビット線の電位
が交差するまでのいわゆるビット線遅延時間の統一がと
れない。その結果、システム全体の設計が煩雑になる。
【０００８】本発明の目的は、メモリセル内のダイレク
トコンタクト抵抗によるビット線振幅のばらつきを防
ぎ、システム全体の設計を容易なものとすることができ
る半導体メモリを提供することにある。
トコンタクト抵抗によるビット線振幅のばらつきを防
ぎ、システム全体の設計を容易なものとすることができ
る半導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、第１及び第２のデータ入出力端を備えこの第２のデ
ータ入出力端にダイレクトコンタクト抵抗をもつフリッ
プフロップ型の第１のメモリセルと、第１及び第２のデ
ータ入出力端を備えこの第１のデータ入出力端にダイレ
クトコンタクト抵抗をもつフリップフロップ型の第２の
メモリセルと、第１及び第２のビット線と、前記第１及
び第２のメモリセルをそれぞれ対応して選択するための
複数のワード線と、ゲートを対応する前記ワード線と接
続し前記第１のビット線と前記第１及び第２のメモリセ
ルの第１のデータ入出力端との間、並びに前記第２のビ
ット線と前記１及び第２のメモリセルの第２のデータ入
出力端との間の接続を制御する複数のトランスファゲー
トと、前記第１及び第２のビット線と接続し前記第１及
び第２のメモリセルの第１及び第２のデータ入出力端に
電流を供給するための第１及び第２の抵抗とを有する半
導体メモリにおいて、前記第１及び第２のビット線をそ
れぞれ２本ずつ設け、この第１のビット線の一方を前記
第２のメモリセルの第１のデータ入出力端と対応するト
ランスファゲートと接続し他方を前記第１のメモリセル
の第１のデータ入出力端と対応するトランスファゲート
と接続し、前記第２のビット線の一方を前記第１のメモ
リセルの第２のデータ入出力端と対応するトランスファ
ゲートと接続し他方を前記第２のメモリセルの第２のデ
ータ入出力端と対応するトランスファゲートと接続し、
前記第１及び第２の抵抗をそれぞれ抵抗値の異なる２つ
の抵抗で形成し、前記第１の抵抗の抵抗値の小さい方を
前記第１のビット線の一方と接続し大きい方を前記第１
のビット線の他方と接続し、前記第２の抵抗の抵抗値の
小さい方を前記第２のビット線の一方と接続し大きい方
を前記第２のビット線の他方と接続した構成を有してい
る。
は、第１及び第２のデータ入出力端を備えこの第２のデ
ータ入出力端にダイレクトコンタクト抵抗をもつフリッ
プフロップ型の第１のメモリセルと、第１及び第２のデ
ータ入出力端を備えこの第１のデータ入出力端にダイレ
クトコンタクト抵抗をもつフリップフロップ型の第２の
メモリセルと、第１及び第２のビット線と、前記第１及
び第２のメモリセルをそれぞれ対応して選択するための
複数のワード線と、ゲートを対応する前記ワード線と接
続し前記第１のビット線と前記第１及び第２のメモリセ
ルの第１のデータ入出力端との間、並びに前記第２のビ
ット線と前記１及び第２のメモリセルの第２のデータ入
出力端との間の接続を制御する複数のトランスファゲー
トと、前記第１及び第２のビット線と接続し前記第１及
び第２のメモリセルの第１及び第２のデータ入出力端に
電流を供給するための第１及び第２の抵抗とを有する半
導体メモリにおいて、前記第１及び第２のビット線をそ
れぞれ２本ずつ設け、この第１のビット線の一方を前記
第２のメモリセルの第１のデータ入出力端と対応するト
ランスファゲートと接続し他方を前記第１のメモリセル
の第１のデータ入出力端と対応するトランスファゲート
と接続し、前記第２のビット線の一方を前記第１のメモ
リセルの第２のデータ入出力端と対応するトランスファ
ゲートと接続し他方を前記第２のメモリセルの第２のデ
ータ入出力端と対応するトランスファゲートと接続し、
前記第１及び第２の抵抗をそれぞれ抵抗値の異なる２つ
の抵抗で形成し、前記第１の抵抗の抵抗値の小さい方を
前記第１のビット線の一方と接続し大きい方を前記第１
のビット線の他方と接続し、前記第２の抵抗の抵抗値の
小さい方を前記第２のビット線の一方と接続し大きい方
を前記第２のビット線の他方と接続した構成を有してい
る。
【００１０】また、第１及び第２のビット線をそれぞれ
１本ずつのままとし、第１のメモリセルが前記第１及び
第２のビット線と接続するときは第１の抵抗は抵抗値が
大きい方、第２の抵抗は抵抗値の小さい方を選択し、第
２のメモリセルが前記第１及び第２のビット線と接続す
るときは前記第１の抵抗は抵抗値の小さい方、第２の抵
抗は抵抗値の大きい方を選択するスイッチ回路を設けた
構成を有している。
１本ずつのままとし、第１のメモリセルが前記第１及び
第２のビット線と接続するときは第１の抵抗は抵抗値が
大きい方、第２の抵抗は抵抗値の小さい方を選択し、第
２のメモリセルが前記第１及び第２のビット線と接続す
るときは前記第１の抵抗は抵抗値の小さい方、第２の抵
抗は抵抗値の大きい方を選択するスイッチ回路を設けた
構成を有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
メモリと相違する点は、第１及び第２のビット線ＢＬ
１，ＢＬ２をそれぞれ２本ずつのＢＬ１１，ＢＬ１２、
ＢＬ２１，ＢＬ２２を設け、この第１のビット線の一方
ＢＬ１２を第２のメモリセルＭＣ２１，ＭＣ２２の第１
のデータ入出力端Ｎ１と対応するトランスファゲートＴ
２１，Ｔ４１と接続し他方ＢＬ１１を第１のメモリセル
ＭＣ１１，ＭＣ１２の第１のデータ入出力端Ｎ１と対応
するトランスファゲートＴ１１，Ｔ３１と接続し、第２
のビット線の一方ＢＬ２１を第１のメモリセルＭＣ１
１，ＭＣ１２の第２のデータ入出力端Ｎ２と対応するト
ランスファゲートＴ１２，Ｔ３２と接続し他方を第２の
メモリセルＭＣ２１，ＭＣ２２の第２のデータ入出力端
Ｎ２と対応するトランスファゲートＴ２２，Ｔ４２と接
続し、第１及び第２の抵抗Ｒｏをそれぞれ抵抗値の異な
る２つの抵抗ｒ，Ｒで形成し、第１の抵抗の抵抗値の小
さい方ｒを第１のビット線の一方ＢＬ１２と接続し大き
い方を第１のビット線の他方ＢＬ１１と接続し、第２の
抵抗の抵抗値の小さい方ｒを第２のビット線の一方ＢＬ
２１と接続し大きい方Ｒを第２のビット線の他方ＢＬ２
２と接続した点にある。
メモリと相違する点は、第１及び第２のビット線ＢＬ
１，ＢＬ２をそれぞれ２本ずつのＢＬ１１，ＢＬ１２、
ＢＬ２１，ＢＬ２２を設け、この第１のビット線の一方
ＢＬ１２を第２のメモリセルＭＣ２１，ＭＣ２２の第１
のデータ入出力端Ｎ１と対応するトランスファゲートＴ
２１，Ｔ４１と接続し他方ＢＬ１１を第１のメモリセル
ＭＣ１１，ＭＣ１２の第１のデータ入出力端Ｎ１と対応
するトランスファゲートＴ１１，Ｔ３１と接続し、第２
のビット線の一方ＢＬ２１を第１のメモリセルＭＣ１
１，ＭＣ１２の第２のデータ入出力端Ｎ２と対応するト
ランスファゲートＴ１２，Ｔ３２と接続し他方を第２の
メモリセルＭＣ２１，ＭＣ２２の第２のデータ入出力端
Ｎ２と対応するトランスファゲートＴ２２，Ｔ４２と接
続し、第１及び第２の抵抗Ｒｏをそれぞれ抵抗値の異な
る２つの抵抗ｒ，Ｒで形成し、第１の抵抗の抵抗値の小
さい方ｒを第１のビット線の一方ＢＬ１２と接続し大き
い方を第１のビット線の他方ＢＬ１１と接続し、第２の
抵抗の抵抗値の小さい方ｒを第２のビット線の一方ＢＬ
２１と接続し大きい方Ｒを第２のビット線の他方ＢＬ２
２と接続した点にある。
【００１４】このような構成とすることにより、ダイレ
クトコンタクト抵抗の存在する側のメモリセル電流を増
加させることができ、従ってビット線振幅を同一にする
ことができる。
クトコンタクト抵抗の存在する側のメモリセル電流を増
加させることができ、従ってビット線振幅を同一にする
ことができる。
【００１５】今ダイレクトコンタクト抵抗が存在する側
の抵抗ｒに流れる電流をＩｒ、しない側の抵抗Ｒに流れ
る電流をＩＲとすると、 △Ｖ＝ＩＲ・Ｒ＝Ｉｒ・ｒ となるように、Ｒ，ｒを決めればよい。
の抵抗ｒに流れる電流をＩｒ、しない側の抵抗Ｒに流れ
る電流をＩＲとすると、 △Ｖ＝ＩＲ・Ｒ＝Ｉｒ・ｒ となるように、Ｒ，ｒを決めればよい。
【００１６】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１７】この実施例は、第１及び第２のビット線Ｂ
Ｌ１，ＢＬ２をそれぞれ１本ずつのままとし、第１のメ
モリセルＭＣ１１，ＭＣ１２が第１及び第２のビット線
ＢＬ１，ＢＬ２と接続するときは第１の抵抗は抵抗値が
大きい方Ｒ、第２の抵抗は抵抗値の小さい方ｒを選択
し、第２のメモリセルＭＣ２１，ＭＣ２２が第１及び第
２のビット線ＢＬ１，ＢＬ２と接続するときは第１の抵
抗は抵抗値の小さい方ｒ、第２の抵抗は抵抗値の大きい
方Ｒを選択するスイッチ回路Ｓ１，Ｓ２を設けたもので
ある。
Ｌ１，ＢＬ２をそれぞれ１本ずつのままとし、第１のメ
モリセルＭＣ１１，ＭＣ１２が第１及び第２のビット線
ＢＬ１，ＢＬ２と接続するときは第１の抵抗は抵抗値が
大きい方Ｒ、第２の抵抗は抵抗値の小さい方ｒを選択
し、第２のメモリセルＭＣ２１，ＭＣ２２が第１及び第
２のビット線ＢＬ１，ＢＬ２と接続するときは第１の抵
抗は抵抗値の小さい方ｒ、第２の抵抗は抵抗値の大きい
方Ｒを選択するスイッチ回路Ｓ１，Ｓ２を設けたもので
ある。
【００１８】この実施例においては、第１の実施例と同
様の効果がある他、第１の実施例よりビット線の数が少
なくなるという利点がある。
様の効果がある他、第１の実施例よりビット線の数が少
なくなるという利点がある。
【００１９】
【発明の効果】以上説明したように、本発明はダイレク
トコンタクト抵抗の存在する側のビット線と接続する抵
抗を存在しない側の抵抗より小さくすることにより、両
側のビット線からメモリセル内に流れるセル電流を制御
できるので、両側のビット線の電位振幅を揃えることが
でき、従って、ビット線遅延時間が、メモリセルの場所
に依存せず同一になり、システム設計の際の煩雑さが解
消されるという効果がある。
トコンタクト抵抗の存在する側のビット線と接続する抵
抗を存在しない側の抵抗より小さくすることにより、両
側のビット線からメモリセル内に流れるセル電流を制御
できるので、両側のビット線の電位振幅を揃えることが
でき、従って、ビット線遅延時間が、メモリセルの場所
に依存せず同一になり、システム設計の際の煩雑さが解
消されるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体メモリの一例を示す回路図であ
る。
る。
【図４】図３に示された半導体メモリの課題を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ
２２ ビット線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモリセ
ル Ｑ１，Ｑ２ トランジスタ Ｒ，ｒ，Ｒｈ，Ｒｏ 抵抗 Ｒｄｃ ダイレクトコンタクト抵抗 Ｔ１１，Ｔ１２〜Ｔ４１，Ｔ４２ トランスファゲー
ト ＷＬ１〜ＷＬ４ ワード線
２２ ビット線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモリセ
ル Ｑ１，Ｑ２ トランジスタ Ｒ，ｒ，Ｒｈ，Ｒｏ 抵抗 Ｒｄｃ ダイレクトコンタクト抵抗 Ｔ１１，Ｔ１２〜Ｔ４１，Ｔ４２ トランスファゲー
ト ＷＬ１〜ＷＬ４ ワード線
Claims (2)
- 【請求項１】 第１及び第２のデータ入出力端を備えこ
の第２のデータ入出力端にダイレクトコンタクト抵抗を
もつフリップフロップ型の第１のメモリセルと、第１及
び第２のデータ入出力端を備えこの第１のデータ入出力
端にダイレクトコンタクト抵抗をもつフリップフロップ
型の第２のメモリセルと、第１及び第２のビット線と、
前記第１及び第２のメモリセルをそれぞれ対応して選択
するための複数のワード線と、ゲートを対応する前記ワ
ード線と接続し前記第１のビット線と前記第１及び第２
のメモリセルの第１のデータ入出力端との間、並びに前
記第２のビット線と前記１及び第２のメモリセルの第２
のデータ入出力端との間の接続を制御する複数のトラン
スファゲートと、前記第１及び第２のビット線と接続し
前記第１及び第２のメモリセルの第１及び第２のデータ
入出力端に電流を供給するための第１及び第２の抵抗と
を有する半導体メモリにおいて、前記第１及び第２のビ
ット線をそれぞれ２本ずつ設け、この第１のビット線の
一方を前記第２のメモリセルの第１のデータ入出力端と
対応するトランスファゲートと接続し他方を前記第１の
メモリセルの第１のデータ入出力端と対応するトランス
ファゲートと接続し、前記第２のビット線の一方を前記
第１のメモリセルの第２のデータ入出力端と対応するト
ランスファゲートと接続し他方を前記第２のメモリセル
の第２のデータ入出力端と対応するトランスファゲート
と接続し、前記第１及び第２の抵抗をそれぞれ抵抗値の
異なる２つの抵抗で形成し、前記第１の抵抗の抵抗値の
小さい方を前記第１のビット線の一方と接続し大きい方
を前記第１のビット線の他方と接続し、前記第２の抵抗
の抵抗値の小さい方を前記第２のビット線の一方と接続
し大きい方を前記第２のビット線の他方と接続したこと
を特徴とする半導体メモリ。 - 【請求項２】 第１及び第２のビット線をそれぞれ１本
ずつのままとし、第１のメモリセルが前記第１及び第２
のビット線と接続するときは第１の抵抗は抵抗値が大き
い方、第２の抵抗は抵抗値の小さい方を選択し、第２の
メモリセルが前記第１及び第２のビット線と接続すると
きは前記第１の抵抗は抵抗値の小さい方、第２の抵抗は
抵抗値の大きい方を選択するスイッチ回路を設けた請求
項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315857A JP3044883B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315857A JP3044883B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210985A true JPH05210985A (ja) | 1993-08-20 |
| JP3044883B2 JP3044883B2 (ja) | 2000-05-22 |
Family
ID=18070424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315857A Expired - Lifetime JP3044883B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044883B2 (ja) |
-
1991
- 1991-11-29 JP JP3315857A patent/JP3044883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3044883B2 (ja) | 2000-05-22 |
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