JPH05210919A - Ｃｄ−ｒｏｍデータプロセッサ - Google Patents
Ｃｄ−ｒｏｍデータプロセッサInfo
- Publication number
- JPH05210919A JPH05210919A JP6392A JP6392A JPH05210919A JP H05210919 A JPH05210919 A JP H05210919A JP 6392 A JP6392 A JP 6392A JP 6392 A JP6392 A JP 6392A JP H05210919 A JPH05210919 A JP H05210919A
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- Japan
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- data
- circuit
- syndrome
- outputs
- data bus
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Abstract
(57)【要約】
【目的】高速化した場合でも誤り訂正処理に十分時間を
とることができ、誤り訂正機能を向上させる。 【構成】シンドロームＣＲを生成するシンドローム生成
回路１１，３ステートバッファ１２，シンドローム用Ｒ
ＡＭ１３，及びアドレス生成回路１４を新たに設ける。
ＥＣＣ回路７では誤り訂正処理のみ行い、シンドローム
の生成は行なわない。
とることができ、誤り訂正機能を向上させる。 【構成】シンドロームＣＲを生成するシンドローム生成
回路１１，３ステートバッファ１２，シンドローム用Ｒ
ＡＭ１３，及びアドレス生成回路１４を新たに設ける。
ＥＣＣ回路７では誤り訂正処理のみ行い、シンドローム
の生成は行なわない。
Description
【０００１】
【産業上の利用分野】本発明はＣＤ−ＲＯＭデータプロ
セッサに関し、特にビットシリアルな入力データのスク
ランブルを解除してパラレルデータに変換し、このパラ
レルデータの誤りを訂正して出力する構成のＣＤ−ＲＯ
Ｍデータプロセッサに関する。
セッサに関し、特にビットシリアルな入力データのスク
ランブルを解除してパラレルデータに変換し、このパラ
レルデータの誤りを訂正して出力する構成のＣＤ−ＲＯ
Ｍデータプロセッサに関する。
【０００２】
【従来の技術】従来のＣＤ−ＲＯＭデータプロセッサ
は、一例として図５に示すように、ビットシリアルに伝
達される入力データＤＴＩのスクランブルを解除するス
クランブル解除回路１と、このスクランブル回路１の出
力データをパラレルデータＰＤに変換するシリアル・パ
ラレル変換回路２と、このシリアル・パラレル変換回路
２の出力データを所定のタイミングで取込んで保持しデ
ータバス１０へ出力する３ステートバッファ回路３と、
入力データＤＴＩから同期信号ＳＹＮを分離し出力する
同期信号検出回路４と、データバス１０により伝達され
たデータを所定のタイミングで所定のアドレスに記憶
し、この記憶したデータを所定のタイミングでデータバ
ス１０へ出力する外部ＲＡＭ９ａと、データバス１０に
より伝達された外部ＲＡＭ９ａからのデータを取込みこ
のデータに対するシンドロームを生成して誤り訂正を行
いデータバス１０へ出力するＥＣＣ回路７ａと、データ
バス１０により伝達された誤り訂正されたデータを取込
み所定のタイミングで出力する出力処理回路８と、外部
ＲＡＭ９ａのアドレスの生成及び各部の動作を制御する
アドレスカウンタ５及びアドレス生成制御回路６ａとを
有する構成となっている。
は、一例として図５に示すように、ビットシリアルに伝
達される入力データＤＴＩのスクランブルを解除するス
クランブル解除回路１と、このスクランブル回路１の出
力データをパラレルデータＰＤに変換するシリアル・パ
ラレル変換回路２と、このシリアル・パラレル変換回路
２の出力データを所定のタイミングで取込んで保持しデ
ータバス１０へ出力する３ステートバッファ回路３と、
入力データＤＴＩから同期信号ＳＹＮを分離し出力する
同期信号検出回路４と、データバス１０により伝達され
たデータを所定のタイミングで所定のアドレスに記憶
し、この記憶したデータを所定のタイミングでデータバ
ス１０へ出力する外部ＲＡＭ９ａと、データバス１０に
より伝達された外部ＲＡＭ９ａからのデータを取込みこ
のデータに対するシンドロームを生成して誤り訂正を行
いデータバス１０へ出力するＥＣＣ回路７ａと、データ
バス１０により伝達された誤り訂正されたデータを取込
み所定のタイミングで出力する出力処理回路８と、外部
ＲＡＭ９ａのアドレスの生成及び各部の動作を制御する
アドレスカウンタ５及びアドレス生成制御回路６ａとを
有する構成となっている。
【０００３】次にこの従来例の動作について説明する。
【０００４】ＣＤデータプロセッサからのビットシリア
ルな入力データＤＴＩは、同期信号検出回路４に入力さ
れて同期信号ＣＹＮを発生するとともに、スクランブル
解除回路１でスクランブルが解除され、シリアルパラレ
ル変換回路２でパラレルデータに変換され、３ステート
バッファ回路３及びデータバス１０を介して外部ＲＡＭ
９ａに書込まれる。
ルな入力データＤＴＩは、同期信号検出回路４に入力さ
れて同期信号ＣＹＮを発生するとともに、スクランブル
解除回路１でスクランブルが解除され、シリアルパラレ
ル変換回路２でパラレルデータに変換され、３ステート
バッファ回路３及びデータバス１０を介して外部ＲＡＭ
９ａに書込まれる。
【０００５】外部ＲＡＭ９ａは３セクタ分の容量を持
ち、図６に示すように、同期信号ＳＹＮに同期して発生
するアドレス生成制御回等６ａからのアドレス信号ＡＤ
に従ってアドレスを切換え、最初の同期信号で記憶され
たパラレルデータＤＴは、次の同期信号ＳＹＮからシン
ドロームが生成されて誤り訂正処理処理が行なわれ、更
に次の同期信号ＳＹＮから誤り訂正されたデータ（ＥＣ
Ｄ）の出力処理が行われる。
ち、図６に示すように、同期信号ＳＹＮに同期して発生
するアドレス生成制御回等６ａからのアドレス信号ＡＤ
に従ってアドレスを切換え、最初の同期信号で記憶され
たパラレルデータＤＴは、次の同期信号ＳＹＮからシン
ドロームが生成されて誤り訂正処理処理が行なわれ、更
に次の同期信号ＳＹＮから誤り訂正されたデータ（ＥＣ
Ｄ）の出力処理が行われる。
【０００６】
【発明が解決しようとする課題】この従来のＣＤ−ＲＯ
Ｍデータプロセッサは、最初の同期信号ＳＹＮでパラレ
ルデータＤＰを外部ＲＡＭ９ａに記憶し、次の同期信号
ＳＹＮで外部ＲＡＭ９から読出されたこのパラレルデー
タＤＰに対してシンドロームを生成して誤り訂正を行
い、更に次の同期信号ＳＹＮでこの誤り訂正されたデー
タを出力する構成となっているので、高速化をはかろう
とすると誤り訂正を行う時間が短くなり、誤り訂正能力
が低下するとい問題点があった。
Ｍデータプロセッサは、最初の同期信号ＳＹＮでパラレ
ルデータＤＰを外部ＲＡＭ９ａに記憶し、次の同期信号
ＳＹＮで外部ＲＡＭ９から読出されたこのパラレルデー
タＤＰに対してシンドロームを生成して誤り訂正を行
い、更に次の同期信号ＳＹＮでこの誤り訂正されたデー
タを出力する構成となっているので、高速化をはかろう
とすると誤り訂正を行う時間が短くなり、誤り訂正能力
が低下するとい問題点があった。
【０００７】本発明の目的は、高速化を実行しても誤り
訂正を行う時間を十分とることができ、誤り訂正能力を
向上させることができるＣＤ−ＲＯＭデータプロセッサ
を提供することにある。
訂正を行う時間を十分とることができ、誤り訂正能力を
向上させることができるＣＤ−ＲＯＭデータプロセッサ
を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＣＤ−ＲＯＭデ
ータプロセッサは、ビットシリアルに伝達される入力デ
ータのスクランブルを解除するスクランブル解除回路
と、このスクランブル回路の出力データをパラレルデー
タに変換するシリアル・パラレル変換回路と、このシリ
アル・パラレル変換回路の出力データを所定のタイミン
グで取込んで保持しデータバスへ出力する３ステートバ
ッファ回路と、前記入力データから同期信号を分離し出
力する同期信号検出回路と、前記シリアル・パラレル変
換回路の出力データに対するシンドロームを生成するシ
ンドローム生成回路と、このシンドローム生成回路から
のシンドロームを記憶し所定のタイミングで前記データ
バスへ出力するシンドローム用記憶部と、前記データバ
スのデータ及びシンドロームを所定のタイミングで記憶
しこの記憶したデータ及びシンドロームを所定のタイミ
ングで前記データバスへ出力する外部記憶部と、前記デ
ータバスのデータ及びシンドロームを取込みこのデータ
の誤りを訂正して前記データバスへ出力する誤り訂正回
路と、この誤り訂正回路により誤りが訂正されたデータ
を所定のタイミングで出力する出力処理回路と、前記シ
ンドローム用記憶部及び外部記憶部のアドレスの生成及
び各部の動作を制御するアドレス生成制御回路とを有し
ている。
ータプロセッサは、ビットシリアルに伝達される入力デ
ータのスクランブルを解除するスクランブル解除回路
と、このスクランブル回路の出力データをパラレルデー
タに変換するシリアル・パラレル変換回路と、このシリ
アル・パラレル変換回路の出力データを所定のタイミン
グで取込んで保持しデータバスへ出力する３ステートバ
ッファ回路と、前記入力データから同期信号を分離し出
力する同期信号検出回路と、前記シリアル・パラレル変
換回路の出力データに対するシンドロームを生成するシ
ンドローム生成回路と、このシンドローム生成回路から
のシンドロームを記憶し所定のタイミングで前記データ
バスへ出力するシンドローム用記憶部と、前記データバ
スのデータ及びシンドロームを所定のタイミングで記憶
しこの記憶したデータ及びシンドロームを所定のタイミ
ングで前記データバスへ出力する外部記憶部と、前記デ
ータバスのデータ及びシンドロームを取込みこのデータ
の誤りを訂正して前記データバスへ出力する誤り訂正回
路と、この誤り訂正回路により誤りが訂正されたデータ
を所定のタイミングで出力する出力処理回路と、前記シ
ンドローム用記憶部及び外部記憶部のアドレスの生成及
び各部の動作を制御するアドレス生成制御回路とを有し
ている。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例を示すブロック図
である。
である。
【００１１】この実施例のスクランブル解除回路１，シ
リアル・パラレル変換回路２，３ステートバッファ回路
３，同期信号検出回路４，アドレスカウンタ５，及び出
力処理回路８は図５に示された従来例と同様であるので
その説明は省略する。
リアル・パラレル変換回路２，３ステートバッファ回路
３，同期信号検出回路４，アドレスカウンタ５，及び出
力処理回路８は図５に示された従来例と同様であるので
その説明は省略する。
【００１２】この実施例は、図５に示された従来例に対
し、シリアル・パラレル変換回路２の出力データ（Ｐ
Ｄ）に対するシンドロームを生成するシンドローム生成
回路１１と、このシンドローム生成回路からのシンドロ
ームを所定のタイミングで取込み出力する３ステートバ
ッファ１２と、この３ステートバッファ１２からのシン
ドロームＣＲを所定のタイミングで記憶しこの記憶した
シンドロームを所定のタイミングでデータバス１０へ出
力するシンドローム用ＲＡＭ１３と、シンドローム用Ｒ
ＡＭ１３のアドレス信号ＡＤ２を発生すると共にシンド
ローム生成回路１１，３ステートバッファ１２，及びシ
ンドローム用ＲＡＭ１３の動作を制御するアドレス生成
回路１４とが新たに付加され、外部ＲＡＭ９にシンドロ
ームＣＲも記憶するようにし、ＥＣＣ回路７にはシンド
ローム生成機能は持たせず、シンドロームをデータバス
１０から取込んで誤り訂正を行う構成とし、これらに従
ってアドレス生成制御回路６の動作が若干異っている。
し、シリアル・パラレル変換回路２の出力データ（Ｐ
Ｄ）に対するシンドロームを生成するシンドローム生成
回路１１と、このシンドローム生成回路からのシンドロ
ームを所定のタイミングで取込み出力する３ステートバ
ッファ１２と、この３ステートバッファ１２からのシン
ドロームＣＲを所定のタイミングで記憶しこの記憶した
シンドロームを所定のタイミングでデータバス１０へ出
力するシンドローム用ＲＡＭ１３と、シンドローム用Ｒ
ＡＭ１３のアドレス信号ＡＤ２を発生すると共にシンド
ローム生成回路１１，３ステートバッファ１２，及びシ
ンドローム用ＲＡＭ１３の動作を制御するアドレス生成
回路１４とが新たに付加され、外部ＲＡＭ９にシンドロ
ームＣＲも記憶するようにし、ＥＣＣ回路７にはシンド
ローム生成機能は持たせず、シンドロームをデータバス
１０から取込んで誤り訂正を行う構成とし、これらに従
ってアドレス生成制御回路６の動作が若干異っている。
【００１３】図２は新たに付加されつ部分の詳細なブロ
ック図である。また、図３及び図４はこの実施例の動作
を説明するための各部信号のタイミング図である。図１
〜図４を参照しながらこの実施例の動作について説明す
る。
ック図である。また、図３及び図４はこの実施例の動作
を説明するための各部信号のタイミング図である。図１
〜図４を参照しながらこの実施例の動作について説明す
る。
【００１４】シリアル・パラレル変換回路２からのパラ
レルデータＰＤは、シンドロームＳ０を生成するシンド
ローム生成部ＣＧ１とシンドロームＳ１を生成するシン
ドローム生成部ＣＧ２とに入力され、これらシンドロー
ム生成部ＣＧ１，ＣＧ２の出力シンドロームＳ０，Ｓ１
はマルチプレクサＭＸに入力される。
レルデータＰＤは、シンドロームＳ０を生成するシンド
ローム生成部ＣＧ１とシンドロームＳ１を生成するシン
ドローム生成部ＣＧ２とに入力され、これらシンドロー
ム生成部ＣＧ１，ＣＧ２の出力シンドロームＳ０，Ｓ１
はマルチプレクサＭＸに入力される。
【００１５】マルチプレクサＭＸでは、図３の（２），
（６）のタイミングで、シンドローム生成部ＣＧ１の出
力（Ｓ０）を、（４），（８）のタイミングでシンドロ
ーム生成部ＣＧ２の出力（Ｓ１）を選び出力する。
（６）のタイミングで、シンドローム生成部ＣＧ１の出
力（Ｓ０）を、（４），（８）のタイミングでシンドロ
ーム生成部ＣＧ２の出力（Ｓ１）を選び出力する。
【００１６】そのデータが３ステートバッファ１２を介
してシンドローム用ＲＡＭ１３に書込まれる。
してシンドローム用ＲＡＭ１３に書込まれる。
【００１７】シンドローム用ＲＡＭ１３の出力はレジス
タＲＧに（１），（３），（５），（７）のタイミング
で格納され、次のタイミングでシンドローム生成部ＣＧ
１又はシンドローム生成ＣＧ２でシンドローム演算さ
れ、マルチプレクサＭＸ，３ステートバッファ１２を通
り再びシンドローム用ＲＡＭ１３に書込まれる。
タＲＧに（１），（３），（５），（７）のタイミング
で格納され、次のタイミングでシンドローム生成部ＣＧ
１又はシンドローム生成ＣＧ２でシンドローム演算さ
れ、マルチプレクサＭＸ，３ステートバッファ１２を通
り再びシンドローム用ＲＡＭ１３に書込まれる。
【００１８】この操作を続けていくことにより、シンド
ローム用ＲＡＭ１３に、Ｐ系列：４３×２（ｏｄｄとＥ
ｖｅｎ）＝８６、Ｑ系列：２６×２（ｏｄｄとＥｖｅ
ｎ）＝５２、計１３８個のシンドロームデータが格納さ
れる。その後、外部ＲＡＭ９の所定の領域にこれら１３
８個のシンドロームを３ステートバッファ１２を通して
書込む。
ローム用ＲＡＭ１３に、Ｐ系列：４３×２（ｏｄｄとＥ
ｖｅｎ）＝８６、Ｑ系列：２６×２（ｏｄｄとＥｖｅ
ｎ）＝５２、計１３８個のシンドロームデータが格納さ
れる。その後、外部ＲＡＭ９の所定の領域にこれら１３
８個のシンドロームを３ステートバッファ１２を通して
書込む。
【００１９】結果として図４に示すように、パラレルデ
ータＰＤを外部ＲＡＭ９に書込むのと並行してシンドロ
ームＣＲが生成でき、また外部ＲＡＭ９に書込むことが
できる。
ータＰＤを外部ＲＡＭ９に書込むのと並行してシンドロ
ームＣＲが生成でき、また外部ＲＡＭ９に書込むことが
できる。
【００２０】従ってＥＣＣ回路７ではシンドロームを発
生しなくて済み、その分の時間を誤り訂正処理に振向け
ることができるので、高速化しても誤り訂正処理に十分
時間をとることができ、誤り訂正能力を向上させること
ができる。
生しなくて済み、その分の時間を誤り訂正処理に振向け
ることができるので、高速化しても誤り訂正処理に十分
時間をとることができ、誤り訂正能力を向上させること
ができる。
【００２１】
【発明の効果】以上説明したように本発明は、シンドロ
ームを生成する回路を新たに付加し、ＥＣＣ回路には新
たに付加された回路で生成したシンドロームにより誤り
訂正を行わせる構成とすることにより、ＥＣＣ回路では
シンドロームを生成する必要がなくなり、高速化した場
合でも誤り訂正に十分な時間をとることができるので、
誤り訂正機能を向上させることができる効果がある。
ームを生成する回路を新たに付加し、ＥＣＣ回路には新
たに付加された回路で生成したシンドロームにより誤り
訂正を行わせる構成とすることにより、ＥＣＣ回路では
シンドロームを生成する必要がなくなり、高速化した場
合でも誤り訂正に十分な時間をとることができるので、
誤り訂正機能を向上させることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のシンドローム生成用の
回路の詳細なブロック図である。
回路の詳細なブロック図である。
【図３】図１，図２に示された実施例のシンドローム生
成部分の動作を説明するための各部信号のタイミングで
ある。
成部分の動作を説明するための各部信号のタイミングで
ある。
【図４】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図５】従来のＣＤ−ＲＯＭデータプロセッサの一例を
示すブロック図である。
示すブロック図である。
【図６】図５に示されたＣＤ−ＲＯＭデータプロセッサ
の動作を説明するための各部信号のタイミングである。
の動作を説明するための各部信号のタイミングである。
１ スクランブル解除回路 ２ シリアル・パラレル変換回路 ３ ３ステートバッファ回路 ４ 同期信号検出回路 ５ アドレスカウンタ ６，６ａ アドレス生成制御回路 ７，７ａ ＥＣＣ回路 ８ 出力処理回路 ９，９ａ 外部ＲＡＭ １０ データバス １１ シンドローム生成回路 １２ ３ステートバッファ １３ シンドローム用ＲＡＭ １４ アドレス生成回路 ＣＧ１，ＣＧ２ シンドローム生成部 ＭＸ マルチプレクサ ＲＧ レジスタ
Claims (1)
- 【請求項１】 ビットシリアルに伝達される入力データ
のスクランブルを解除するスクランブル解除回路と、こ
のスクランブル回路の出力データをパラレルデータに変
換するシリアル・パラレル変換回路と、このシリアル・
パラレル変換回路の出力データを所定のタイミングで取
込んで保持しデータバスへ出力する３ステートバッファ
回路と、前記入力データから同期信号を分離し出力する
同期信号検出回路と、前記シリアル・パラレル変換回路
の出力データに対するシンドロームを生成するシンドロ
ーム生成回路と、このシンドローム生成回路からのシン
ドロームを記憶し所定のタイミングで前記データバスへ
出力するシンドローム用記憶部と、前記データバスのデ
ータ及びシンドロームを所定のタイミングで記憶しこの
記憶したデータ及びシンドロームを所定のタイミングで
前記データバスへ出力する外部記憶部と、前記データバ
スのデータ及びシンドロームを取込みこのデータの誤り
を訂正して前記データバスへ出力する誤り訂正回路と、
この誤り訂正回路により誤りが訂正されたデータを所定
のタイミングで出力する出力処理回路と、前記シンドロ
ーム用記憶部及び外部記憶部のアドレスの生成及び各部
の動作を制御するアドレス生成制御回路とを有すること
を特徴とするＣＤ−ＲＯＭデータプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392A JPH05210919A (ja) | 1992-01-06 | 1992-01-06 | Ｃｄ−ｒｏｍデータプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392A JPH05210919A (ja) | 1992-01-06 | 1992-01-06 | Ｃｄ−ｒｏｍデータプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210919A true JPH05210919A (ja) | 1993-08-20 |
Family
ID=11463739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6392A Withdrawn JPH05210919A (ja) | 1992-01-06 | 1992-01-06 | Ｃｄ−ｒｏｍデータプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204544A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 誤り訂正装置及びデータ読み出し装置 |
-
1992
- 1992-01-06 JP JP6392A patent/JPH05210919A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204544A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 誤り訂正装置及びデータ読み出し装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |