JPH05209925A - バーインボード - Google Patents
バーインボードInfo
- Publication number
- JPH05209925A JPH05209925A JP4013582A JP1358292A JPH05209925A JP H05209925 A JPH05209925 A JP H05209925A JP 4013582 A JP4013582 A JP 4013582A JP 1358292 A JP1358292 A JP 1358292A JP H05209925 A JPH05209925 A JP H05209925A
- Authority
- JP
- Japan
- Prior art keywords
- board
- sockets
- wiring
- semiconductor integrated
- burn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】従来のバーインボードは、ストレス試験時に半
導体集積回路がラッチアップ等を起こした場合、ＩＣの
発熱によってバーインボード上のソケットが破壊される
という問題点があった。これを解決すること。 【構成】バーインボード上の電源線５又はＧＮＤ線４と
半導体集積回路実装用のソケット２，３の電源又はＧＮ
Ｄ端子間に、過剰電流が流れたら電流を遮断する素子
（たとえばヒューズ又はブレーカ１ａ〜１ｆ）を備え
る。 【効果】ラッチアップ等で過剰電流が流れた場合に、配
線とソケット間にある前記ヒューズが切断され、電流が
流れなくなるため、ラッチアップを起こした半導体集積
回路が発熱しなくなり、ソケット２，３が変形又は破壊
が発生しなくなる。
導体集積回路がラッチアップ等を起こした場合、ＩＣの
発熱によってバーインボード上のソケットが破壊される
という問題点があった。これを解決すること。 【構成】バーインボード上の電源線５又はＧＮＤ線４と
半導体集積回路実装用のソケット２，３の電源又はＧＮ
Ｄ端子間に、過剰電流が流れたら電流を遮断する素子
（たとえばヒューズ又はブレーカ１ａ〜１ｆ）を備え
る。 【効果】ラッチアップ等で過剰電流が流れた場合に、配
線とソケット間にある前記ヒューズが切断され、電流が
流れなくなるため、ラッチアップを起こした半導体集積
回路が発熱しなくなり、ソケット２，３が変形又は破壊
が発生しなくなる。
Description
【０００１】
【産業上の利用分野】本発明はバーインボード（ストレ
ス試験用テストボード）に関し、特に半導体集積回路の
ストレス試験用テストボードに関する。
ス試験用テストボード）に関し、特に半導体集積回路の
ストレス試験用テストボードに関する。
【０００２】
【従来の技術】従来のバーインボードは、図３に示すよ
うに、ガラスエポキシ材のプリント基板１上に複数個の
半導体集積回路実装用ソケット２，３を有しており、前
記ソケット２，３間にプリント配線のＧＮＤ配線４，Ｖ
ＣＣ配線５を施してある。プリント配線は、ストレス試
験器に実装したときに、ストレス試験器の電源や信号線
等と接続できるように配線されている。
うに、ガラスエポキシ材のプリント基板１上に複数個の
半導体集積回路実装用ソケット２，３を有しており、前
記ソケット２，３間にプリント配線のＧＮＤ配線４，Ｖ
ＣＣ配線５を施してある。プリント配線は、ストレス試
験器に実装したときに、ストレス試験器の電源や信号線
等と接続できるように配線されている。
【０００３】図３の平面図の配線図が、図４に示されて
いる。図４において、多数のＩＣソケット２４が、電源
用配線２０，その他の配線２１，ＧＮＤ用配線２２と、
プリント基板１上で接続されている。
いる。図４において、多数のＩＣソケット２４が、電源
用配線２０，その他の配線２１，ＧＮＤ用配線２２と、
プリント基板１上で接続されている。
【０００４】
【発明が解決しようとする課題】さて、ストレス試験を
実施した場合、半導体集積回路がラッチアップを起こす
ことがたまに有る。図３，図４に示したような従来のバ
ーインボードでは、ラッチアップを起こした場合、ＩＣ
用ソケット２，３にセットされた半導体集積回路が高温
に発熱するため、バーインボード上のソケット２，３
が、熱によって溶けたりして、バーインボードを破壊し
てしまうという問題点があった。
実施した場合、半導体集積回路がラッチアップを起こす
ことがたまに有る。図３，図４に示したような従来のバ
ーインボードでは、ラッチアップを起こした場合、ＩＣ
用ソケット２，３にセットされた半導体集積回路が高温
に発熱するため、バーインボード上のソケット２，３
が、熱によって溶けたりして、バーインボードを破壊し
てしまうという問題点があった。
【０００５】本発明の目的は、前記問題点を解決し、高
温によるボードの破壊を防止したバーインボードを提供
することにある。
温によるボードの破壊を防止したバーインボードを提供
することにある。
【０００６】
【課題を解決するための手段】本発明の構成は、配線を
施した基板上にソケットを複数個実装したバーインボー
ドにおいて、前記配線のうち電源線又はＧＮＤ線に過剰
電流が流れたら遮断する素子を有することを特徴とす
る。
施した基板上にソケットを複数個実装したバーインボー
ドにおいて、前記配線のうち電源線又はＧＮＤ線に過剰
電流が流れたら遮断する素子を有することを特徴とす
る。
【０００７】
【実施例】図１は本発明の一実施例のバーインボードを
示す平面図、図２は図１のバーインボードの配線図であ
る。
示す平面図、図２は図１のバーインボードの配線図であ
る。
【０００８】図１において、本発明の一実施例のバーイ
ンボードは、ガラスエポシキ材のプリント基板１上に、
複数個の半導体集積回路実装用ソケット２，３とヒュー
ズ又はブレーカ１ａ〜１ｆを有しており、前記ソケット
２，３のＧＮＤ又は電源ピンとＰＷＢ１のＧＮＤ配線４
又は電源（ＶＣＣ）配線５との間に、前記ヒューズ又は
ブレーカ１ａ〜１ｆを備える。
ンボードは、ガラスエポシキ材のプリント基板１上に、
複数個の半導体集積回路実装用ソケット２，３とヒュー
ズ又はブレーカ１ａ〜１ｆを有しており、前記ソケット
２，３のＧＮＤ又は電源ピンとＰＷＢ１のＧＮＤ配線４
又は電源（ＶＣＣ）配線５との間に、前記ヒューズ又は
ブレーカ１ａ〜１ｆを備える。
【０００９】図１の実施例は、前記ソケット１個に対し
て、ヒューズ又はブレーカ１個を備えている。
て、ヒューズ又はブレーカ１個を備えている。
【００１０】図２において、図１のプリント基板１上
に、多数のソケット２４と接続されたヒューズ２３と、
電源用配線２０と、その他の配線２１と、ＧＮＤ用配線
２２とが用意されている。ソケット２４が１個に対し
て、１個のヒューズ２３が用意されている。
に、多数のソケット２４と接続されたヒューズ２３と、
電源用配線２０と、その他の配線２１と、ＧＮＤ用配線
２２とが用意されている。ソケット２４が１個に対し
て、１個のヒューズ２３が用意されている。
【００１１】図５は本発明の他の実施例のバーインボー
ドを示す配線図である。
ドを示す配線図である。
【００１２】図５において、本実施例では、複数個のソ
ケット３３に対して、ヒューズ又はブレーカ３４を１個
備えている。
ケット３３に対して、ヒューズ又はブレーカ３４を１個
備えている。
【００１３】一般に、半導体集積回路の動作電流は、５
００ｍＡ以下であるが、ラッチアップが起きた場合は、
１Ａ以上の電流が流れてしまう。よって、前記ヒューズ
又はブレーカのリミットを約１Ａ程度のものにすれば良
い。
００ｍＡ以下であるが、ラッチアップが起きた場合は、
１Ａ以上の電流が流れてしまう。よって、前記ヒューズ
又はブレーカのリミットを約１Ａ程度のものにすれば良
い。
【００１４】
【発明の効果】以上説明したように、本発明は、ストレ
ス試験用テストボード用のＰＷＢ上にソケットと電源又
はＧＮＤ配線の過剰電流を遮断する素子を備えることに
より、ストレス試験実施中に半導体集積回路がラッチア
ップを起こした場合でも、過剰電流を遮断する素子が動
作して、電流が遮断されるため、ソケットが熱によって
破壊されることを防止できるという効果がある。
ス試験用テストボード用のＰＷＢ上にソケットと電源又
はＧＮＤ配線の過剰電流を遮断する素子を備えることに
より、ストレス試験実施中に半導体集積回路がラッチア
ップを起こした場合でも、過剰電流を遮断する素子が動
作して、電流が遮断されるため、ソケットが熱によって
破壊されることを防止できるという効果がある。
【図１】本発明の一実施例のバーインボードを示す平面
図である。
図である。
【図２】図１のバーインボードの配線図である。
【図３】従来のバーインボードを示す平面図である。
【図４】図３のバーインボードの配線図である。
【図５】本発明の他の実施例のバーインボードを示す平
面図である。
面図である。
１ プリント基板 １ａ〜１ｆ ヒューズ又はブレーカ ２，３，２３，２４，３３ ＩＣ用ソケット ４，２２，３２ ＧＮＤ用配線 ５，２０，３０ 電源（ＶＣＣ）用配線
Claims (1)
- 【請求項１】 配線を施した基板上にソケットを複数個
実装したバーインボードにおいて、前記配線のうち電源
線又はＧＮＤ線に過剰電流が流れたら遮断する素子を有
することを特徴とするバーインボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013582A JPH05209925A (ja) | 1992-01-29 | 1992-01-29 | バーインボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013582A JPH05209925A (ja) | 1992-01-29 | 1992-01-29 | バーインボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05209925A true JPH05209925A (ja) | 1993-08-20 |
Family
ID=11837176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013582A Withdrawn JPH05209925A (ja) | 1992-01-29 | 1992-01-29 | バーインボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05209925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
-
1992
- 1992-01-29 JP JP4013582A patent/JPH05209925A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |