JPH052057A - 出力バツフア - Google Patents

Abstract

(57)【要約】 【目的】 信号伝達速度の低下と集積度の低下を防止し
つつ出力バッファのテストを容易化し得る。又、半導体
集積回路の配線工程を容易化し得る。 【構成】 半導体集積回路の内部回路出力に従って外部
を駆動するための出力バッファにおいて、内部回路出力
Ｄとテスト信号ＴＳＴＩＮとを選択的に出力バッファに
入力するためのマルチプレクサ２４を、出力バッファの
集積回路パターン領域２６内に設けて、テストを容易化
する。又、前記マルチプレクサ２４の入力切換信号ＴＳ
Ｔの信号線とテスト信号ＴＳＴＩＮの信号線とを前記出
力バッファの集積回路パターン領域２６内に配線して、
テストを容易化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力バッファに係り、
特に、出力バッファの作動のテストを行う際に用いるの
に好適な半導体集積回路の内部回路出力に従って外部を
駆動するための出力バッファに関する。

【０００２】

【従来の技術】半導体集積回路には、内部回路の出力に
従って外部（外部回路等）を駆動するため、内部回路と
出力ピンとの間に出力バッファが設けられている。

【０００３】図３に、半導体集積回路のチップ上に設け
られた出力バッファ１０と内部回路１２との回路構成例
を示す。図３において符号ＯＢはチップ上における出力
バッファの集積回路パターン領域の１つを示し、Ｐは、
出力ピンと出力バッファ１０とを接続するためのボンデ
ィングパッドである。

【０００４】又、図４に前記出力バッファ１０の回路構
成例を示す。図４の出力バッファ１０には、外部との駆
動電流の入力、出力により外部を駆動するためのドライ
バ回路２０と、該ドライバ回路２０を内部回路１２出力
に従って駆動するためのプリドライバ回路２２とが設け
られている。

【０００５】詳細に説明すると、前記ドライバ回路２０
は、ＰチャネルトランジスタＴp １とＮチャネルトラン
ジスタＴn １とからなるインバータ構成を有する。この
ドライバ回路２０では、ローレベル「０」信号の入力に
より、ＰチャネルトランジスタＴp １が駆動してパッド
Ｐはハイレベル「１」電圧Ｖccになり、又、ハイレベル
「１」信号の入力により、ＮチャネルトランジスタＴn
１が駆動してパッドＰはローレベル「０」電圧ＧＮＤに
なる。

【０００６】又、プリドライバ回路２２は、Ｐチャネル
トランジスタＴp ２とＮチャネルトランジスタＴn ２か
らなるインバータ構成を有し、前記ドライバ回路２０と
同様に作動する。このプリドライバ回路２２は前記ドラ
イバ回路２０を駆動するのに十分な電流を流せばよいも
ののため、電流容量が少なく、各トランジスタＴp ２、
Ｔn ２が小さく、従って、前記ドライバ回路２０に比較
してチップ占有面積は遥かに小さいものである。

【０００７】前記のような出力バッファ１０の正常な作
動は半導体集積回路の信頼性に大きく影響することか
ら、メーカー側のみならずユーザー側で出力バッファの
テストをする必要が生じる。出力バッファをテストする
際には、ハイレベルのときの出力値が規定のハイレベル
電位以上か否かを、ローレベルのときの出力値が規定の
ローレベル電位以下か否かを判定する。従って、バッフ
ァ出力値をハイレベル「１」又はローレベル「０」にセ
ット又はリセットするため、出力バッファ１０にハイレ
ベル「１」あるいはローレベル「０」又はその逆の信号
を入力する必要がある。

【０００８】出力バッファのテストは容易に行えること
が望ましい。特に、多ピン化された半導体集積回路は、
多数の出力バッファを有しており、今日、半導体集積回
路の多ピン化の傾向が強まっていることから出力バッフ
ァのテスト容易化の要請は益々強くなっている。

【０００９】ここで、出力バッファのテストにおいて、
内部回路１２の出力をテスト信号として出力バッファ１
０に入力することが考えられる。内部回路１２の出力を
所望のテスト信号とするためには、内部回路１２にベク
トル等となる信号を入力する必要がある。

【００１０】しかしながら、内部回路１２の種類によっ
ては、数ステップの信号を入力しなければならない等、
複雑な入力パターンが必要となり、出力バッファ１０の
テストが煩雑であり、容易でないものとなる。

【００１１】そこで、テスト専用のピンからテスト信号
を出力バッファ１０の入力に入力してテストを容易化す
る専用の回路を設けることが考えられる。

【００１２】このような専用回路として、例えば図５に
示されるものが考えられる。図５の回路においては、出
力バッファ１０と内部回路１２との間にマルチプレクサ
１４を設け、当該マルチプレクサ１４の１つの入力（図
５において「０」側）に内部回路１２の出力を接続し、
他の入力（図５において「１」側）にテスト専用のピン
２３の出力を接続する。

【００１３】出力バッファ１０のテスト時には、マルチ
プレクサ１４の制御入力Ｓへ切換信号を入力してテスト
専用ピン２３側の入力を選択させる。次いで、テスト専
用ピン２３からマルチプレクサ１４を介して出力バッフ
ァ１０へテスト信号を入力することにより、出力バッフ
ァ１０の出力値を直接制御する。これにより、内部回路
１２の出力によらずに外部から直接的にテスト信号を出
力バッファ１０に入力して、出力バッファ１０のテスト
を行うことができるため、テストの容易化を図ることが
できる。

【００１４】

【発明が解決しようとする課題】しかしながら、前記の
ように出力バッファと内部回路との間に単にマルチプレ
クサを設けた場合、通常の作動時において、マルチプレ
クサの分だけ信号伝達速度が遅れ、又、半導体集積回路
のチップ上においてマルチプレクサの分だけよけいに回
路面積を要してオーバヘッド等が生じ、半導体集積回路
の集積度を向上させる際の障害となるという問題点があ
る。

【００１５】本発明は、前記従来の問題点を解消するべ
くなされたもので、信号伝達速度の低下と集積度の低下
を防止しつつ出力バッファのテスト容易化を図ることが
できる出力バッファを提供することを第１の課題とす
る。

【００１６】又、本発明は、前記第１の課題と共に、半
導体集積回路上における配線の容易化を図り得る出力バ
ッファを提供することを第２の課題とする。

【００１７】

【課題を解決するための手段】本発明は、半導体集積回
路の内部回路出力に従って外部を駆動するための出力バ
ッファにおいて、内部回路出力とテスト信号とを選択的
に出力バッファに入力するためのマルチプレクサを、出
力バッファの集積回路パターン領域内に設けてテストを
容易化したことにより、前記第１の課題を解決するもの
である。

【００１８】又本発明においては、半導体集積回路の内
部回路出力に従って外部を駆動するための出力バッファ
において、内部回路出力とテスト信号とを選択的に出力
バッファに入力するためのマルチプレクサを、出力バッ
ファの集積回路パターン領域内に設け、前記マルチプレ
クサの入力切換信号線とテスト信号線とを前記出力バッ
ファ集積回路パターン領域内に配線して、テストを容易
化することにより、前記第２の課題を解決するものであ
る。

【００１９】

【作用】発明者は、半導体集積回路の出力バッファの容
易なテストを可能とするべく種々の検討を行った。この
場合において、前出図５に示したように、内部回路１２
と出力バッファ１０との間に単にマルチプレクサ１４を
設けたのでは、前述のように信号伝達速度が遅くなると
共に、半導体集積回路の集積度向上の障害となるという
問題があり、このような問題を解消し得る回路を創案す
る必要がある。

【００２０】そこで、発明者は、出力バッファの半導体
集積回路パターンにおいては、ドライバ回路とプリドラ
イバ回路との占有面積に相違があることに着目した。即
ち出力バッファ１０において、ドライバ回路はチップ上
の占有面積が大きく、出力バッファの集積回路パターン
領域内の大部分がこのドライバ回路で占められており、
一方プリドライバ回路はチップ上の占有面積が前記ドラ
イバ回路に比較して遥かに小さく、出力バッファの前記
集積回路パターンの領域内において、ドライバ回路の領
域をとった後の余った領域に設けることが普通である。

【００２１】又、マルチプレクサは、比較的簡単に回路
を構成することができると共にプリドライバ回路に代え
てドライバ回路を駆動でき、しかもドライバ回路の駆動
のためには大きな容量を必要としないため占有面積が小
さくて済む点にも着目した。

【００２２】以上のことから、本発明者は、プリドライ
バ回路に代えて、マルチプレクサを用い、しかもチップ
の内部回路側ではなく、出力バッファ集積回路パターン
領域内にマルチプレクサを一体的に設けることを着想し
た。

【００２３】このようにすれば、内部回路側にマルチプ
レクサのゲートを設けることなく、外部から出力バッフ
ァの出力値を直接制御できる。又、出力バッファ集積回
路パターン領域内にマルチプレクサを設けるため、マル
チプレクサを設けたことによる出力バッファのチップ上
の占有面積が増大しない。しかも、マルチプレクサは出
力バッファの近傍に作り込んで設け得るため、これによ
り、マルチプレクサのゲートサイズ等を最適化すること
により、信号伝達速度やチップ占有面積が増大すること
を極めて少なくすることができる。

【００２４】従って、信号伝達速度の低下と集積度の低
下を防止しつつ出力バッファのテスト容易化を図ること
ができる。

【００２５】又、マルチプレクサの入力切換信号線とテ
スト信号線とを出力バッファ集積回路パターン領域内に
配線するようにすれば、この集積回路パターン領域をチ
ップ上に配列するのみにより、例えば後出図２（Ｂ）に
示すように、自動的に入力切換信号線とテスト信号線と
が配線される。従って、出力バッファを設ける工程の他
に別途これらに入力切換信号線とテスト信号線とを設け
る工程が必要でなくなるため、配線が容易化し半導体集
積回路の製造が容易になる。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２７】第１実施例は、図１に示すような構成の、
半導体集積回路のチップに出力バッファの集積回路パタ
ーンとして設ける出力バッファである。

【００２８】図１に示すように、この出力バッファは、
ドライバ２０とそのプリドライバに代えてテスト容易化
回路としてのマルチプレクサ２４とを設けたものであ
る。

【００２９】前記マルチプレクサ２４には、ノットゲー
トＮotと、テスト切換信号ＴＳＴ及びその反転信号ＴＳ
Ｔ′で動作する第１及び第２のパスゲート２４Ａ及び２
４Ｂが設けられている。

【００３０】これら第１及び第２のパスゲート２４Ａ及
び２４Ｂは、ＰチャネルトランジスタとＮチャネルトラ
ンジスタとのソース、ドレインを並列に接続したもので
ある。

【００３１】第１のパスゲート２４ＡのＰチャネルトラ
ンジスタのゲートと第２のパスゲート２４ＢのＮチャネ
ルトランジスタのゲートとには、テスト切換信号の反転
入力ＴＳＴ′の信号線が接続されている。

【００３２】又、第１のパスゲート２４ＡのＮチャネル
トランジスタのゲートと第２のパスゲート２４ＢのＰチ
ャネルトランジスタのゲートとには、テスト切換信号Ｔ
ＳＴの信号線が接続されている。

【００３３】第１のパスゲート２４Ａでは、Ｐチャネル
トランジスタ及びＮチャネルトランジスタのソース又は
ドレインにテスト入力ＴＳＴＩＮの信号線又はノットゲ
ートＮotが接続されている。

【００３４】又、第２のパスゲート２４Ｂでは、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタのソース
又はドレインに内部出力Ｄの信号線又はノットゲートＮ
otが接続されている。

【００３５】又、実施例の出力バッファの集積回路パタ
ーン２６は、図２（Ａ）のように、出力バッファ集積回
路パターンの幅方向にテスト切換信号ＴＳＴの信号線と
テスト信号ＴＳＴＩＮの信号線との、端子３０Ａ（テス
ト切換信号ＴＳＴ線用）と端子３０Ｂ（テスト信号ＴＳ
ＴＩＮ線用）とが出るように形成されている。

【００３６】このように各信号線が形成されているた
め、実施例の出力バッファは、例えば図２（Ｂ）に示す
ように、半導体集積回路のチップ２８上に並べて形成す
るだけで、自動的に前記各出力バッファのテスト切換信
号ＴＳＴ線、テスト信号ＴＳＴＩＮ線が相互に接続され
る。よって、半導体集積回路が製造においてこれら信号
線の配線工程を省略できるため、集積回路製造工程の簡
略化が図れる。なお、図２（Ｂ）において符号２５は内
部回路が設けられるチップコアである。

【００３７】図２（Ｂ）のように各信号線が相互に接続
された状態において、テスト切換信号ＴＳＴをその信号
線に入力すれば全ての出力バッファのマルチプレクサ２
４において第１のパスゲート２４Ａがオン状態となる。
この状態で、テスト信号ＴＳＴＩＮの入力により、全て
の出力バッファのテストを行い得る。

【００３８】なお、その他の構成は前出図５に示した出
力バッファと同様のため、同一の部分に同一の番号を付
してその説明は略する。

【００３９】次に、実施例の作用を説明する。

【００４０】実施例の出力バッファが設けられた半導体
集積回路を、通常状態で作動させる時には、テスト切換
信号ＴＳＴをローレベル「０」とする。これにより当該
信号の反転入力ＴＳＴ′がハイレベル「１」となり、従
って、第１のパスゲート２４Ａはオフ状態となり、第２
のパスゲート２４Ｂがオン状態となる。このため、内部
回路からの入力Ｄが第２のパスゲート２４Ｂを介してノ
ットゲートＮotに入力され、ドライバ回路２０を作動さ
せる。

【００４１】一方、出力バッファ１０をテストする時に
は、テスト切換信号ＴＳＴをハイレベル「１」とする。
これにより、第１のパスゲート２４Ａがオン状態とな
り、第２のパスゲート２４Ｂがオフ状態となる。この各
パスゲート２４Ａ、２４Ｂの状態において、テスト信号
ＴＳＴＩＮをテスト信号ＴＳＴＩＮ線に入力してドライ
バ回路２０をセット又はリセットする。この際、入力テ
スト信号は第１のパスゲート２４Ａを介してノットゲー
トＮotに入力され、ノットゲートＮot出力は、ドライバ
回路２０を作動させる。このドライバ回路２０の出力値
が規定のハイレベル電位以上か、あるいは、ローレベル
電位以下か否かを判定してドライバ回路２０ひいては出
力バッファのテストを行う。

【００４２】又、これら各バッファ集積回路パターンは
図２（Ｂ）のようにチップ２８上に並べられており、こ
れにより、テスト切換信号ＴＳＴ信号線及びテスト信号
ＴＳＴＩＮ信号線は、信号線同士が相互に接続されてい
る。従って、テスト切換信号ＴＳＴの入力により、テス
ト信号ＴＳＴＩＮの信号線が全ての出力バッファのドラ
イバ回路２０と接続状態となり、この状態で、テスト信
号ＴＳＴＩＮを入力することにより、全ての出力バッフ
ァのテストを行うことができる。

【００４３】なお、前記実施例においては図１に示すよ
うなドライバ回路２０のマルチプレクサを示したが、こ
のマルチプレクサの構成は図に示されるものに限定され
るものではなく、出力バッファの集積回路パターン上に
一体的に設け得るものであれば他の構成のマルチプレク
サを用いることができる。

【００４４】

【発明の効果】以上説明したとおり、本発明によれば、
内部回路にゲートを付加することなく出力バッファの集
積回路パターン内にマルチプレクサを設けることにより
信号伝達速度の低下と集積度の低下を防止しつつ出力バ
ッファのテストを容易化し得るという優れた効果が得ら
れる。

【００４５】又、半導体集積回路の配線工程を容易化し
得るという優れた効果が得られる。

【図面の簡単な説明】

【図１】図１は、本発明の実施例に係る出力バッファの
構成を示す回路図である。

【図２】図２は、前記実施例に係るマルチプレクサが設
けられた出力バッファの集積回路パターン及び該パター
ンをチップ上に配列した状態を示す平面構成図である。

【図３】図３は、従来の出力バッファの構成例を簡単に
示すブロック図である。

【図４】図４は、同じく従来の出力バッファの例を示す
回路図である。

【図５】図５は、前記従来の出力バッファにマルチプレ
クサを設けた構成例を示す回路図である。

【符号の説明】

２０…プリドライバ、 ２２…ノットゲート、 ２４…マルチプレクサ、 ２４Ａ、２４Ｂ…パスゲート、 ２６…出力バッファの半導体集積回路パターン。

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路の内部回路出力に従って外
   部を駆動するための出力バッファにおいて、内部回路出
   力とテスト信号とを選択的に出力バッファに入力するた
   めのマルチプレクサを、出力バッファの集積回路パター
   ン領域内に設けて、テストを容易化したことを特徴とす
   る出力バッファ。
2. 【請求項２】半導体集積回路の内部回路出力に従って外
   部を駆動するための出力バッファにおいて、内部回路出
   力とテスト信号とを選択的に出力バッファに入力するた
   めのマルチプレクサを、出力バッファの集積回路パター
   ン領域内に設け、前記マルチプレクサの入力切換信号線
   とテスト信号線とを前記出力バッファの集積回路パター
   ン領域内に配線して、テストを容易化したことを特徴と
   する出力バッファ。