JPH05205470A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH05205470A JPH05205470A JP4010157A JP1015792A JPH05205470A JP H05205470 A JPH05205470 A JP H05205470A JP 4010157 A JP4010157 A JP 4010157A JP 1015792 A JP1015792 A JP 1015792A JP H05205470 A JPH05205470 A JP H05205470A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- memory array
- output
- circuit
- output control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 メモリアレイ１と、出力制御回路６の２カ所
に増幅回路３Ａ、３Ｂを配置し、メモリアレイ１側の増
幅回路３Ａを動作させた後に出力制御回路６側の増幅回
路３Ｂを動作させる。 【効果】 従来の増幅回路より駆動能力が半分の２組の
増幅回路３Ａ、３Ｂを２回に分けて動作させているの
で、電源電流のピーク電流値を小さくすることができ
る。また、メモリアレイ１側と出力制御回路６側に増幅
回路３Ａ、３Ｂを配置しているので、増幅回路３Ａ、３
Ｂの負荷が軽くなるためにアクセスタイムも遅れること
もない。
に増幅回路３Ａ、３Ｂを配置し、メモリアレイ１側の増
幅回路３Ａを動作させた後に出力制御回路６側の増幅回
路３Ｂを動作させる。 【効果】 従来の増幅回路より駆動能力が半分の２組の
増幅回路３Ａ、３Ｂを２回に分けて動作させているの
で、電源電流のピーク電流値を小さくすることができ
る。また、メモリアレイ１側と出力制御回路６側に増幅
回路３Ａ、３Ｂを配置しているので、増幅回路３Ａ、３
Ｂの負荷が軽くなるためにアクセスタイムも遅れること
もない。
Description
【０００１】
【産業上の利用分野】この発明は、電源電流のピーク電
流値の小さい多ビット構成のダイナミックＲＡＭに関す
るものである。
流値の小さい多ビット構成のダイナミックＲＡＭに関す
るものである。
【０００２】
【従来の技術】従来のダイナミックＲＡＭの構成を図３
を参照しながら説明する。図３は、従来のダイナミック
ＲＡＭを示すブロック図である。
を参照しながら説明する。図３は、従来のダイナミック
ＲＡＭを示すブロック図である。
【０００３】図３において、１はメモリアレイ、２はデ
ータバス対、３は増幅回路、４は活性化信号が入力され
る増幅回路３の端子、５は増幅回路３の出力が伝えられ
る信号線、６はメモリアレイ１のデータの出力を制御す
るための出力制御回路、７は出力端子である。なお、そ
れぞれｎ個設けられている。
ータバス対、３は増幅回路、４は活性化信号が入力され
る増幅回路３の端子、５は増幅回路３の出力が伝えられ
る信号線、６はメモリアレイ１のデータの出力を制御す
るための出力制御回路、７は出力端子である。なお、そ
れぞれｎ個設けられている。
【０００４】つぎに、前述した従来例の動作を説明す
る。図３中のメモリアレイ１内のビット線のデータがデ
ータバス対２に伝わってから増幅回路３の端子４に入力
される活性化信号がハイレベル（“Ｈ”）になると増幅
回路３は動作する。増幅回路３の出力側に接続されてい
る信号線５は出力制御回路６に接続されており、増幅回
路３によって高速に増幅されたメモリアレイ１のデータ
は出力制御回路６に入力されると出力端子７に出力され
る。出力制御回路６にメモリアレイ１のデータが完全に
入力されると活性化信号がローレベル（“Ｌ”）となり
増幅回路３は停止する。
る。図３中のメモリアレイ１内のビット線のデータがデ
ータバス対２に伝わってから増幅回路３の端子４に入力
される活性化信号がハイレベル（“Ｈ”）になると増幅
回路３は動作する。増幅回路３の出力側に接続されてい
る信号線５は出力制御回路６に接続されており、増幅回
路３によって高速に増幅されたメモリアレイ１のデータ
は出力制御回路６に入力されると出力端子７に出力され
る。出力制御回路６にメモリアレイ１のデータが完全に
入力されると活性化信号がローレベル（“Ｌ”）となり
増幅回路３は停止する。
【０００５】
【発明が解決しようとする課題】上述したような従来の
ｎ語の多ビット構成のダイナミックＲＡＭでは、ｎ個の
メモリアレイ１から同時にデータを出力する必要があっ
た。従って、同時にｎ個の増幅回路３を動作させなけれ
ばならないので電源電流のピーク電流値も１個の増幅回
路のｎ倍になる。そのためにビット構成が多いと電源電
流のピーク電流値も大きくなるために電源ノイズも大き
くなり誤動作の原因になるという問題点があった。
ｎ語の多ビット構成のダイナミックＲＡＭでは、ｎ個の
メモリアレイ１から同時にデータを出力する必要があっ
た。従って、同時にｎ個の増幅回路３を動作させなけれ
ばならないので電源電流のピーク電流値も１個の増幅回
路のｎ倍になる。そのためにビット構成が多いと電源電
流のピーク電流値も大きくなるために電源ノイズも大き
くなり誤動作の原因になるという問題点があった。
【０００６】この発明は、前述した問題点を解決するた
めになされたもので、アクセスタイムを遅らせることも
なく、電源電流のピーク電流値を抑えることができ、電
源ノイズによる誤動作を防止することができるダイナミ
ックＲＡＭを得ることを目的とする。
めになされたもので、アクセスタイムを遅らせることも
なく、電源電流のピーク電流値を抑えることができ、電
源ノイズによる誤動作を防止することができるダイナミ
ックＲＡＭを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
るダイナミックＲＡＭは、次に掲げる手段を備えたもの
である。 〔１〕 メモリアレイ側に設けられ前記メモリアレイの
データを増幅する第１の増幅回路。 〔２〕 出力制御回路側に設けられ前記第１の増幅回路
が動作された後で前記第１の増幅回路の出力を増幅する
第２の増幅回路。
るダイナミックＲＡＭは、次に掲げる手段を備えたもの
である。 〔１〕 メモリアレイ側に設けられ前記メモリアレイの
データを増幅する第１の増幅回路。 〔２〕 出力制御回路側に設けられ前記第１の増幅回路
が動作された後で前記第１の増幅回路の出力を増幅する
第２の増幅回路。
【０００８】この発明の請求項２に係るダイナミックＲ
ＡＭは、次に掲げる手段を備えたものである。 〔１〕 メモリアレイの出力側に設けられ前記メモリア
レイのデータを増幅し所定時間経過後に動作を停止する
第１の増幅回路。 〔２〕 出力制御回路の入力側に設けられ前記第１の増
幅回路が動作された後で前記第１の増幅回路の出力を増
幅する第２の増幅回路。
ＡＭは、次に掲げる手段を備えたものである。 〔１〕 メモリアレイの出力側に設けられ前記メモリア
レイのデータを増幅し所定時間経過後に動作を停止する
第１の増幅回路。 〔２〕 出力制御回路の入力側に設けられ前記第１の増
幅回路が動作された後で前記第１の増幅回路の出力を増
幅する第２の増幅回路。
【０００９】
【作用】この発明の請求項１に係るダイナミックＲＡＭ
においては、メモリアレイ側に設けられた第１の増幅回
路によって、メモリアレイのデータが増幅される。ま
た、出力制御回路側に設けられた第２の増幅回路によっ
て、前記第１の増幅回路が動作された後で前記第１の増
幅回路の出力が増幅される。
においては、メモリアレイ側に設けられた第１の増幅回
路によって、メモリアレイのデータが増幅される。ま
た、出力制御回路側に設けられた第２の増幅回路によっ
て、前記第１の増幅回路が動作された後で前記第１の増
幅回路の出力が増幅される。
【００１０】この発明の請求項２に係るダイナミックＲ
ＡＭにおいては、メモリアレイの出力側に設けられた第
１の増幅回路によって、前記メモリアレイのデータが増
幅され所定時間経過後に動作が停止される。また、出力
制御回路の入力側に設けられた第２の増幅回路によっ
て、前記第１の増幅回路が動作された後で前記第１の増
幅回路の出力が増幅される。
ＡＭにおいては、メモリアレイの出力側に設けられた第
１の増幅回路によって、前記メモリアレイのデータが増
幅され所定時間経過後に動作が停止される。また、出力
制御回路の入力側に設けられた第２の増幅回路によっ
て、前記第１の増幅回路が動作された後で前記第１の増
幅回路の出力が増幅される。
【００１１】
実施例１．この発明の実施例１の構成を図１を参照しな
がら説明する。図１は、この発明の実施例１を示すブロ
ック図であり、メモリアレイ１、データバス対２、端子
４〜出力端子７は上述した従来例のものと全く同一であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
がら説明する。図１は、この発明の実施例１を示すブロ
ック図であり、メモリアレイ１、データバス対２、端子
４〜出力端子７は上述した従来例のものと全く同一であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
【００１２】図１において、３Ａはメモリアレイ１の出
力側に設けられた増幅回路、３Ｂは出力制御回路６の入
力側に設けられた増幅回路、８は活性化信号ＳＢが入力
される増幅回路３Ｂの端子、９は信号線である。なお、
増幅回路３Ａの端子４には活性化信号ＳＡが入力され、
増幅回路３Ａ、３Ｂは従来の増幅回路の半分の駆動能力
に設定されている。
力側に設けられた増幅回路、３Ｂは出力制御回路６の入
力側に設けられた増幅回路、８は活性化信号ＳＢが入力
される増幅回路３Ｂの端子、９は信号線である。なお、
増幅回路３Ａの端子４には活性化信号ＳＡが入力され、
増幅回路３Ａ、３Ｂは従来の増幅回路の半分の駆動能力
に設定されている。
【００１３】ところで、この発明の第１の増幅回路は、
前述したこの発明の実施例１では増幅回路３Ａに相当
し、この発明の第２の増幅回路は、実施例１では増幅回
路３Ｂに相当する。
前述したこの発明の実施例１では増幅回路３Ａに相当
し、この発明の第２の増幅回路は、実施例１では増幅回
路３Ｂに相当する。
【００１４】つぎに、前述した実施例１の動作を図２を
参照しながら説明する。図２は、この発明の実施例１の
動作を示すタイミングチャートである。図２において、
（ａ）は増幅回路３Ａの活性化信号ＳＡ、（ｂ）は増幅
回路３Ｂの活性化信号ＳＢ、（ｃ）は増幅回路３Ａの出
力、（ｄ）は増幅回路３Ｂの出力、（ｅ）は増幅回路３
Ａの動作電流波形、（ｆ）は増幅回路３Ｂの動作電流波
形、（ｇ）は増幅回路３Ａ、３Ｂの合成電流波形をそれ
ぞれ示す。
参照しながら説明する。図２は、この発明の実施例１の
動作を示すタイミングチャートである。図２において、
（ａ）は増幅回路３Ａの活性化信号ＳＡ、（ｂ）は増幅
回路３Ｂの活性化信号ＳＢ、（ｃ）は増幅回路３Ａの出
力、（ｄ）は増幅回路３Ｂの出力、（ｅ）は増幅回路３
Ａの動作電流波形、（ｆ）は増幅回路３Ｂの動作電流波
形、（ｇ）は増幅回路３Ａ、３Ｂの合成電流波形をそれ
ぞれ示す。
【００１５】まず、メモリアレイ１のデータがデータバ
ス対２に現れる。次に、図２（ａ）に示すように、時点
Ｔ１で増幅回路３Ａの活性化信号ＳＡがハイレベルにな
り増幅回路３Ａが動作する。この増幅回路３Ａは、従来
の増幅回路の半分の駆動能力しかないために、図２
（ｃ）に示すように、出力のレベルが完全にハイレベル
かローレベルになるまでに時間がかかる。しかし、増幅
回路３Ａの動作電流のピーク電流は、従来の半分にな
る。
ス対２に現れる。次に、図２（ａ）に示すように、時点
Ｔ１で増幅回路３Ａの活性化信号ＳＡがハイレベルにな
り増幅回路３Ａが動作する。この増幅回路３Ａは、従来
の増幅回路の半分の駆動能力しかないために、図２
（ｃ）に示すように、出力のレベルが完全にハイレベル
かローレベルになるまでに時間がかかる。しかし、増幅
回路３Ａの動作電流のピーク電流は、従来の半分にな
る。
【００１６】増幅回路３Ａだけではアクセスタイムが遅
れるので、図２（ｂ）に示すように、時点Ｔ２で増幅回
路３Ｂの活性化信号ＳＢをハイレベルにする。これによ
って増幅回路３Ａにより増幅されたデータバス対２のデ
ータが増幅回路３Ｂによってさらに高速に伝えられる。
これによって時点Ｔ４で完全にデータバス対のデータが
出力制御回路６にセットされる。
れるので、図２（ｂ）に示すように、時点Ｔ２で増幅回
路３Ｂの活性化信号ＳＢをハイレベルにする。これによ
って増幅回路３Ａにより増幅されたデータバス対２のデ
ータが増幅回路３Ｂによってさらに高速に伝えられる。
これによって時点Ｔ４で完全にデータバス対のデータが
出力制御回路６にセットされる。
【００１７】増幅回路３Ａ、３Ｂが同時に動作している
ため動作電流が大きくなるので、図２（ｂ）に示すよう
に、時点Ｔ３で活性化信号ＳＡをローレベルにして増幅
回路３Ａの動作を停止させる。出力制御回路６にデータ
バス対２のデータがセットされると出力端子７に上記デ
ータが出力される。
ため動作電流が大きくなるので、図２（ｂ）に示すよう
に、時点Ｔ３で活性化信号ＳＡをローレベルにして増幅
回路３Ａの動作を停止させる。出力制御回路６にデータ
バス対２のデータがセットされると出力端子７に上記デ
ータが出力される。
【００１８】出力制御回路６にデータバス対２のデータ
がセットされているので、時点Ｔ５で活性化信号ＳＢが
ローレベルになり増幅回路３Ｂの動作を停止させる。こ
の時の増幅回路３Ｂの動作時の電源電流のピーク電流値
は従来の半分程度になる。
がセットされているので、時点Ｔ５で活性化信号ＳＢが
ローレベルになり増幅回路３Ｂの動作を停止させる。こ
の時の増幅回路３Ｂの動作時の電源電流のピーク電流値
は従来の半分程度になる。
【００１９】この発明の実施例１は、前述したように、
メモリアレイ１と、出力制御回路６の２カ所に増幅回路
３Ａ、３Ｂを配置し、メモリアレイ１側の増幅回路３Ａ
を動作させた後に出力制御回路６側の増幅回路３Ｂを動
作させる。すなわち、従来の増幅回路３より駆動能力が
半分の２組の増幅回路３Ａ、３Ｂを２回に分けて動作さ
せているので、電源電流のピーク電流値を小さくするこ
とができるという効果を奏する。また、メモリアレイ１
側と出力制御回路６側に増幅回路３Ａ、３Ｂを配置して
いるので、増幅回路３Ａ、３Ｂの負荷が軽くなるために
アクセスタイムも遅れることもない。
メモリアレイ１と、出力制御回路６の２カ所に増幅回路
３Ａ、３Ｂを配置し、メモリアレイ１側の増幅回路３Ａ
を動作させた後に出力制御回路６側の増幅回路３Ｂを動
作させる。すなわち、従来の増幅回路３より駆動能力が
半分の２組の増幅回路３Ａ、３Ｂを２回に分けて動作さ
せているので、電源電流のピーク電流値を小さくするこ
とができるという効果を奏する。また、メモリアレイ１
側と出力制御回路６側に増幅回路３Ａ、３Ｂを配置して
いるので、増幅回路３Ａ、３Ｂの負荷が軽くなるために
アクセスタイムも遅れることもない。
【００２０】
【発明の効果】この発明の請求項１に係るダイナミック
ＲＡＭは、以上説明したとおり、メモリアレイ側に設け
られ前記メモリアレイのデータを増幅する第１の増幅回
路と、出力制御回路側に設けられ前記第１の増幅回路が
動作された後で前記第１の増幅回路の出力を増幅する第
２の増幅回路とを備えたので、アクセスタイムを遅らせ
ることもなく、電源電流のピーク電流値を抑えることが
でき、電源ノイズによる誤動作を防止することができる
という効果を奏する。
ＲＡＭは、以上説明したとおり、メモリアレイ側に設け
られ前記メモリアレイのデータを増幅する第１の増幅回
路と、出力制御回路側に設けられ前記第１の増幅回路が
動作された後で前記第１の増幅回路の出力を増幅する第
２の増幅回路とを備えたので、アクセスタイムを遅らせ
ることもなく、電源電流のピーク電流値を抑えることが
でき、電源ノイズによる誤動作を防止することができる
という効果を奏する。
【００２１】この発明の請求項２に係るダイナミックＲ
ＡＭは、以上説明したとおり、メモリアレイの出力側に
設けられ前記メモリアレイのデータを増幅し所定時間経
過後に動作を停止する第１の増幅回路と、出力制御回路
の入力側に設けられ前記第１の増幅回路が動作された後
で前記第１の増幅回路の出力を増幅する第２の増幅回路
とを備えたので、アクセスタイムを遅らせることもな
く、電源電流のピーク電流値を抑えることができ、電源
ノイズによる誤動作を防止することができるという効果
を奏する。
ＡＭは、以上説明したとおり、メモリアレイの出力側に
設けられ前記メモリアレイのデータを増幅し所定時間経
過後に動作を停止する第１の増幅回路と、出力制御回路
の入力側に設けられ前記第１の増幅回路が動作された後
で前記第１の増幅回路の出力を増幅する第２の増幅回路
とを備えたので、アクセスタイムを遅らせることもな
く、電源電流のピーク電流値を抑えることができ、電源
ノイズによる誤動作を防止することができるという効果
を奏する。
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】従来のダイナミックＲＡＭを示すブロック図で
ある。
ある。
１ メモリアレイ ２ データバス対 ３Ａ、３Ｂ 増幅回路 ６ 出力制御回路 ７ 出力端子
Claims (2)
- 【請求項１】 メモリアレイ側に設けられ前記メモリア
レイのデータを増幅する第１の増幅回路、及び出力制御
回路側に設けられ前記第１の増幅回路が動作された後で
前記第１の増幅回路の出力を増幅する第２の増幅回路を
備えたことを特徴とするダイナミックＲＡＭ。 - 【請求項２】 メモリアレイの出力側に設けられ前記メ
モリアレイのデータを増幅し所定時間経過後に動作を停
止する第１の増幅回路、及び出力制御回路の入力側に設
けられ前記第１の増幅回路が動作された後で前記第１の
増幅回路の出力を増幅する第２の増幅回路を備えたこと
を特徴とするダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010157A JPH05205470A (ja) | 1992-01-23 | 1992-01-23 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010157A JPH05205470A (ja) | 1992-01-23 | 1992-01-23 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205470A true JPH05205470A (ja) | 1993-08-13 |
Family
ID=11742446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010157A Pending JPH05205470A (ja) | 1992-01-23 | 1992-01-23 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05205470A (ja) |
-
1992
- 1992-01-23 JP JP4010157A patent/JPH05205470A/ja active Pending
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