JPH0520208A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH0520208A JPH0520208A JP3175603A JP17560391A JPH0520208A JP H0520208 A JPH0520208 A JP H0520208A JP 3175603 A JP3175603 A JP 3175603A JP 17560391 A JP17560391 A JP 17560391A JP H0520208 A JPH0520208 A JP H0520208A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- block
- value
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Image Input (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 画像メモリのメモリ・エラーをチェックす
る。 【構成】 メモリに書き込んだデータＤ１と読み出した
データＤ２とをビット単位で比較する（Ｓ２，３，
４）。不一致の場合（Ｓ５）、ビット毎の重み係数Ｗ０
〜Ｗ７を加算した評価値Ｃを、主観評価の閾値Ｂと比較
する（Ｓ６，７）。ＣがＢより大きければ（Ｓ７）、エ
ラー・カウンタＥＣをインクリメントする。メモリ・ブ
ロックの終端まで調べたら（Ｓ９）、エラー・カウンタ
ＥＣを所定値Ｄと比較し（Ｓ１１）、Ｄ以上ならばエラ
ーと判断してそのメモリ・ブロックの使用を禁止する
（Ｓ１３）。
る。 【構成】 メモリに書き込んだデータＤ１と読み出した
データＤ２とをビット単位で比較する（Ｓ２，３，
４）。不一致の場合（Ｓ５）、ビット毎の重み係数Ｗ０
〜Ｗ７を加算した評価値Ｃを、主観評価の閾値Ｂと比較
する（Ｓ６，７）。ＣがＢより大きければ（Ｓ７）、エ
ラー・カウンタＥＣをインクリメントする。メモリ・ブ
ロックの終端まで調べたら（Ｓ９）、エラー・カウンタ
ＥＣを所定値Ｄと比較し（Ｓ１１）、Ｄ以上ならばエラ
ーと判断してそのメモリ・ブロックの使用を禁止する
（Ｓ１３）。
Description
【０００１】
【産業上の利用分野】本発明は、画像メモリ装置に関す
る。
る。
【０００２】
【従来の技術】従来の画像メモリ装置では、メモリ・エ
ラーについてはチェックしないものが多い。また、チェ
ックしているものでも、エラー・メッセージを表示する
か、あるいは、単純にメモリ・バンクを切り換えるだけ
であった。
ラーについてはチェックしないものが多い。また、チェ
ックしているものでも、エラー・メッセージを表示する
か、あるいは、単純にメモリ・バンクを切り換えるだけ
であった。
【０００３】
【発明が解決しようとする課題】しかし、メモリ・バン
クを切り換える方法では、少ないメモリ・エラーによっ
て多くの正常なメモリ・セルを犠牲することになり、無
駄が多い。
クを切り換える方法では、少ないメモリ・エラーによっ
て多くの正常なメモリ・セルを犠牲することになり、無
駄が多い。
【０００４】本発明は、このような不都合を解消した画
像メモリ装置を提示することを目的とする。
像メモリ装置を提示することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る画像メモリ
装置は、画像データを記憶するメモリ手段と、当該メモ
リ手段のメモリ・エラーを検査する検査手段とからな
り、当該検査手段が、書き込みデータと読み出しデータ
の不一致を、所定重み付けの下で評価し、所定メモリ・
ブロック毎の評価エラー数が所定値以上の場合に注目す
るメモリ・ブロックを使用不可とすることを特徴とす
る。
装置は、画像データを記憶するメモリ手段と、当該メモ
リ手段のメモリ・エラーを検査する検査手段とからな
り、当該検査手段が、書き込みデータと読み出しデータ
の不一致を、所定重み付けの下で評価し、所定メモリ・
ブロック毎の評価エラー数が所定値以上の場合に注目す
るメモリ・ブロックを使用不可とすることを特徴とす
る。
【０００６】
【作用】上記手段により、メモリ・エラーを所定重み付
けで評価するので、軽微な、例えば下位ビット部のエラ
ーを許容できる。また、メモリ・ブロック単位で一定以
上のエラーがある場合に、当該メモリ・ブロックを使用
不可とする。これらにより、全体としてメモリを利用す
る機会が増す。
けで評価するので、軽微な、例えば下位ビット部のエラ
ーを許容できる。また、メモリ・ブロック単位で一定以
上のエラーがある場合に、当該メモリ・ブロックを使用
不可とする。これらにより、全体としてメモリを利用す
る機会が増す。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は、本発明の一実施例の構成ブロック
図を示す。図１において、１０は画像データを記憶する
メモリであり、少なくとも１フレームを記憶できるメモ
リ容量を具備する。１２はメモリ１０に画像データを入
出力するための画像データ・バス、１４，１６はアナロ
グ・ビデオ信号をディジタル化するＡ／Ｄ変換回路、１
８，２０は、画像データ・バス１２上にメモリ１０から
読み出された画像データをアナログ化して出力するＤ／
Ａ変換回路である。
図を示す。図１において、１０は画像データを記憶する
メモリであり、少なくとも１フレームを記憶できるメモ
リ容量を具備する。１２はメモリ１０に画像データを入
出力するための画像データ・バス、１４，１６はアナロ
グ・ビデオ信号をディジタル化するＡ／Ｄ変換回路、１
８，２０は、画像データ・バス１２上にメモリ１０から
読み出された画像データをアナログ化して出力するＤ／
Ａ変換回路である。
【０００９】本実施例では、Ａ／Ｄ変換回路１４をカメ
ラ入力用、Ａ／Ｄ変換回路１６をライン入力用とし、Ｄ
／Ａ変換回路１８をＶＴＲ出力用、Ｄ／Ａ変換回路２０
をモニタ出力用としている。
ラ入力用、Ａ／Ｄ変換回路１６をライン入力用とし、Ｄ
／Ａ変換回路１８をＶＴＲ出力用、Ｄ／Ａ変換回路２０
をモニタ出力用としている。
【００１０】２２は、メモリ１０の記憶セルをバイト単
位でチェックし、所定ブロック単位で使用／不使用を決
定するメモリ検査回路であり、メモリ１０の実アドレス
と論理アドレスのアドレス変換テーブル２４を具備す
る。アドレス変換テーブル２４の初期値は、ＲＯＭ２６
に格納されている。
位でチェックし、所定ブロック単位で使用／不使用を決
定するメモリ検査回路であり、メモリ１０の実アドレス
と論理アドレスのアドレス変換テーブル２４を具備す
る。アドレス変換テーブル２４の初期値は、ＲＯＭ２６
に格納されている。
【００１１】２８は画像データ・バス１２を介した、Ａ
／Ｄ変換回路１４，１６及びＤ／Ａ変換回路１８，２０
とメモリ１０との入出力を制御するバス制御回路であ
る。３０は全体を制御するＣＰＵ、３２は使用者が所定
のコマンドを入力するための操作パネル、３４は操作内
容を表示するモニタである。３６は、ＣＰＵ３０、操作
パネル３２及びバス制御回路２８を相互接続するＣＰＵ
バスである。
／Ｄ変換回路１４，１６及びＤ／Ａ変換回路１８，２０
とメモリ１０との入出力を制御するバス制御回路であ
る。３０は全体を制御するＣＰＵ、３２は使用者が所定
のコマンドを入力するための操作パネル、３４は操作内
容を表示するモニタである。３６は、ＣＰＵ３０、操作
パネル３２及びバス制御回路２８を相互接続するＣＰＵ
バスである。
【００１２】本実施例のメモリ検査回路２２は、電源投
入又は操作パネル３２からの実行コマンド入力に応じ
て、ソフトウエア演算によりメモリ１０を検査する。
入又は操作パネル３２からの実行コマンド入力に応じ
て、ソフトウエア演算によりメモリ１０を検査する。
【００１３】図２は、メモリ検査回路２２の動作フロー
チャートを示す。メモリ検査回路２２は先ず、検査に必
要な変数を初期化する（Ｓ１）。ＡＤＤはメモリ１０の
アドレス、ＥＣはエラー・カウンタ、ＢＫＮＯはブロッ
ク番号である。ＥＮＤ（ＢＫＮＯ）は、ブロック番号Ｂ
ＫＮＯで表わされるメモリ・ブロックの最終アドレスを
返す関数であり、当該最終アドレスが変数ＥＮＤに格納
される。
チャートを示す。メモリ検査回路２２は先ず、検査に必
要な変数を初期化する（Ｓ１）。ＡＤＤはメモリ１０の
アドレス、ＥＣはエラー・カウンタ、ＢＫＮＯはブロッ
ク番号である。ＥＮＤ（ＢＫＮＯ）は、ブロック番号Ｂ
ＫＮＯで表わされるメモリ・ブロックの最終アドレスを
返す関数であり、当該最終アドレスが変数ＥＮＤに格納
される。
【００１４】アドレスＡＤＤにデータＤ１を書き込み
（Ｓ２）、同じアドレスＡＤＤから記憶データを読み出
し、変数Ｄ２に格納する（Ｓ３）。書き込んだデータＤ
１と読み出したデータＤ２とを排他的論理和をとってビ
ット単位で比較し（Ｓ４）、その比較結果Ａが０（一
致）か否（不一致）かを調べる（Ｓ５）。
（Ｓ２）、同じアドレスＡＤＤから記憶データを読み出
し、変数Ｄ２に格納する（Ｓ３）。書き込んだデータＤ
１と読み出したデータＤ２とを排他的論理和をとってビ
ット単位で比較し（Ｓ４）、その比較結果Ａが０（一
致）か否（不一致）かを調べる（Ｓ５）。
【００１５】書き込んだデータＤ１と読み出したデータ
Ｄ２が不一致の場合には（Ｓ５）、不一致のビットに対
する重み係数Ｗ０〜Ｗ７を加算する（Ｓ６）。重み係数
Ｗ０は図３に示すように、１バイト（８ビット）の最下
位ビット（ＬＳＢ）に対する重み係数、Ｗ７は最上位ビ
ット（ＭＳＢ）に対する重み係数である。ＭＳＢ側の方
がエラーの影響が大きいので、Ｗ７には例えば０．７と
いう大きな重みを与えている。ＬＳＢ側の方はエラーの
影響が軽微であるので、Ｗ０を例えば０とする。なお、
Ｓ６の”０ｘ”は１６進数であることを示す。
Ｄ２が不一致の場合には（Ｓ５）、不一致のビットに対
する重み係数Ｗ０〜Ｗ７を加算する（Ｓ６）。重み係数
Ｗ０は図３に示すように、１バイト（８ビット）の最下
位ビット（ＬＳＢ）に対する重み係数、Ｗ７は最上位ビ
ット（ＭＳＢ）に対する重み係数である。ＭＳＢ側の方
がエラーの影響が大きいので、Ｗ７には例えば０．７と
いう大きな重みを与えている。ＬＳＢ側の方はエラーの
影響が軽微であるので、Ｗ０を例えば０とする。なお、
Ｓ６の”０ｘ”は１６進数であることを示す。
【００１６】Ｓ６で求めた評価値Ｃを主観評価の閾値Ｂ
と比較し（Ｓ７）、閾値Ｂ以上であればエラー・カウン
タＥＣをインクリメントする（Ｓ８）。
と比較し（Ｓ７）、閾値Ｂ以上であればエラー・カウン
タＥＣをインクリメントする（Ｓ８）。
【００１７】書き込んだデータＳ１と読み出したデータ
Ｄ２が一致する場合には（Ｓ５）、Ｓ６，７，８を迂回
する。
Ｄ２が一致する場合には（Ｓ５）、Ｓ６，７，８を迂回
する。
【００１８】アドレスＡＤＤが、注目するメモリ・ブロ
ックの最終アドレスＥＮＤに到達するまで（Ｓ９）、ア
ドレスＡＤＤをインクリメントし（Ｓ１０）、各アドレ
スについて書き込みデータと読み出しデータの一致／不
一致を調べる（Ｓ２〜８）。
ックの最終アドレスＥＮＤに到達するまで（Ｓ９）、ア
ドレスＡＤＤをインクリメントし（Ｓ１０）、各アドレ
スについて書き込みデータと読み出しデータの一致／不
一致を調べる（Ｓ２〜８）。
【００１９】注目ブロックの最終アドレスＥＮＤまで調
べると（Ｓ９）、エラー・カウンタＥＣを、ここで調べ
てブロックに対する閾値Ｄと比較する（Ｓ１１）。ＥＣ
がＤ以上であれば（Ｓ１１）、メモリ・エラーが重大で
あるとして、このブロックの使用を禁止するようにアド
レス変換テーブル２４を書き換える（Ｓ１３）。他方、
ＥＣがＤより小さければ、エラーの影響が軽微であると
判断し、次のブロックを検査する（Ｓ１２）。即ち、Ａ
ＤＤを０にし、ＢＫＮＯをインクリメントし、ＥＣを０
にし、ＥＮＤに新しいＢＫＮＯに対する最終アドレスを
格納する。
べると（Ｓ９）、エラー・カウンタＥＣを、ここで調べ
てブロックに対する閾値Ｄと比較する（Ｓ１１）。ＥＣ
がＤ以上であれば（Ｓ１１）、メモリ・エラーが重大で
あるとして、このブロックの使用を禁止するようにアド
レス変換テーブル２４を書き換える（Ｓ１３）。他方、
ＥＣがＤより小さければ、エラーの影響が軽微であると
判断し、次のブロックを検査する（Ｓ１２）。即ち、Ａ
ＤＤを０にし、ＢＫＮＯをインクリメントし、ＥＣを０
にし、ＥＮＤに新しいＢＫＮＯに対する最終アドレスを
格納する。
【００２０】図４は、画面のブロック化と上述のエラー
検査の結果例である。図４では、８画素×８画素を１ブ
ロックとしており、６画素迄のエラーを許容している。
斜線を施したのが、エラーを生じた画素である。ブロッ
ク＃１は、エラーの画素が５個なのでそのまま使用す
る。他方、ブロック＃２は、エラーの画素が８個なので
使用しない。
検査の結果例である。図４では、８画素×８画素を１ブ
ロックとしており、６画素迄のエラーを許容している。
斜線を施したのが、エラーを生じた画素である。ブロッ
ク＃１は、エラーの画素が５個なのでそのまま使用す
る。他方、ブロック＃２は、エラーの画素が８個なので
使用しない。
【００２１】以上の処理により、格納される画像に悪影
響を及ぼすエラー箇所を所定のブロック単位でメモリ１
０から予め除去できる。
響を及ぼすエラー箇所を所定のブロック単位でメモリ１
０から予め除去できる。
【００２２】ブロック内のエラー判定の閾値Ｂ及びエラ
ー数の閾値Ｄは、ブロック毎、例えば画面上の位置に応
じて変えてもよい。重要度の高い画面中央部分につい
て、エラー判定を厳しくし、許容エラー数を少なくする
のが好ましい。
ー数の閾値Ｄは、ブロック毎、例えば画面上の位置に応
じて変えてもよい。重要度の高い画面中央部分につい
て、エラー判定を厳しくし、許容エラー数を少なくする
のが好ましい。
【００２３】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、ある程度のエラーのあるメモリ・
ブロックも有効利用でき、メモリの利用効率が高まる。
に、本発明によれば、ある程度のエラーのあるメモリ・
ブロックも有効利用でき、メモリの利用効率が高まる。
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 メモリ検査回路２２の動作フローチャートで
ある。
ある。
【図３】 メモリ・エラー評価用の重み係数の説明図で
ある。
ある。
【図４】 ブロックとその判定結果の説明図である。
１０：メモリ １２：画像データ・バス １４，１６：
Ａ／Ｄ変換回路 １８，２０：Ｄ／Ａ変換回路 ２２：
メモリ検査回路 ２４：アドレス変換テーブル ２６：ＲＯＭ ２８：バス制御回路 ３０：ＣＰＵ ３
２：操作パネル ３４：モニタ ３６：ＣＰＵバス
Ａ／Ｄ変換回路 １８，２０：Ｄ／Ａ変換回路 ２２：
メモリ検査回路 ２４：アドレス変換テーブル ２６：ＲＯＭ ２８：バス制御回路 ３０：ＣＰＵ ３
２：操作パネル ３４：モニタ ３６：ＣＰＵバス
Claims (1)
- 【特許請求の範囲】 【請求項１】 画像データを記憶するメモリ手段と、当
該メモリ手段のメモリ・エラーを検査する検査手段とか
らなり、当該検査手段が、書き込みデータと読み出しデ
ータの不一致を、所定重み付けの下で評価し、所定メモ
リ・ブロック毎の評価エラー数が所定値以上の場合に注
目するメモリ・ブロックを使用不可とすることを特徴と
する画像メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175603A JPH0520208A (ja) | 1991-07-16 | 1991-07-16 | 画像メモリ装置 |
| US07/911,878 US5394525A (en) | 1991-07-16 | 1992-07-10 | Image memorizing device utilizing the significance of unavailable data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175603A JPH0520208A (ja) | 1991-07-16 | 1991-07-16 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520208A true JPH0520208A (ja) | 1993-01-29 |
Family
ID=15998982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175603A Withdrawn JPH0520208A (ja) | 1991-07-16 | 1991-07-16 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520208A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009269501A (ja) * | 2008-05-08 | 2009-11-19 | Nsk Ltd | 電動パワーステアリング装置 |
| JP2017508376A (ja) * | 2014-02-26 | 2017-03-23 | オムロン株式会社 | イメージャデコーダのための誤り検出方法および装置 |
-
1991
- 1991-07-16 JP JP3175603A patent/JPH0520208A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009269501A (ja) * | 2008-05-08 | 2009-11-19 | Nsk Ltd | 電動パワーステアリング装置 |
| JP2017508376A (ja) * | 2014-02-26 | 2017-03-23 | オムロン株式会社 | イメージャデコーダのための誤り検出方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |