JPH0520112A - インサーキツトエミユレータ - Google Patents

Abstract

(57)【要約】 【目的】キャッシュメモリを内蔵したマイクロプロセッ
サのためのブレーク機能を備えたインサーキットエミュ
レータを提供することにある。 【構成】マイクロプロセッサ０２が出力するアドレス１
１とブレークアドレス１２とを比較し、一致したときに
当該一致信号をマイクロプロセッサに供給する。マイク
ロプロセッサ２ではその一致信号を受けたときに、内蔵
するキャッシュメモリへのデータ登録を行なわないよう
に構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインサーキットエミュレ
ータに関し、特にキャッシュメモリを内蔵したマイクロ
プロセッサ用のインサーキットエミュレータに関する。

【０００２】

【従来の技術】マイクロプロセッサの動作をエミュレー
トするインサーキットエミュレータは、プログラムの任
意の位置で実行を中断させるブレーク機能と呼ばれる機
能を持っている。ブレーク機能はマイクロプロセッサか
ら出力されたアドレスなどの信号を、外部に予め設定し
ておいた値と比較し、一致した場合にはマイクロプロセ
ッサに割り込みなどで実行の中断要求をするようにして
実現していた。

【０００３】従来のインサーキットエミュレータの例を
図４に示す。マイクロプロセッサ２は３２ビットマイク
ロプロセッサでＡ３１〜２のアドレス１１とＤ３１〜０
のデータバス１５を持っている。ブレークレジスタ５は
マイクロプロセッサ２の実行を中断させ、割り込みを発
生させるブレークアドレスを格納するレジスタで、ブレ
ークアドレスＡ３１〜２と、ワードの中のどのバイトの
アクセスで割り込みを発生するかを指定するＢ３〜０を
出力する。マイクロプロセッサ２を実行開始する前に、
ブレーク１０５には実行を中断させるブレークアドレス
を予め設定しておく。例えば、アドレス１１００１２０
９Ｈ番地のアクセスで実行を中断させる場合には、ブレ
ークレジスタ５のブレークアドレスには１１００１２０
８Ｈを、Ｂ３〜０にはそれぞれ０，０，１，０を設定す
る。比較器３にはマイクロプロセッサ２が出力したアド
レス１１とブレークレジスタ５に設定されたブレークア
ドレス１２を比較し、一致した場合に一致信号１３をＨ
レベルにする。マイクロプロセッサ２のＴＲＡＰ３〜０
は、マイクロプロセッサ２に対する割り込み入力端子で
あり、データバス１５の各バイトに対応する。例えば、
ＴＲＡＰ０はデータバス１５のＤ７〜０でアクセスした
データに対応する割り込み入力である。命令フェッチサ
イクルに入力された場合には、命令実行後に割り込みを
発生し、データアクセスサイクルに入力された場合に
は、実行中の命令終了後に割り込みを発生して、命令の
実行を中断する。

【０００４】従来のマイクロプロセッサで、キャッシュ
メモリを内蔵したものがある。キャッシュメモリとは一
般的にマイクロプロセッサと外部メモリの間に置かれる
メモリで、外部メモリよりもアクセス時間が短いものを
使用する。マイクロプロセッサがアクセスした外部メモ
リのデータはキャッシュメモリにコピーされ、次回のア
クセス時にマイクロプロセッサが必要とするデータがキ
ャッシュメモリ内にあれば、キャッシュメモリとの間で
アクセスを行い、外部メモリにアクセスはしない。この
ため、外部メモリとキャッシュメモリのアクセス時間の
差が性能向上になる。このキャッシュメモリをマイクロ
プロセッサの中に内蔵させ、大幅な性能向上を狙ったも
のもある。

【０００５】キャッシュメモリを内蔵したマイクロプロ
セッサをインサーキットエミュレータに使用した場合の
タイミングチャートを図５に示す。本図はアクセスしよ
うとするアドレス１１００１２００Ｈ番地のデータがキ
ャッシュメモリになく、外部をアクセスする場合のタイ
ミングであり、ブレークアドレスとして１１００１２０
９Ｈ番地が設定されている。この場合のキャッシュメモ
リは、キャッシュメモリ格納する最小単位である１ブロ
ックが１６バイトで、１ブロックのデータを連続した４
回のサイクルでキャッシュメモリにブロック転送する。
最初のサイクルでアクセスしたワードデータは、キャッ
シュメモリに格納されるとともに内部で使用されるが、
残りの３サイクルでアクセスしたワードデータはキャッ
シュメモリに格納されるのみである。従って、マイクロ
プロセッサ２への割り込み要求であるＴＲＡＰ３〜０は
最初のサイクルのみ有効で、３回目のサイクルでアドレ
ス１１００１２０９Ｈ番地に対する割り込み要求ＴＲＡ
Ｐ１は無効となり、マイクロプロセッサ２は実行を中断
しない。以降のアドレス１１００１２０９Ｈ番地のアク
セスもキャッシュメモリと行うのでこのアドレスは出力
されず、マイクロプロセッサ２に対する割り込み要求を
することができない。

【０００６】このように、マイクロプロセッサのアクセ
スがキャッシュメモリにヒットした場合すなわち、アク
セスしようとするデータがマイクロプロセッサ内蔵のキ
ャッシュメモリにある場合は、外部へのアクセスを行わ
ないため、マイクロプロセッサの外部でブレークアドレ
スの検出を行うことはできない。従って、通常キャッシ
ュメモリをすべて無効とし、アクセスを必ず外部と行う
ようにして、外部でブレークアドレスの検出ができるよ
うにしている。この場合には、キャッシュメモリのアク
セスを一切行わないため、キャッシュメモリを有効にし
たときと比較して大幅に実行時間が長くなる。

【０００７】

【発明が解決しようとする課題】前述したように、従来
のインサーキットエミュレータでは、マイクロプロセッ
サが出力したアドレスなどの信号を、レジスタに格納し
た値と比較し、一致信号でマイクロプロセッサに割り込
みをかけてブレーク機能を実現するようになっている。
しかし、キャッシュメモリを内蔵したマイクロプロセッ
サではキャッシュメモリにヒットしている間は、マイク
ロプロセッサ外部にアドレスなどの信号が出力されず、
マイクロプロセッサ外部でブレークアドレスの検出がで
きないという問題点がある。

【０００８】また、キャッシュメモリをすべて無効に
し、アクセスを必ず外部と行うようにして、外部で検出
できるようにした場合では、キャッシュメモリを有効に
しているときと比べて大幅にリアルタイム性が失われて
しまうという問題点がある。

【０００９】

【課題を解決するための手段】本発明のインサーキット
エミュレータは、外部アクセスしたデータをキャッシュ
メモリに登録するかどうかを選択する入力端子を有する
マイクロプロセッサと、マイクロプロセッサの実行を中
断させるアドレスを格納したレジスタと、マイクロプロ
セッサが出力するアドレスとレジスタに格納したアドレ
スとを比較し、一致出力を出力する比較器とを有し、一
致出力をマイクロプロセッサの前記入力端子へ入力し、
一致出力が有効なときにはデータをキャッシュメモリに
登録しない。

【００１０】

【実施例】以下、実施例につき図面を用いて詳述する。

【００１１】図１は本発明の一実施例を示すブロック図
であり、図２，３はｂのタイミングチャートを示す。図
１において、比較器３が出力する一致信号１３をインバ
ータ７で反転してマイクロプロセッサ２のＲＧＳＴ入力
に入力している点が従来例と異なる。ＲＧＳＴ入力はマ
イクロプロセッサ２がアクセスしたデータを内蔵のキャ
ッシュメモリに登録するように要求する端子で、Ｈレベ
ルの場合はキャッシュメモリへの登録を行い、Ｌレベル
の場合にはブロックすべてのデータの登録を行わない。
従来例と同様に比較器３はマイクロプロセッサ２のアド
レス１１とブレークレジスタ５のブレークアドレス１２
とを比較し、一致した場合には一致出力をＨレベルにす
る。この一致出力１３はインバータ７で反転して、マイ
クロプロセッサ２のＲＧＳＴ入力へ入力される。このた
め、実行を中断させるアドレスをアクセスしているサイ
クルではＴＲＡＰがＨレベルになるとともに、ＲＧＳＴ
入力もＬレベルになるため、アクセスしたデータは内蔵
キャッシュメモリへは登録されない。

【００１２】図２にアドレス１１００１２００Ｈ番地に
対するアクセスを行うときに、キャッシュメモリに格納
する最小単位である１ブロック１６バイトを連続してア
クセスするタイミングを示す。ブレークアドレス１１０
０１２０９Ｈ番地がブレークレジスタ５に設定されてい
るとする。最初のサイクルのＴ２の次のクロックの立ち
上がりで、ブロックの最初の１ワードのデータおよびＴ
ＲＡＰ３〜０がサンプリングされる。以降のサイクル
で、さらに３ワードのデータを連続してアクセスする。
３回目のサイクルでＲＧＳＴ入力のＬレベルをサンプリ
ングするため、アクセスしたブロックのデータはすべて
キャッシュメモリに登録されず、最初のサイクルでアク
セスした１ワードのデータのみが使用され、残りのサイ
クルでアクセスしたデータは捨てられる。

【００１３】実際にブレークアドレス１１００１２０９
Ｈ番地のデータが、有効なデータとして読み込まれるサ
イクルを図３に示す。この転送サイクルではアドレス１
１００１２０８Ｈからの１ワードを最初にアクセスし、
１１００１２０ＣＨ，１１００１２００Ｈ，１１００１
２０４Ｈの順でワードアクセスを行って、１ブロックの
データをアクセスする。図２と同様に、最初のＴ１サイ
クルで出力されたアドレスによってＲＧＳＴ入力をＬレ
ベルにするため、キャッシュメモリに登録されないが、
ＴＲＡＰ１のＨレベルをＴ２サイクルの終わりでサンプ
リングするので、データアクセスの場合か、またはデー
タが命令として実行された場合には、割り込みを発生し
実行を中断する。

【００１４】図９にマイクロプロセッサ２に内蔵されて
いるキャッシュメモリの構成図を示す。データメモリ２
１は外部メモリと同じデータを格納するメモリである。
タグメモリ２２はアドレスタグ２３を格納するメモリ
で、アドレスタグ２３として、データメモリ２１の外部
メモリ上でのアドレスを格納する。バリッドビットアレ
イ３２はデータメモリ２１およびタグメモリ２２の内容
が有効な場合にバリッドビット２４として“１”を格納
し、無効な場合には“０”を格納する。この例ではアド
レスタグ２３は２３ビットの幅で、３２個のエントリを
持つ。内部アドレスバス２８のＡ８−４からデコーダ２
６でタグメモリ２２の１つを選択する。選択されたアド
レスタグ２３の値と、内部アドレスバス２８のＡ３１−
９を比較器２７で比較する。一致の比較結果が得られ、
かつ対応するバリッドビット２４が“１”の場合にヒッ
ト信号３０をアクティブにし、データメモリ２１からデ
ータを読み出す。図９は外部メモリのアドレス１１００
１１Ｆ０Ｈからの４ワードのデータを格納している状態
を示す。

【００１５】図１０はマイクロプロセッサがアドレス１
１００１１Ｆ４Ｈのワードをアクセスする場合を示して
いる。内部アドレスバス２８のＡ８−４は０００００Ｂ
（２進）であるため、タグメモリ２２からアドレスタグ
２３として０００１０００１０００００００００００１
０００Ｂが読み出される。この値は同時に読み出すバリ
ッドビット“１”とともに内部アドレスバス２８のＡ３
１−９と比較され、一致するためヒット信号３０をアク
ティブにする。内部アドレスバス２８のＡ８−２はデコ
ーダ２５によりデコードされ、データメモリ２１のアド
レス０００００１Ｂが選択され、データとして４４５５
６６７７Ｈが内部データバス２９に読み出される。

【００１６】図１１は外部メモリのアドレス１１００１
１Ｆ０Ｈから１ブロック１６バイトのデータをキャッシ
ュメモリに登録する場合の例であり、図１２はそのタイ
ミングチャートである。図１２おいて、ＴＣＬＫは内部
アドレスバス２８のＡ３１−９をタグメモリ２２に書き
込むタイミング、ＤＣＬＫは内部データバス２９のデー
タをデータメモリ２１に書き込むタイミング、ＶＣＬＫ
はバリッドビットアレイ３２にバリッドビット２４を書
き込むタイミングであり、それぞれ信号の立ち上がりで
書き込みを行う。

【００１７】キャッシュメモリへの書き込みサイクルに
おいて、最初のワードのデータをＤＣＬＫの立ち上がり
で内部データバス２９からデータメモリ２１に書き込む
と同時に、ＴＣＬＫの立ち上がりでタグメモリ２２のア
ドレスタグ２３に内部アドレスバス２８のＡ３１−９を
書き込む。以降の３回の書き込みサイクルのＤＣＬＫの
立ち上がりで残りの３ワードをデータメモリ２１に書き
込むが、同じタイミングでＲＧＳＴの値をシフトレジス
タ３１で順にシフトし、４回のサイクル全てでＲＧＳＴ
がＨレベルだった場合にＡＮＤゲート３３からバリッド
ビットアレイ３２に“１”を出力するバリッドビットア
レイ３２には４回目のサイクルの終わりのＶＣＬＫの立
ち上がりでバリッドビット２４としてこの値を書き込
む。

【００１８】したがって、図２に関係して述べたアドレ
ス１１００１２００Ｈに対するアクセスでは、３回目の
アクセスのときに信号ＲＧＳＴが０となるので、ＡＮＤ
ゲート３３の出力は“０”となり、バリッドビット２４
として“０”を書き込むため、書き込まれたデータメモ
リ２１の内容は意味を持たない。すなわち、アクセスし
たブロックのデータがキャッシュメモリに登録されない
ことになる。

【００１９】図６は本発明の他の実施例を示し、図７，
８にそのタイミングチャートを示す。本実施例では新た
に比較器４を設け、マイクロプロセッサ２のアドレスの
Ａ３１〜４とブレークレジスタ５のブレークアドレス１
２のＡ３１〜４を比較し、一致信号１４をインバータ７
で反転してマイクロプロセッサ２のＲＧＳＴ入力に入力
している。

【００２０】キャッシュメモリを内蔵したマイクロプロ
セッサでは、外部メモリのアクセスを高速化するために
バースト転送と呼ばれるサイクルを有するものがある。
図７にバースト転送のタイミング例を示す。アドレスが
Ｔ１サイクルで出力され、Ｔ２サイクルの次のクロック
の立ち上がりで、ブロックの最初の１ワードのデータお
よびＴＲＡＰ３〜０がサンプリングされる。以降のＴＢ
サイクルでアドレスがインクリメントされ、さらに３ワ
ードのデータを連続してアクセスする。バースト転送サ
イクルではＴ２、ＴＢの終わりでＲＧＳＴ入力をサンプ
リングし、何れかでＬレベルであればアクセスしたブロ
ックのデータはキャッシュメモリに登録されず、バース
ト転送サイクルのＴ２でアクセスしたデータのみが有効
となる。

【００２１】図７はアドレス１１００１２００Ｈ番地か
ら１ブロック１６バイトをバースト転送するサイクルを
示す。ブレークレジスタ５には予めブレークアドレス１
２として１１００１２０９Ｈを設定しておく。Ｔ１サイ
クルでマイクロプロセッサ２から出力されたアドレス１
１のＡ３１〜４とブレークアドレス１２が一致するの
で、ＲＧＳＴ入力にはＬレベルが入力され、ブレークア
ドレス１１００１２０９Ｈ番地が含まれるこのブロック
はキャッシュメモリに登録されない。

【００２２】実際にブレークアドレス１１００１２０９
Ｈ番地のデータが、有効なデータとして読み込まれるサ
イクルを図８に示す。このバースト転送サイクルではア
ドレス１１００１４２０８Ｈからの１ワードを最初にア
クセスし、１１００１２０ＣＨ，１１００１２００Ｈ，
１１００１２０４Ｈの順でワードアクセスを行って、１
ブロックのデータをアクセスする。図７と同様に、Ｔ１
サイクルで出力されたアドレスによってＲＧＳＴ入力を
Ｌレベルにするため、キャッシュメモリに登録されない
が、ＴＲＡＰ１のＨレベルをＴ２サイクルの終わりでサ
ンプリングするので、データアクセスの場合か、または
データが命令として実行された場合には、割り込みを発
生し実行を中断する。

【００２３】アドレスのＡ３，Ａ２が変化してからＲＧ
ＳＴ入力のサンプリングまで１クロック以内のため、比
較器には高速のものが必要になる。しかし、本実施例の
比較器４ではアドレスのＡ３１〜４のみを比較するた
め、Ｔ１でアドレスが出力されてから、ＲＧＳＴ入力を
サンプリングするＴ２の終わりまでの余裕ができ、Ｔ２
〜ＴＢの期間ＲＧＳＴ入力をＬレベルにすることができ
る。

【００２４】

【発明の効果】以上のとおり、本発明のインサーキット
エミュレータは外部アクセスしたデータをキャッシュメ
モリに登録するかどうかを選択する入力端子を有するマ
イクロプロセッサと、マイクロプロセッサの実行を中断
させるアドレスを格納したレジスタと、マイクロプロセ
ッサが出力するアドレスとレジスタに格納したアドレス
とを比較し、一致出力を出力する比較器とを有し、一致
出力をマイクロプロセッサの前記入力端子へ入力するた
め、実行を中断させるアドレスのデータをキャッシュメ
モリに登録せず、必ず外部へのアクセスを行うため、外
部でブレークアドレスの検出ができるという効果があ
る。

【００２５】また、キャッシュメモリすべてを無効にす
るわけではないので、実行を中断させるアドレスを含む
ブロック以外においてはキャッシュメモリのアクセスが
行われ、リアルタイムに近い動作をさせることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１のタイミングチャートである。

【図３】図１の他のタイミングチャートである。

【図４】従来例のブロック図である。

【図５】図４のタイミングチャートである。

【図６】本発明の他の実施例のブロック図である。

【図７】図６のタイミングチャートである。

【図８】図６の他のタイミングチャートである。

【図９】図１，図６のマイクロプロセッサに内蔵される
キャッシュメモリ部のブロック図である。

【図１０】図９におけるデータ読み出し時の状態図であ
る。

【図１１】図９におけるデータ登録時の状態図である。

【図１２】図１１のタイミングチャートである。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 キャッシュメモリを内蔵したマイクロプ
   ロセッサ用のインサーキットエミュレータにおいて、外
   部アクセスしたデータをキャッシュメモリに登録するか
   どうかを選択する入力端子を有するマイクロプロセッサ
   と、前記マイクロプロセッサの実行を中断させるアドレ
   スを格納したレジスタと、前記マイクロプロセッサが出
   力するアドレスと前記レジスタに格納したアドレスとを
   比較し、一致出力を出力する比較器とを有し、前記一致
   出力を前記入力端子へ入力し、一致出力が有効なときに
   はデータを内蔵キャッシュメモリに登録しないことを特
   徴とするインサーキットエミュレータ。