JPH0520067A - 並列演算処理装置における分岐命令処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 並列演算処理装置において分岐命令実行に伴
う性能低下を防止する。 【構成】 ４命令ずつプリフェッチした命令がキュー１
３に格納される。キュー１３からは、読出ポインタ１４
からのポインタに従って４命令が読出され、分岐処理部
１１、命令発行解析部１０へ送出される。分岐処理部１
１からの分岐することまたは分岐しないことを示す信号
と、命令発行解析部１０からの発行命令数、分岐命令が
キュー１３に格納されているアドレスの下位２ビットを
無視した信号および読出ポインタ１４からの読出アドレ
ス、および書込ポインタ１５からの書込アドレスの値に
従って次のサイクルにおける読出ポインタ１４の値およ
び書込ポインタ１５の値を決定する。 【効果】 分岐命令にかかる遅延分岐スロットが複数の
命令構成され、この遅延分岐スロットを分岐先側の命令
で定めることにより、分岐命令が実行された際に生じる
性能低下が軽減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は並列演算処理装置にお
ける分岐命令の処理方式に関する。

【０００２】

【従来の技術】パイプライン計算機においては、通常、
分岐が発生すると、すでにパイプラインに入っている命
令は無効にされる。このパイプラインに投入された命令
の無効化はパイプライン計算機の性能を低下させる。こ
の事情を理解するために、次のような５段のパイプライ
ンを備えるプロセッサを考える。

【０００３】ＩＦ：命令フェッチを行なう。 ＩＤ：命令デコード、レジスタ・ファイルの読出、およ
び分岐命令の実行を行なう。

【０００４】ＥＸＣ：ＡＬＵ（算術論理演算装置）を用
いて演算を行なう。 ＭＥＭ：メモリ（データメモリ）をアクセスする。

【０００５】ＷＢ：レジスタ・ファイルへのデータの書
込を実行する。図２に、分岐が生じた場合のパイプライ
ンの動作を示す。パイプラインは、分岐が存在しない場
合には、与えられた命令を順次実行する。したがって、
パイプラインへは、命令は、命令ｉ，ｉ＋１，ｉ＋２，
ｉ＋３，…の順に入っていく。今、命令ｉ＋１が分岐命
令であったとする。命令ｉ＋１によって、実際に分岐が
発生するか否かは、ＩＤステージの終了時点においてし
かわからない。したがって、時刻（サイクル）Ｔ＋２に
命令ｉ＋１がＩＤステージへ入ったときには、次の命令
ｉ＋２がＩＦステージへ入ってしまう。

【０００６】時刻Ｔ＋２の終了時に、分岐命令ｉ＋１に
従って分岐することが判明したとすると、次に実行すべ
き命令は命令ｉ＋２ではなく、分岐先命令である。した
がって、この時点（時刻Ｔ＋２の終了時点）において命
令ｉ＋２はキャンセルされる。分岐先命令を命令ｊとす
ると、命令ｊは、時刻Ｔ＋３にＩＦステージへ入る。す
なわち、分岐が発生した場合、１クロック、命令の処理
を行なわない期間がパイプラインに生じる。このパイプ
ラインにおける１クロックの空白期間がプロセッサの処
理速度を低下させ、性能低下を招く。

【０００７】通常、ＲＩＳＣ（縮小命令セットコンピュ
ータ）においては、遅延分岐方式を用いることにより、
この分岐命令による性能の低下を防止している。遅延分
岐においては、分岐が生じたときにすでにパイプライン
に入っている命令を無効化しない。すなわち、分岐が生
じることによってパイプラインに空きが生じる期間（分
岐遅延）が“１”サイクルの遅延分岐では、命令は次の
ように実行される； 分岐命令 ＜命令＞ 分岐先命令 ＜命令＞の部分は分岐遅延スロットと呼ばれる。分岐遅
延スロットの命令は、分岐の正否にかかわらず実行され
る。したがって、コンパイラは、実行結果が正しくなる
ように命令を移動させて遅延スロットを形成する必要が
ある。

【０００８】図３に、分岐遅延スロットに移動すること
のできる命令の例を示す。図３において分岐命令は“Ｉ
Ｆ…ＴＨＥＮ”で示され、その分岐先は矢印で示され
る。

【０００９】図３（Ａ）において、命令“Ｒ１←Ｒ２＋
Ｒ３”が遅延スロットへ移動される。命令“Ｒ１←Ｒ２
＋Ｒ３”は分岐命令による分岐の有無にかかわらず実行
されるため、無条件で分岐遅延スロットへ移動させるこ
とができる。

【００１０】図３（Ｂ）の場合、分岐命令の分岐先が命
令“Ｒ４←Ｒ５−Ｒ６”であるとき、この命令“Ｒ４←
Ｒ５−Ｒ６”を遅延スロットへ移動させる。この遅延ス
ロット内の命令“Ｒ４←Ｒ５−Ｒ６”は分岐が起こらな
い場合においても実行されるため、この分岐が生じなか
った場合にも正しい結果が得られることが保証されなく
てはならない。

【００１１】図３（Ｃ）においては、遅延スロットの次
の“命令Ｒ４←Ｒ５−Ｒ６”が遅延スロット内に移動さ
れる。この場合、命令“Ｒ４←Ｒ５−Ｒ６”はもともと
分岐が生じた場合には実行されない命令であるため、分
岐が生じた場合にも正しい結果が得られることが保証さ
れなくてはならない。

【００１２】次に、スーパースカラーについて説明す
る。スーパースカラーとは、以下の特徴を備えるプロセ
ッサである： （１） 命令を複数個フェッチする。

【００１３】（２） 複数の機能ユニットを備え、複数
の命令を同時に実行する。 （３） フェッチされた複数の命令の中から、同時に実
行可能な命令を検出し、この同時実行可能な命令を各関
連の機能ユニットに投入する。

【００１４】図４に、スーパースカラーの一般的な構成
を示す。図４において、１は、命令を格納するための命
令メモリ、２は命令メモリ１に対しフェッチする命令の
アドレスを送出する命令フェッチ・ステージ（ＩＦステ
ージ）、３は、フェッチされた複数の命令のデコード、
レジスタ・ファイル（図示せず）の読出し、分岐命令の
実行を行なう命令デコード・ステージ（ＩＤステー
ジ）、４ａ，４ｂ，６および７はそれぞれ所定の演算を
実行する機能ユニット、８はデータを格納するデータメ
モリである。

【００１５】命令デコード・ステージ３は、またデコー
ドした複数の命令の中から、同時に実行可能な命令を検
出し、この同時実行可能な命令を機能ユニット４ａ，４
ｂ，６および７へ投入する。

【００１６】機能ユニット４ａおよび４ｂは、整数加算
等を実行するユニットである。機能ユニット６は、デー
タメモリ８へのデータのロードまたはストアを実行す
る。機能ユニット７は、浮動小数点加算等を実行する。

【００１７】この機能ユニット４ａ，４ｂ，６および７
は、それぞれパイプライン化された複数のステージを備
える。機能ユニット４ａ，４ｂは、与えられた命令を実
行する実行ステージＥＸＣと、この実行結果をレジスタ
ファイルへ書込むためのレジスタファイル書込ステージ
ＷＢを含む。機能ユニット６は、与えられた命令からデ
ータメモリ８へアクセスするアドレスを計算するアドレ
ス計算ステージＡＤＲと、計算されたアドレスに従って
データメモリ８へアクセスするメモリアクセスステージ
ＭＥＭと、データメモリ８からロードされたデータをレ
ジスタ・ファイルへ書込むためのレジスタファイル書込
ステージＷＢを含む。

【００１８】機能ユニット７は、３段の実行ステージＥ
ＸＣ１，ＥＸＣ２，およびＥＸＣ３と、この実行された
結果をレジスタファイルへ書込むためのレジスタファイ
ル書込ステージＷＢを含む。スーパースカラーでは図４
に示すように、命令メモリ１から複数の命令が同時にフ
ェッチされ、機能ユニット４ａ，４ｂ，６および７にお
いて並列に複数の命令が実行されるため、通常のパイプ
ラインが１本のプロセッサに比べて、処理速度の向上が
得られる。

【００１９】

【発明が解決しようとする課題】図５に、スーパースカ
ラーにおいて、分岐が生じたときのパイプラインの動作
を示す。図５においては、２命令が同時にフェッチさ
れ、かつ最大２つの整数演算を同時に実行することので
きるスーパースカラーにおけるパイプラインの動作が一
例として示される。命令ｉ＋３が分岐命令であるとす
る。命令ｉ＋３がＩＤステージ（命令デコードステー
ジ）に到達したときに分岐することがわかったとする。
この時点では、命令ｉ＋４およびｉ＋５はすでにＩＦス
テージ（命令フェッチステージ）にある。これらの命令
ｉ＋４およびｉ＋５は分岐発生が判明したときにキャン
セルされる。

【００２０】分岐先命令である命令ｊは、時刻（サイク
ル）Ｔ＋３から開始される。この図５に示すように、ス
ーパースカラーにおいては、複数の命令が同時に実行さ
れるために、キャンセルされる命令が複数存在すること
になり、１本のパイプラインを備えるプロセッサに比べ
て性能へ及ぼす影響がより大きくなる。

【００２１】また、この分岐命令の後に分岐遅延スロッ
トを投入する遅延分岐方式の場合、複数の命令を分岐遅
延スロットとして設ける必要がある。

【００２２】Ｊ．Ｈｅｎｎｅｓｓｙ，Ｄ．Ａ．Ｐａｔｔ
ｅｒｓｏｎ，“ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕ
ｒｅ：Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃ
ｈ”、Ｐ．２７６，Ｆｉｇｕｒｅ６．２２に示すところ
によれば、現在のＲＩＳＣコンピュータにおいて、分岐
遅延スロットをコンパイラによる命令の移動によって埋
めることのできる確率は約５０％である。通常、埋めら
れない分岐遅延スロットに対しては、ＮＯＰ命令などが
挿入される。したがって、分岐遅延スロットが複数個存
在するスーパースカラーにおいては、すべての分岐遅延
スロットを命令の移動により埋めることのできる確率は
非常に低いと予想される。

【００２３】また、スーパースカラーでは、分岐遅延ス
ロットに移動可能な命令は、分岐遅延スロットを埋める
ことに利用される以前に、同時に実行可能な命令として
他の命令とともに実行されるように移動させることがで
きる。したがって、スーパースカラーにおいては、従来
の遅延分岐方式では、性能を向上させることが困難であ
る。

【００２４】それゆえに、この発明の目的は、分岐発生
時においても性能が低下することのない並列演算処理装
置における分岐命令処理方式を提供することである。

【００２５】

【課題を解決するための手段】第１の発明にかかる分岐
命令処理方式においては、分岐遅延スロットは、分岐命
令の次に位置する命令から、分岐命令のフェッチおよび
実行のサイクルの間にフェッチされる命令のすべてと定
義される。

【００２６】第２の発明にかかる分岐命令処理方式にお
いては、命令メモリからの命令をプリフェッチして格納
するための命令プリフェッチ用キューメモリ手段を設
け、このキューメモリの各エントリにこのエントリに格
納される命令が分岐予測に従って実行されたことを示す
ためのフィールドを設け、このフィールドの値に従って
命令の実行／実行禁止を制御するようにする。

【００２７】

【作用】第１の発明においては、分岐命令の実行結果が
分岐でない場合、分岐命令が実行された次のサイクルに
フェッチされる命令は、分岐遅延スロットの命令である
ため、分岐による遅延を生じることなく命令が実行され
る。

【００２８】また分岐命令の実行結果が分岐である場
合、分岐命令がフェッチされた次の、次のサイクルにフ
ェッチされる命令が次に実行されるべき命令であるが、
この命令はキューメモリにプリフェッチされているた
め、キューメモリの読出ポインタを移動するだけで分岐
による遅延なく分岐先命令を実行することができる。

【００２９】第２の発明に従えば、各命令には、分岐予
測に従って実行されたか否かを示すフィールドが設けら
れており、分岐予測が正しかった場合には、この分岐予
測命令がそのまま実行されるため、分岐先命令を新たに
フェッチする時間が節約され、性能低下が緩和される。

【００３０】

【実施例】

実施例１ 図１にこの発明の一実施例である並列演算処理装置にお
ける命令デコード・ステージの要部の構成を示す。図１
において、命令デコード・ステージは、命令キュー９
と、命令発行解析部１０と、ポインタ制御部１２と、分
岐処理部１１とを備える。

【００３１】命令キュー９は、命令メモリから１（図４
参照）から複数の命令（命令１〜命令４）をプリフェッ
チして格納する。キュー９は、命令を格納するための記
憶部（キュー）１３と、読出アドレスｓｃｏｐｅを保持
する読出ポインタ１４と、書込アドレスｑｕｅｕｅ ｔ
ｏｐを保持する書込ポインタ１５を含む。

【００３２】命令発行解析部１０は、命令キュー９から
読出された命令のうちどの命令が発行可能かを解析す
る。この命令発行解析部１０の解析結果は、信号ｉｎｓ
ｔ ａｖａｉｌとして各命令に付随して出力される。信
号ｉｎｓｔ ａｖａｉｌがオンであれば、その命令は発
行可能な命令であり、実行すべき命令であることを示
す。この図１に示す構成においては、４つの命令を命令
キュー９から同時に読出し、命令発行解析部１０で発行
解析を行なう。４ビットの信号ｉｎｓｔ ａｖａｉｌに
対して、発行可能な場合に対応の信号ｉｎｓｔ ａｖａ
ｉｌがオンとされる。命令発行解析部１０は、さらにこ
の信号ｉｎｓｔ ａｖａｉｌの信号に基づいて、発行可
能命令数を示す信号ｉｓｓｕｅ ｃｏｕｎｔを発生し
て、ポインタ制御部１２へ送る。

【００３３】命令発行解析部１０はさらに、与えられた
命令中に分岐命令が含まれている場合、分岐命令の格納
されていた命令キュー９のアドレスの下位２ビットを無
視した値ｂｒ ｂｌｏｃｋをポインタ制御部１２へ送
る。

【００３４】分岐処理部１１は、命令キュー９から読出
された命令の中に、分岐条件があれば、（条件付分岐命
令の場合）、その分岐条件のテストを行ない、分岐すべ
きか否かを決定する。分岐すべき場合には，分岐処理部
１１は、信号Ｔａｋｅｎをオンとし、分岐しない場合に
は、信号ＮｏｔＴａｋｅｎをオンとする。

【００３５】ポインタ制御部１２は、命令キュー９のポ
インタ１４および１５の読出ポインタｓｃｏｐｅおよび
書込ポインタｑｕｅｕｅ ｔｏｐの値を制御する。ま
た、ポインタ制御部１２は、命令のデコードステージＩ
Ｄからパイプラインへの命令の発行を全面的に禁止する
信号ｉｓｓｕｅ ｓｔｏｐを発生して命令発行解析部１
０へ与える。

【００３６】４命令を同時に命令メモリからフェッチ
し、かつ同時に４命令をデコードするスーパースカラー
の構成においては、命令メモリ１から供給された命令
（命令１〜命令４）は、書込アドレスｑｕｅｕｅ ｔｏ
ｐから始まるキュー１３の４つのアドレスに格納され
る。次のサイクルにおいて書込ポインタｑｕｅｕｅ ｔ
ｏｐは４加算される。

【００３７】また、読出ポインタｓｃｏｐｅから始まる
キュー１３の４つのアドレスに格納されている４命令が
キュー１３から読出され、命令発行解析部１０およびデ
コード回路（図示せず）へ与えられ、解析およびデコー
ドされる。この解析の結果、ｎ個の命令が発行されたと
すると、次のサイクルでは読出ポインタｓｃｏｐｅの値
はｎ加算される。

【００３８】図６に、この命令キュー９の動作を説明す
るための図を示す。図６において、キュー１３のサイズ
（エントリー数）は１６としている。

【００３９】今サイクルＴにおいて、書込アドレスｑｕ
ｅｕｅ ｔｏｐは、８を示す。命令メモリから読出され
た４命令は、キュー１３のアドレス８，９，１０および
１１に書込まれる。

【００４０】また、読出ポインタｓｃｏｐｅは３を示し
ており、キュー１３のアドレス３，４，５および６の命
令が読出される。このサイクルＴにおいて、２命令が機
能ユニットに投入されたとする。すなわち発行命令数が
２であるとする。この場合、次のサイクルＴ＋１におい
ては、読出ポインタｓｃｏｐｅは、２増加されて５を示
す。また、書込ポインタｑｕｅｕｅ ｔｏｐは、４加算
され１２となる。このキュー１３は、４命令を同時に書
込むことができ、また４命令を同時に読出すことができ
る。この書込動作と読出動作は非同期的に実行可能であ
る。

【００４１】分岐遅延スロットを定めるために、まず命
令ブロックを定義する。次の４つの命令を命令ブロック
と呼ぶ：アドレスが４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋
３（ｎ：整数）である命令分岐遅延スロットは、分岐命
令の次のスロットから、分岐命令を含む命令ブロックの
次の命令ブロックの最後のスロットまでと定義する。図
７に、命令ブロックおよび分岐遅延スロットを例示す
る。図７において、ブロックＢ１に分岐命令が含まれる
場合、この分岐命令の次のスロットから、このブロック
Ｂ１に隣接する次のブロックＢ２の最後のスロットまで
が分岐遅延スロット（図７において斜線で示す）と定義
される。図７に示す場合には、分岐遅延スロットに含ま
れる命令数（スロット数）は５である。

【００４２】さらに、分岐遅延スロットは、分岐する側
の命令（分岐後に実行される命令）で埋める。この分岐
遅延スロットを埋める命令の条件としては、分岐する側
の命令であり、かつ分岐命令以外の命令という条件が要
求されるだけである。従来の遅延分岐方式においては、
分岐遅延スロットには、分岐の方向（分岐の発生／非発
生）がいずれであっても結果が正しくなるような命令が
選ばれて埋められる。

【００４３】本発明においては、分岐遅延スロットに
は、分岐する側の命令でのみ埋める。分岐命令の実行結
果が、分岐非発生を示し、信号ＮｏｔＴａｋｅｎがオン
とされた場合、この分岐遅延スロットに埋められた命令
は実行されないようにハードウェアが制御する。以下
に、分岐命令が実行されたときの命令キューの動作につ
いて説明する。

【００４４】「分岐発生の場合：信号Ｔａｋｅｎがオ
ン」 分岐命令が格納されているキュー１３のアドレスの下位
２ビットを切り捨てた値をｂｒ ｂｌｏｃｋ、そのとき
の書込アドレスｑｕｅｕｅ ｃｏｐの下位２ビットを切
り捨てた値をｑｔ ｂｌｏｃｋとする。この下位２ビッ
トを切り捨てることにより、分岐命令が格納されている
ブロック（キュー１３におけるブロック）と、そのとき
に命令が書込まれたブロックが示される。

【００４５】ｂｒ ｂｌｏｃｋとｑｔ ｂｌｏｃｋが等
しい場合は、分岐遅延スロットは、まだ、命令キュー９
にフェッチされていないことを示す。この場合、次のサ
イク０で分岐遅延スロットをフェッチする必要がある。
命令キュー１３には、与えられた命令をブロックに書込
めばよい。したがって、書込ポインタｑｕｅｕｅ ｔｏ
ｐは４加算される。式を用いて示すと以下のようにな
る。

【００４６】ｂｒ ｂｌｏｃｋ＝（分岐命令が格納され
ているキューのアドレス）（３．．２） ｑｔ ｂｌｏｃｋ＝ｑｕｅｕｅ ｔｏｐ（３．．２） Ｉｆ ｂｒ ｂｌｏｃｋ＝＝ｑｔ ｂｌｏｃｋ ｔｈｅｎ ｑｕｅｕｅ ｔｏｐ＝ｑｕｅｕｅ ｔｏｐ＋４ 上式において、ｑｔ ｂｌｏｃｋ＝ｑｕｅｕｅ ｔｏｐ
（３．．２）とは、書込ポインタｑｕｅｕｅ ｔｏｐの
ビット２およびビット３をｑｔ ｂｌｏｃｋに代入する
ことを示す。ここで、キュー１３は１６エントリを備え
ており、そのキューの書込ポインタおよび読出ポインタ
は４ビットで表わされる。したがって、ビット２および
ビット３の上位２ビットを見ることによりキューにおけ
るブロックが識別される。また上式において“＝＝”
は、その右辺と左辺の値が等しいことを示す。

【００４７】ｂｒ ｂｌｏｃｋとｑｔ ｂｌｏｃｋが等
しくない場合、分岐遅延スロットはすでにフェッチさ
れ、命令キュー９にすでに格納されていることを示す。
この場合、分岐先の命令を格納するためのキュー１３の
アドレス、すなわち、分岐遅延スロットが格納されてい
るキューアドレスの次のアドレスを書込ポインタｑｕｅ
ｕｅ ｔｏｐにセットする。すなわち、 ＩＦ ｂｒ ｂｌｏｃｋ！＝ｑｔ ｂｌｏｃｋ ｔｈｅｎ ｑｕｅｕｅ ｔｏｐ＝ｂｒ ｂｌｏｃｋ＃＃０² ＋８ と表わされる。この上式において、“！＝”は右辺と左
辺の値が等しくないことを示す。“＃＃”は、右辺と左
辺とを結合することを示す。Ｘⁿ は、操作Ｘをｎ回繰返
すことを示す。したがって、上式において、ｂｒ ｂｌ
ｏｃｋ＃＃０² は、値ｂｒ ｂｌｏｃｋを上位２ビット
とし、その下位２ビットに０を付加することを示す。こ
の操作により分岐命令が含まれるブロックの先頭アドレ
スが求められる。この先頭アドレスに８を加えることに
より、次の次のブロックの先頭アドレスが求められる。

【００４８】さらに、この場合、分岐命令が実行された
次のサイクルでは、分岐先命令は命令メモリからは送ら
れてこない。したがって、分岐命令が実行された次のサ
イクルでは、書込ポインタｑｕｅｕｅ ｔｏｐは、その
値は分岐命令実行時のものと同じ値とされる。

【００４９】読出ポインタｓｃｏｐｅは、分岐遅延スロ
ットがすでにフェッチされているかいないかにかかわら
ず、分岐命令が実行される場合でないときと同様に更新
される。

【００５０】上述の動作を具体的に図面を参照して説明
する。図８ないし図１０に、分岐命令が実行されたサイ
クルで、分岐遅延スロットがまだフェッチされていない
場合のキューの動作を示す。

【００５１】図８は、分岐命令が実行されたサイクルに
おける命令キュー９の状態を示す。読出ポインタｓｃｏ
ｐｅおよび書込ポインタｑｕｅｕｅ ｔｏｐはともに０
を保持している。キュー１３のアドレス２に分岐命令が
存在し、このサイクルで、この分岐命令が実行されたと
する。

【００５２】図９に示す次のサイクルにおいては、書込
ポインタｑｕｅｕｅ ｔｏｐは４加算されているため、
４となる。キュー１３のアドレス４，５，６および７
に、遅延スロットの命令が書込まれる。このとき、命令
メモリへは、分岐先アドレスに従ってアクセスが行なわ
れている。

【００５３】さらに次のサイクルでは、図１０に示すよ
うに、書込ポインタｑｕｅｕｅ ｔｏｐは４加算されて
いるため、８となる。命令メモリからは分岐先の命令が
送られて来る。キュー１３のアドレス８，９，１０およ
び１１に、分岐先の命令が書込まれる。読出ポインタｓ
ｃｏｐｅが示す遅延スロット内の命令は分岐する側の命
令である。分岐遅延スロット内の命令の発行後、このフ
ェッチされた分岐先命令がデコードステージへ送出され
る。したがって、分岐命令が実行されたサイクルで、分
岐遅延スロットがまだフェッチされていない場合におい
ては、分岐が生じることによる性能低下（パイプライン
空き）は生じない。

【００５４】図１１ないし図１３に、分岐命令が実行さ
れたサイクルで、分岐遅延スロットがすでにフェッチさ
れている場合の命令キュー９の状態を示す。

【００５５】図１１は、分岐命令が実行されたサイクル
での命令キュー１３の状態を示す。読出ポインタｓｃｏ
ｐｅは０を示し、書込ポインタｑｕｅｕｅ ｔｏｐは１
２を示している。キュー１３のアドレス２に分岐命令が
存在し、このサイクルで、この分岐命令が実行されたと
想定する。

【００５６】図１２に示す次のサイクルでは、書込ポイ
ンタｑｕｅｕｅ ｔｏｐは、分岐遅延スロットの次のア
ドレスを保持するため、８となる。このサイクルでは、
命令メモリから送られて来る命令は不要な命令である。
すなわち遅延スロット外の分岐元の命令（分岐非発生時
に実行される命令）である。このため、図１３に示す次
のサイクルでは、書込ポインタｑｕｅｕｅ ｔｏｐの値
は更新されない。この不要な命令は、キュー１３に書込
まれてもよい。これは次のサイクルで、分岐先命令で書
き換えられるだけである。

【００５７】また図１２に示すサイクルにおいては、分
岐先アドレスに従って命令メモリへアクセスが行なわれ
ている。

【００５８】図１３に示すサイクルにおいては、命令メ
モリからは分岐先の命令が送出される。書込ポインタｑ
ｕｅｕｅ ｔｏｐは分岐遅延スロットの次の値を保持し
ている。このため、キューアドレス８，９，１０および
１１に分岐先の命令が書込まれる。この図１１ないし図
１３に示す動作からも明らかなように、分岐命令が実行
されたサイクルで、分岐遅延スロットがすでにフェッチ
されている場合においても、分岐が生じることによる性
能低下はもたらされない。

【００５９】「分岐非発生の場合：ＮｏｔＴａｋｅｎが
オンの場合」 命令キュー９から読出されデコードされていた命令のう
ち、分岐命令の後方にある命令を無効化する。これは、
分岐命令以後の命令が分岐遅延スロットに対応し、分岐
遅延スロットは分岐する側の命令であるからである。こ
こで、分岐遅延スロットを満たす分岐する側の命令と
は、この分岐命令による分岐が生じたときに実行される
分岐先の命令である。具体的には分岐する側の命令は、
この分岐遅延スロットにかかわる分岐命令が分岐したと
きに実行される分岐先アドレスの命令から、次に実行さ
れる分岐命令より１つ前方のアドレスの命令のなかの命
令である。したがって、分岐発生時において、分岐先命
令ブロックに投入される命令は、この遅延スロットを構
成する命令に続いて実行される命令である。

【００６０】分岐が生じず、信号ＮｏｔＴａｋｅｎがオ
ンの場合、次のサイクルでは、分岐遅延スロットの命令
は実行してはならない。この分岐遅延スロットの命令は
飛ばされて、その次の命令が実行されなければならな
い。したがって読出ポインタｓｃｏｐｅは、 ｓｃｏｐｅ＝ｂｒ ｂｌｏｃｋ＃＃０² ＋８ とされる。分岐遅延スロットの次の命令ブロックがすで
にフェッチされていれば、分岐命令が実行された次のサ
イクルではすでに実行すべき命令がフェッチされている
ことになる。したがって、分岐命令実行による性能低下
は生じない。

【００６１】分岐遅延スロットがまだフェッチされてい
ない場合、すなわち、ポインタｂｒ ｂｌｏｃｋとポイン
タｑｔ ｂｌｏｃｋが等しい場合、分岐命令が実行され
た次のサイクルでは、実行すべき命令がまだフェッチさ
れていない。この実行すべき命令のフェッチを待つた
め、パイプラインは１サイクル停止する必要がある。す
なわち、ポインタｂｒ ｂｌｏｃｋとポインタｑｔ ｂ
ｌｏｃｋが等しい場合、次のサイクルでは、命令の発行
が禁止される。

【００６２】書込ポインタｑｕｅｕｅ ｔｏｐは、分岐
遅延スロットがすでにフェッチされているか否かにかか
わらず、分岐命令が実行される場合でないときと同様に
更新される。

【００６３】図１４ないし図１６に、分岐が発生せず、
信号ＮｏｔＴａｋｅｎがオンでありかつ分岐遅延スロッ
トがまだフェッチされていない場合の命令キューの動き
を具体的に示す。以下、図１４ないし図１６を参照して
分岐命令による分岐が生じた場合に分岐遅延スロットが
まだフェッチされていない場合の命令キューの動きにつ
いて説明する。

【００６４】図１４は分岐命令が実行されたサイクルに
おける命令キュー１３の状態を示す。読出ポインタｓｃ
ｏｐｅおよび書込ポインタｑｕｅｕｅ ｔｏｐはともに
０を示す。キュー１３のアドレス２に分岐命令が存在
し、このサイクルで分岐命令が実行されたとする。

【００６５】図１５に示す分岐命令実行の次のサイクル
では、書込ポインタｑｕｅｕｅ ｔｏｐが４加算され、
４となる。キュー１３のアドレス４，５，６および７
に、遅延スロットの命令が書込まれる。読出ポインタｓ
ｃｏｐｅは、遅延スロットの次のアドレス、すなわち８
に更新される。キュー１３のアドレス８，９，１０およ
び１１には、実行すべき命令は格納されていない。この
サイクルでの命令発行が禁止される。すなわち、図１に
示す命令発行解析部１０へ発行禁止信号ｉｓｓｕｅ ｓ
ｔｏｐが送出され、命令発行が禁止される。

【００６６】その次のサイクル（図１６）においては、
書込ポインタｑｕｅｕｅ ｔｏｐは４加算され、８にな
る。命令メモリからは遅延スロットの次の命令ブロック
が送出され、キュー１３のアドレス８，９，１０および
１１に書込まれる。このとき読出ポインタｓｃｏｐｅは
また８を示しているため、この命令メモリから送出され
た命令ブロックか同時に読出されて命令デコーダへ送ら
れる。

【００６７】ここで、スーパースカラーの各ステージ
は、２相の互いに重なりあわないクロック（Ｔクロック
およびＬクロック）で動作しており、各ステージの入力
段にはＴクロックに応答して与えられた信号をラッチす
るラッチ回路が設けられており、出力部には、Ｌクロッ
ク信号に応答して与えられた信号をラッチするＬラッチ
が設けられている。このとき、キュー１３へのデータの
書込がＴクロックに応答して行なわれ、データの読出が
Ｌクロックに応答して行なわれる構成とされることによ
り、命令メモリから与えられた命令のキュー１３への書
込と同時に命令デコーダへの送出が実現される。また、
これはデータの書込および読出がＴクロックに応じて行
なわれ、データの読出タイミングがデータ書込タイミン
グより遅く、キュー１３のデータが確定した状態で読出
されるようにされていてもよい。

【００６８】図１７および図１８に分岐命令が実行され
たサイクルにおいて、分岐遅延スロットがすでにフェッ
チされている場合のキューの動きを示す。

【００６９】図１７は、分岐命令が実行されたサイクル
における命令キュー９の状態を示す。

【００７０】読出ポインタｓｃｏｐｅは０を示し、書込
ポインタｑｕｅｕｅ ｔｏｐは８を示す。キュー１３の
アドレス２に分岐命令が存在し、この図１７に示すサイ
クルでこの分岐命令が実行されたとする。

【００７１】図１８に示す次のサイクルにおいては、読
出ポインタｓｃｏｐｅは、遅延スロットの次のアドレス
を示すため、８となる。書込ポインタｑｕｅｕｅ ｔｏ
ｐは、通常の場合と同様に、４加算されて１２となる。

【００７２】以上示したように、分岐命令が実行された
サイクルで、分岐遅延スロットがすでにフェッチされて
いる場合、分岐命令実行による性能の低下は生じない。
分岐遅延スロットがフェッチされていない場合、分岐非
発生時に、１サイクルのフェッチ待ちが生じる。しかし
ながら、一般に、命令フェッチのバンド幅（１サイクル
にフェッチされる命令数）を、命令発行平均速度（１サ
イクルに発行される命令の平均数）よりも大きくしてお
けば、分岐命令が実行されるサイクルで遅延スロットが
すでにフェッチされている確率は高い。したがって、こ
の構成により、分岐命令実行により処理装置の性能が低
下する確率は極めて低くなる。

【００７３】図１９に、図１に示すポインタ制御部１２
が実現する論理（上で説明した）を一覧にして示す。図
１９において“Ｘ”は任意の値を示す。また“−”は特
に規定されないことを示す。

【００７４】図２０にポインタ制御部の構成を示す。図
２０において、１６ａは、レジスタ１５の出力ｑｕｅｕ
ｅ ｔｏｐと４とを加算する加算器、１６ｂは、レジス
タ１４の出力ポインタｓｃｏｐｅと発行命令情報ｉｓｓ
ｕｅ ｃｏｕｎｔとを加算する加算器、１６ｃは、分岐
命令が含まれるブロック（キューにおけるブロック）の
先頭アドレスｂｒ ｂｌｏｃｋ＃＃０² と８とを加算す
る加算器、１７ａは、レジスタ１５の出力ｑｕｅｕｅ
ｔｏｐと加算器１６ａの出力と加算器１６ｃの出力のい
ずれかを選択し、レジスタ１５へ選択結果を書込むセレ
クタ、１７ｂは、加算器１６ｂと加算器１６ｃの出力の
いずれかを選択してレジスタ１４へ書込むセレクタ、１
８は、ポインタｂｒ ｂｌｏｃｋとポインタｑｔ ｂｌｏ
ｃｋとを比較する比較器、２１は比較器１８の出力を反
転するインバータ、２２は比較器１８の出力と信号Ｎｏ
ｔＴａｋｅｎとの論理積をとるＡＮＤ回路、２３は信号
ＮｏｔＴａｋｅｎを反転するインバータ、２４はインバ
ータ２１の出力と信号Ｔａｋｅｎとの論理積をとるＡＮ
Ｄ回路、１９は、ＡＮＤ回路２４の出力を１クロック保
持（遅延）させるためのレジスタ、２５はＡＮＤ回路２
４の出力とレジスタ１９の保持データとの否定論理和を
とるＮＯＲ回路である。

【００７５】ＡＮＤ回路２２から発行禁止信号ｉｓｓｕ
ｅ ｓｔｏｐが発生される。信号ｓｅｌ ｃ、ｓｅｌ
ａおよびｓｅｌ ｂはセレクタ１７ａの入力を選択する
ための信号である。

【００７６】信号ｓｅｌ ｄおよびｓｅｌ ｅはセレク
タ１７ｂの入力を選択するための信号である。

【００７７】図２１に、図１に示す発行解析部１０の構
成を示す。図２１において、命令発行解析部１０は、ハ
ザード解析部３０と、発行禁止部３１および発行数計算
部３２と、発行禁止信号ｉｓｓｕｅ ｉｎｈｉｂｉｔに
従って有効性信号ｉｎｓｔ ａｖａｉｌを制御するゲート
３３を含む。

【００７８】ハザード解析部３０は、命令間のハザード
を解析する。ハザード解析部３０には４つの命令命令１
〜命令４が入力される。入力された命令の中でｉ番目の
命令にハザードがまったくない場合には、ｉ番目の信号
ｉａ（有効性信号）をオンにする。“ハザード”とは、
命令が利用するレジスタの値が確定していない状態を示
す。このハザードの解析は、レジスタファイルのスコア
ボードに従って行なわれる。

【００７９】発行禁止部３１は、命令１〜命令４を受
け、また、分岐命令が格納されているキューのアドレス
の下位２ビットを無視した信号ｂｒ ｂｌｏｃｋを生成
する。発行禁止部３１はまた、ハザード以外の条件で発
行を禁止すべき命令に対して、その発行を禁止するた
め、対応の発行禁止信号ｉｓｓｕｅ ｉｎｈｉｂｉｔを
オンにする。この発行禁止信号ｉｓｓｕｅ ｉｎｈｉｂ
ｉｔは、ポインタ制御部１２から送出される発行停止信
号ｉｓｓｕｅ ｓｔｏｐでオンとなるか、または信号Ｎ
ｏｔＴａｋｅｎがオンである場合の分岐命令以後の命令
に対してはオンとされる。

【００８０】ゲート３３は、発行禁止部３１からの発行
禁止信号ｉｓｓｕｅ ｉｎｈｉｂｉｔを反転するインバ
ータと、このインバータ出力とハザード解析部３０から
の信号ｉａとを受けるＡＮＤ回路とを含む。このインバ
ータおよびＡＮＤ回路はそれぞれ各命令に対応して設け
られる。ゲート３３から有効性信号ｉｎｓｔ ａｖａｉ
ｌが各命令に対応して発生される。すなわち、信号ｉｎ
ｓｔ ａｖａｉｌは、信号ｉａと信号／ｉｓｓｕｅ ｉ
ｎｈｉｂｉｔの論理積である。

【００８１】発行数計算部３２は、このゲート３３から
の信号ｉｎｓｔ ａｖａｉｌを受け、発行された命令数
を計算し、この発行命令数を示す信号をｉｓｓｕｅ ｃ
ｏｕｎｔを発生する。

【００８２】図２２に、図２１に示す発行禁止部の論理
図を示す。図２２において、各命令１〜命令４に対応し
て、分岐検出回路４３が設けられる。分岐検出回路４３
は、与えられた命令が、分岐命令であるか否かを検出
し、与えられた命令が分岐命令である場合に、その出力
信号をオン状態とする。

【００８３】分岐検出回路４３の出力はプライオリティ
エンコーダ４４へ与えられる。プライオリティエンコー
ダ４４は、最も小さなアドレスの分岐命令の位置を検出
する。プライオリティエンコーダ４４からは、この最先
の分岐命令の位置を示す信号（２ビットデータ）が出力
される。プライオリティエンコーダ４４の出力は加算器
４５へ与えられる。加算器４５はこのプライオリティエ
ンコーダ４４の出力と読出ポインタｓｃｏｐｅとを加算
する。この加算器４５の出力はキューにおける分岐命令
のアドレスを示す。加算器４５の出力は下位ビットマス
ク回路４６へ与えられる。下位ビットマスク回路４６
は、この加算器４５の出力のうち下位２ビットを切り捨
てることにより、ポインタｂｒ ｂｌｏｃｋを出力す
る。

【００８４】各命令に対する発行の禁止を制御するため
に、ＯＲゲートＯＲ１〜ＯＲ５およびＡＮＤゲートＡＮ
１〜ＡＮ３が設けられる。命令１が分岐命令の場合、Ａ
ＮＤゲートＡＮ１〜ＡＮ３の一方入力が“Ｈ”となる。
このとき、信号ＮｏｔＴａｋｅｎが“Ｈ”となると、命
令２〜命令４に対する発行が禁止されるため、信号ｉｓ
ｓｕｅ ｉｎｈｉｂｉｔがオン状態となる。信号Ｎｏｔ
Ｔａｋｅｎがオフであれば、命令２〜命令４に対する発
行禁止信号ｉｓｓｕｅ ｉｎｈｉｂｉｔはオフであり、
命令が発行される。命令２ないし命令４のいずれかが分
岐命令の場合においては、それぞれの出力部における発
行禁止信号ｉｓｓｕｅ ｉｎｈｉｂｉｔの位置が１つず
つずれるだけである。

【００８５】実施例２ 上述の実施例１においては、命令が命令キュー９にプリ
フェッチされている。以下に、通常の命令レジスタを用
い、命令のプリフェッチを行なわない構成について説明
する。

【００８６】図２３に、この第２の実施例に用いられる
命令デコードステージの要部の構成を示す。図２３にお
いて、命令・デコードステージは、与えられた命令（命
令１〜命令４）を格納する命令レジスタ５４と、命令レ
ジスタ５４からの命令を受けて分岐命令の検出と分岐発
生および非発生を決定する分岐処理部１１と、分岐処理
部１１からの信号ＮｏｔＴａｋｅｎと命令レジスタ５４
からの命令とを受け、与えられた命令を発行すべきか否
かを解析する命令発行解析部１０を備える。この図２３
に示す構成においては命令キューが設けられていないた
め、命令キューのポインタを制御するための構成は設け
られていない。この図２３に示す構成において、分岐遅
延スロットの定義は先に述べた実施例１の場合と同じで
ある。

【００８７】図２４に分岐命令による分岐発生時の命令
レジスタの動きを示す。命令レジスタ５４に取り込まれ
た命令のうち、２番目の命令が分岐命令であるとする
（図２４（Ａ））分岐処理部１１においては、この分岐
命令を実行し、分岐を生じさせることを知り、信号Ｔａ
ｋｅｎをオンとするとともに、命令メモリに分岐先アド
レスを送出する。命令発行解析部１０では、この命令レ
ジスタ５４に格納された命令を機能ユニットに発行する
ことができるか否かを解析し、その解析結果に応じて信
号ｉｎｓｔ ａｖａｉｌをオンにする。４つの命令が発
行できたとする。

【００８８】図２４（Ｂ）に示す次のサイクルにおいて
は、分岐遅延スロットの命令が命令レジスタ５４にフェ
ッチされる。これらは機能ユニットに投入される。

【００８９】さらに次のサイクル（図２４（Ｃ））にお
いては、命令メモリから分岐先命令が与えられるため、
この分岐先命令が命令レジスタ５４に格納され、続いて
実行される。

【００９０】図２４に示す構成のように分岐遅延スロッ
トとして分岐する側の命令を用いることにより、分岐発
生時において信号Ｔａｋｅｎがオンの場合には、この分
岐による性能低下は生じない。

【００９１】図２５は、分岐が生じない場合、すなわち
信号ＮｏｔＴａｋｅｎがオンのときの命令レジスタの動
きを示す図である。以下、図２５を参照して、信号Ｎｏ
ｔＴａｋｅｎがオンのときの命令レジスタの動きを説明
する。

【００９２】命令レジスタ５４に取り込まれた命令のう
ち、２番目の命令が分岐命令であるとする（図２５
（Ａ））分岐処理部１１は、この分岐命令を実行し、信
号ＮｏｔＴａｋｅｎを発生すべき（オンとすべき）こと
を知り、信号ＮｏｔＴａｋｅｎをオンにして命令発行解
析部１０へ知らせる。命令発行解析部１０は、分岐命令
以後の命令の発行を無条件に禁止する。

【００９３】次のサイクル（図２５（Ｂ））では、分岐
遅延スロットの命令が命令レジスタ５４にフェッチされ
る。このサイクルでは、命令の発行が禁止される。

【００９４】さらにその次のサイクル（図２５（Ｃ））
においては、遅延スロットの次の命令が到達するため、
これらが命令レジスタ５４に格納され、続いて実行され
る。

【００９５】この図２５に示すように、分岐が生じず、
信号ＮｏｔＴａｋｅｎがオンのときには、１クロックサ
イクル、命令の発行が禁止されるため、性能低下が生じ
る。この分岐が生じないとき（信号ＮｏｔＴａｋｅｎが
オンのとき）の性能低下を防止する方法として、分岐命
令を次の２種類準備する方法が用いられる。すなわち、 （ａ） 分岐遅延スロットを分岐する側（分岐先）の命
令で埋める。

【００９６】（ｂ） 分岐遅延スロットを分岐しない側
の命令で埋める。 前者の方法（ａ）は、実施例１および実施例２において
用いられる方法である。後者の方法（ｂ）は、遅延分岐
方式を用いない場合と同様である。すなわち、遅延分岐
方式を利用しない方法である。前者の方法（ａ）は分岐
するときには性能低下が生じないため、分岐確率の高い
分岐命令に対して採用する。後者の方法（ｂ）は分岐し
ないときに性能低下が生じないため、分岐確率の低い分
岐命令に対して採用する。このとき、ＩＤステージに命
令キューの出力を受ける命令レジスタが設けられてもよ
く、命令キューのみが用いられてもよい。

【００９７】図２６に、この図２３に示す命令発行解析
部１０の構成の一例を示す。この図２６に示す命令発行
解析部の構成は、図２１に示すものと類似している。し
かしながら、発行禁止部３１は、信号ＮｏｔＴａｋｅｎ
が与えられるとともに、レジスタ３５を介して発行禁止
信号ｉｓｓｕｅ ｓｔｏｐが与えられる。レジスタ３５
は、信号ＮｏｔＴａｋｅｎを１クロック遅延させる機能
を備える。他の構成は図２１に示すものと同様である。
このとき、発行禁止部３１へは、命令キューと命令レジ
スタが用いられるため、単に命令１〜命令４のうちの最
先の分岐命令を検出し、その位置を示すためのプライオ
リティエンコーダが用いられており、また下位ビットマ
スクおよび４６および加算器４５の構成も利用される。

【００９８】ここで、発行数計算部３２が設けられてお
り、発行命令数ｉｓｓｕｅ ｃｏｕｎｔが発生される。
命令キューを用いずに、命令メモリから、この発行命令
数に応じたアドレスの命令が取り出される構成が利用さ
れてもよい。またこの命令レジスタを用いる場合、レジ
スタに格納された命令がすべて発行されてから命令メモ
リから次の新たな命令ブロックが取り込まれる構成が用
いられてもよい。

【００９９】実施例３ 上述の実施例１および実施例２においては、遅延分岐方
式にしたがって分岐命令の処理を行ない、処理の高速化
を図っている。分岐命令の処理の方式として、分岐予測
方式と呼ばれるものがある。この分岐予測方式とは、分
岐命令が存在する場合、予めその分岐方向を予測してお
き、その予測に従って分岐先命令を実行する方式であ
る。この予測分岐方式では、予測が正確であった場合、
分岐先命令をフェッチする時間が節約されるため、性能
低下が軽減される。以下この予測分岐方式に従った構成
について説明する。

【０１００】図２７に、この第３の実施例に関係する命
令フェッチステージおよび命令デコードステージの構成
を概略的に示す。以下に説明する第３の実施例において
は、機能ユニットとして、４つの整数演算ユニットを考
える。

【０１０１】命令キュー９は、命令を命令メモリからプ
リフェッチし格納する。命令キュー９は、第１の実施例
の場合と同様、読出ポインタｓｃｏｐｅを保持するレジ
スタ１４と、書込ポインタｑｕｅｕｅ ｔｏｐを保持す
るレジスタ１５と、命令を格納するキュー１３とを備え
る。キュー１３は、命令と、該命令のアドレス（命令メ
モリにおけるアドレス）と、予測が行なわれた分岐命令
であることを示すフラグｂｒ ｉｎｖ（このフラグにつ
いては後に説明する）を１エントリとして格納する。

【０１０２】命令デコーダ６６は、命令キュー９から読
出された命令をデコードするとともに、どの命令が発行
可能かを解析する。解析結果は、命令の有効性を示すフ
ラグとして、信号線９１上に有効性フラグＩＤ ｉｎｓ
ｔ ａｖａｉｌとして出力される。この図２７に示す構
成においては、４つの命令が命令キュー９から読出さ
れ、発行解析が命令デコーダ６６において行なわれる。
したがって、有効フラグは４ビット設けられており、４
ビットのフラグＩＤ ｉｎｓｔ ａｖａｉｌに対して、
発行可能な場合、対応のフラグＩＤ ｉｎｓｔ ａｖａ
ｉｌがオンにされる。

【０１０３】命令デコーダ６６は、命令のデコードの結
果、すなわち、操作コードを信号線９７上へコードＩＤ
ｃｏｄｅとして出力する。操作コードＩＤ ｃｏｄｅ
と命令の有効性フラグｉｎｓｔ ａｖａｉｌは、機能ユ
ニットの中でつねにともに進んでいく。以下、ＥＸＣ
ｃｏｄｅを実行ステージＥＸＣに存在する操作コードを
示し、ＥＸＣ ｉｎｓｔ ａｖａｉｌを実行ステージＥ
ＸＣの命令の有効性フラグを示すものとする。メモリア
クセスステージＭＥＭについても同様の表わし方を採用
する。命令デコーダ６６は、さらに、レジスタ１４およ
び１５のポインタｓｃｏｐｅおよびｑｕｅｕｅ ｔｏｐ
の値を制御する。この制御は、後に説明する。

【０１０４】図２７に示す構成において、命令キュー９
から同時に読出された４命令は命令レジスタ６０ａ〜６
５ｄそれぞれに格納され、命令デコーダ６６へ与えられ
る。各命令レジスタ６５ａ〜６５ｄは、アドレス格納領
域、命令コード格納領域、およびフラグｂｒ ｉｎｖを
格納する領域を備える。

【０１０５】命令デコーダ６６はさらに、プログラムカ
ウンタ１２の値を制御する。このプログラムカウンタ１
２から出力されるポインタＰＣに従って、命令キャッシ
ュ６１へのアクセスが行なわれ、命令キャッシュ６１か
ら４命令が同時にフェッチされる。

【０１０６】レジスタファイル６９は、データを格納す
るために利用され、命令デコードステージおよび機能ユ
ニットからアクセス可能である。

【０１０７】このレジスタファイル６９におけるレジス
タの状態を監視するためにスコアボード制御回路１００
およびスコアボード回路１０１が設けられる。この制御
回路１００およびスコアボード回路１０１の動作につい
ては後に詳細に説明する。

【０１０８】分岐命令の実行は次のように行なわれる：
今、一例として、「レジスタＲ１が０の場合、その分岐
命令のアドレスに５（この“５”のことを分岐オフセッ
トと呼ぶ）を加えたアドレスに分岐する」という分岐命
令を考える。

【０１０９】（１） 分岐条件のテスト；命令デコーダ
６６においては，レジスタファイル６９から読出された
レジスタＲ１の内容が“０”であるかどうかがテストさ
れる。

【０１１０】（２） 分岐：テストの結果が「偽」の場
合、何も行なわれない。すなわち、分岐は行なわれず、
分岐命令の次の命令が実行されていく。このテストの結
果が「真」の場合、分岐命令のアドレスに５が加えら
れ、この加算結果が次のサイクルに命令フェッチステー
ジ（ＩＦステージ）のプログラムカウンタ１２にセット
される。

【０１１１】以上が一般的な分岐命令の実行である。次
に、予測分岐による分岐命令の実行を説明する。予測分
岐による分岐命令の実行は以下のようにして行なわれ
る。

【０１１２】（１） 予測分岐を行なうかどうかの決
定。この場合次のような状況を考える： ＩＲ１：Ｒ１←Ｒ２＋Ｒ３ ＩＲ２：ＩＦ Ｒ１＝＝０ ｔｈｅｎ ＰＣ←ａｄｄｒｅｓｓ＋５ ＩＲ３：ｉｎｓｔｒｕｃｔｉｏｎ ＩＲ４：ｉｎｓｔｒｕｃｔｉｏｎ 上述の命令ＩＲ２は、上の例で示された分岐命令であ
る。この分岐命令に必要なレジスタＲ１は、命令ＩＲ１
に含まれる加算命令が完了しないとその値は確定しな
い。このような状態を、命令ＩＲ２にはハザードがある
と称す。したがって、従来の分岐命令の実行方式では、
命令ＩＲ１の加算が終了するまで命令ＩＲ２は待ち合わ
せ状態となる。予測分岐方式によれば、この時点におい
て、分岐命令ＩＲ２を予測して分岐をすることに決定す
る。次からのサイクルは、予測分岐に従ってフェッチさ
れた命令の実行が行なわれる。

【０１１３】この予測分岐による命令の実行を示すため
に、レジスタ６３のフラグｏｎ ｐｒｅｄがオンに設定
される。分岐の予測の方法としては種々用いられている
が、たとえば分岐オフセットによる方法を一例として挙
げると、分岐オフセットが正の値の場合には、分岐しな
いと予測し、負のときには分岐すると予測する。

【０１１４】（２） 分岐：予測が「分岐しない」の場
合、なにも起こらず、分岐命令の次の命令から実行され
る。予測が「分岐する」を示す場合、分岐命令のアドレ
スに５を加えて、それを次のサイクルに命令フェッチス
テージＩＦのプログラムカウンタ１２にセットする。

【０１１５】（３） フラグｂｒ ｉｎｖのセット：分
岐命令ＩＲ２が格納されいてた命令キュー９のエントリ
のフラグｂｒ ｉｎｖを、次のサイクルにオンに設定す
る。このために、分岐アドレスレジスタ８５およびフラ
グ書込回路８６が設けられる。分岐アドレスレジスタ８
５は、キュー１３における分岐命令のアドレスｂｒ ａ
ｄｄを格納する。書込回路８６は、このキュー１３にお
けるアドレスｂｒ ａｄｄが指定するアドレスのフラグ
ｂｒ ｉｎｖをオンに設定する。キュー１３は、４命令の
同時書込および読出が実行される。したがって、１ビッ
トのフラグｂｒ ｉｎｖのみをオンまたはオフとするた
めに、別の書込系路が設けられてもよい。このとき、書
込回路８６においてはアドレスｂｒ ａｄｄに従って、
対応のフラグのみを１とし、残りのフラグを０とし、４
ビットのフラグｂｒ ｉｎｖを同時に書込む構成が用い
られてもよい。

【０１１６】上述のように、第３の実施例における予測
分岐方式によれば上述のステップ（１）ないし（３）が
実行される。次に、予測分岐実行後の命令の実行につい
て説明する。予測分岐実行後に実行される命令は、予測
に基づいているため、いくつかの機構が必要とされる。

【０１１７】（１） 予測フラグｉｎｓｔ ｐｅｒｄの
セット：予測分岐された分岐命令以後の命令であること
を示すために、機能ユニットに発行する命令に対して
は、予測分岐された命令であることを示すフラグｉｎｓ
ｔ ｐｒｅｄを設け、命令デコーダ６６から信号線９８
へ送出する。このフラグｉｎｓｔ ｐｒｅｄは、機能ユニ
ットのパイプラインを操作コードとともに進行する。命
令デコーダ６６は、フラグｏｎ ｐｒｅｄがオンのとき
には、フラグＩＤ ｉｎｓｔ ｐｒｅｄをオンに設定す
る。

【０１１８】（２） 予測分岐命令の不実行：予測分岐
をすでに行なった分岐命令は、再び命令キュー９から読
出されて命令レジスタ６５へ格納されたとしても、すで
にその実行は終了しているため実行してはならない。こ
のため、命令デコーダ６６においてはこの予測分岐が行
なわれた分岐命令は“ＮＯＰ命令”として扱われる。す
なわち、読出された命令のフラグｂｒ ｉｎｖがオンの
命令はＮＯＰ命令とみなされる。

【０１１９】（３） 予測分岐命令の成分：予測分岐を
すでに行なった分岐命令のハザードが解消しておらず、
さらに分岐命令の後方の（アドレスの大きい）命令を発
行する場合、後に、分岐命令のハザードが解消したとき
に分岐方向が決定可能なように、分岐命令をセーブす
る。このため、分岐命令は制御回路６２に命令ｂｌ ｓ
ａｖｅとして格納される。この制御回路６２は、予測分
岐が行なわれた分岐命令を格納するとともに、デコーダ
６６と同様、分岐のテストおよび判定機能を備える。た
とえば分岐命令がレジスタファイル６９におけるレジス
タＲ５の値が０のときに分岐すべきことを示している場
合、この制御回路６２は、分岐命令を命令をｂｒ ｓｅ
ａｖｅとして格納するとともに、レジスタファイル６９
におけるレジスタＲ５のデータを観察し、このレジスタ
Ｒ５の値が確定した場合に、レジスタＲ５の値を用いて
この分岐命令のテストを行なう。

【０１２０】（４） 予測決定された分岐方向の決定と
パイプラインのキャンセル：予測分岐を行なった分岐命
令のハザードが解消された場合、分岐方向を決定するこ
とができる。その分岐方向と予測で行なった分岐とが一
致するかしないかで行なわれる制御が異なる。

【０１２１】（ａ） 予測が当たった場合：この場合、
命令デコーダ６６は、分岐予測が当たったことを示す信
号ｐｒｅｄ ｈｉｔを機能ユニットへ出力する。機能ユニ
ットの各パイプラインステージでは、各ステージのフラ
グｉｎｓｔ ｐｒｅｄをオフにする。

【０１２２】（ｂ） 予測が外れた場合：この場合、命
令デコーダ６６は、分岐予測が外れたことを示す信号ｐ
ｒｅｄ ｍｉｓを各機能ユニットに出力する。機能ユニッ
トの各パイプライン・ステージにおいては、フラグｉｎ
ｓｔ ｐｒｅｄがオンである命令を無効にする。すなわ
ち、フラグｉｎｓｔ ａｖａｉｌをオフにする。ここ
で、フラグｉｎｓｔ ａｖａｉｌをオフにすることによ
り、ライトバックステージＷＢにおいて、命令のレジス
タファイルへの書込が禁止される。また、データメモリ
へデータをストアする命令においては、このメモリアク
セスステージにおけるデータメモリへのデータのストア
動作が禁止される。

【０１２３】以上を論理式で書くと、実行ステージＥＸ
Ｃからの有効性フラグ出力ＥＸＣ ｉｎｓｔ ａｖａｉｎ
ｏｕｔ、実行ステージＥＸＣからの予測分岐実行フラ
グ出力ＥＸＣ ｐｒｅｄ ｉｎｓｔ ｏｕｔは、 ＥＸＣ ｉｎｓｔ ａｖａｉｎ ｏｕｔ＝（／ＥＸＣ ｉｎｓｔ ｐｒｅｄ＋ ＥＸＣ ｉｎｓｔ ｐｒｅｄ＊（ｐｒｅｄ ｈｉｔ＋／ｐｒｅｄ ｈｉｔ＊／ｐ ｒｅｄ ｍｉｓ））＊ＥＸＣ ｉｎｓｔ ａｖａｉｌ ＥＸＣ ｉｎｓｔ ｐｒｅｄ ｏｕｔ＝ＥＸＣ ｉｎｓｔ ｐｒｅｄ＊／ｐｒ ｅｄ＊／ｐｒｅｄ ｈｉｔ となる。この上式を実現する回路構成の論理図を図２８
に示す。ここに図２８に示す構成においては、実行ステ
ージＥＸＣからメモリアクセスステージＭＥＭへ命令が
伝達されるときに各フラグの値を制御する構成が示され
る。この実行ステージＥＸＣにおいて破線で示すブロッ
クはメモリアクセスステージＭＥＭにおいても同様の構
成が利用される。各回路の構成においては、上述の論理
式において演算“＋”がＯＲ回路で実現され、演算
“＊”がＡＮＤゲートで表現され、演算“／”がインバ
ータで表現されている。

【０１２４】この図２８に示す構成に代えて、図２９に
示すように、信号ｐｒｅｄ ｍｉｓおよびｐｒｅｄ ｈ
ｉｔを各ステージに共通に走らせ、各ステージにおける
ラッチ回路のリセット（フラグの無効化）が実行される
ように構成されてもよい。

【０１２５】ここで図２９において符号ＬＡはクロック
信号に応答して与えられた信号をラッチするラッチ回路
を示す。

【０１２６】分岐方向が決定された場合、フラグｏｎ
ｐｒｅｄがオフとされ、分岐予測実行が終了したことを
示す。

【０１２７】上述の説明においては、通常の分岐命令に
対する予測分岐について考えてきた。分岐命令の中に
は、リンクという特殊な動作を合わせて機能として備え
る命令がある。ここではこの命令をｊａｌ命令と呼ぶ。
ｊａｌ命令は、ｊａｌ ｔａｒｇｅｔと記述される。
このｊａｌ命令は、無条件に分岐先アドレスｔａｒｇｅ
ｔをプログラムカウンタ６２にセットしてジャンプする
とともに、特定のレジスタに自身のアドレスを書込む。

【０１２８】ｊａｌ命令は、これまで説明してきた分岐
を行なう機能の他に、レジスタの内容を書換えるという
機能をもつ。予測分岐では、ある命令自身より前方の命
令が発行できない場合でも、その命令自身は実行され
る。ｊａｌ命令で同様なことを行なうとすれば、レジス
タ書換えが、前方の命令の実行が終了していないため
に、実行されることになる。このようなレジスタの書換
え順序が入れ換わることは、割り込み処理を極めて難し
くすることになり、好ましくない。そこで、ｊａｌ命令
の場合、予測分岐実行において、プログラムカウンタ６
２のポインタＰＣの値の書換えのみを実行する。リンク
の操作は、命令ｊａｌの前方の命令がすべて発行された
時点で発行することとする。すなわち、ｊａｌ命令は、
分岐予測で分岐を行なうことはできるが、その分岐実行
時にはリンクは行なわない。フラグｂｒ ｉｎｖがオン
であるｊａｌ命令は、分岐を行なわないが、前方の命令
がすべて発行されてハザードがなくなった時点でリンク
の操作を発行する。

【０１２９】次に、この予測分岐方式を実施するための
スコアボーディングについて説明する。次のような命令
の順を考える： ＩＲ１：Ｒ１←Ｍ（Ｒ２） ＩＲ２：Ｒ３←Ｒ１＋Ｒ４ 命令ＩＲ１は、レジスタＲ２の内容をアドレスとしてデ
ータメモリをアクセスし、そのアクセスされたデータメ
モリのデータをレジスタＲ１に格納する命令である。命
令ＩＲ２は、レジスタＲ１とレジスタＲ４の内容を加算
し、該加算結果をレジスタＲ３に書込む命令である。２
番目の命令ＩＲ２は、１番目の命令ＩＲ１の結果Ｒ１を
利用する。したがって、１番目の命令ＩＲ１のデータメ
モリの読出動作が終了しないと２番目の命令ＩＲ２は発
行することができない。そこで、命令レジスタＲ１の内
容が確定していないことを示し、このレジスタＲ１を不
正に他の命令が使用しないように制御する機構が必要と
される。

【０１３０】レジスタファイル６９は３２ワード構成と
するとき、各ワードに対しフラグを設ける。このフラグ
がオンのときには対応のレジスタの内容が確定していな
いことを表わす。このフラグをスコアボードと呼ぶ。こ
のスコアボードをＲＦ ｌｋｆ＜３１：０＞と表わす。

【０１３１】上述の命令ＩＲ１，ＩＲ２においては、１
番目の命令ＩＲ１は発行される際にレジスタＲ１を書換
える予定にしている。このとき、ＲＦ ｌｋｆ＜１＞を
オンに設定する。データメモリからデータが読出されれ
ばフラグＲＦ ｌｋｆ＜１＞をオフにする。

【０１３２】さらに、この実施例においては、フラグＲ
Ｆ ｌｋｆの加えて、スコアボードをオンした命令が分
岐予測中の命令であることを示すフラグＲＦ ｌｋｆ
ｐｒｅｄ＜３１：０＞を設ける。

【０１３３】スコアボード（図２７の参照番号１０１）
を用いてレジスタの内容の確定を待つ制御を行なう命令
を、ここでは、データメモリをアクセスするロードメモ
リだけであるとする。この場合、スコアボード回路１０
１においては、ロード命令が発行されるときに、書込レ
ジスタに対応するフラグＲＦ ｌｋｆのビットがオンに
される。もし、このロード命令の発行が予測分岐後の実
行であれば（フラグｏｎ ｐｒｅｄがオン）、書込レジ
スタに対応するフラグＲＦ ｌｋｆ ｐｒｅｄがオンに
される。

【０１３４】分岐予測が当たったことがわかった場合に
は、フラグＲＦ ｌｋｆ ｐｒｅｄをすべてオフにす
る。

【０１３５】分岐予測がはずれたことがわかった場合に
は、フラグＲＦ ｌｋｆ ｐｒｅｄがオンのビットに対
応するフラグＲＦ ｌｋｆをオフにする。さらに、フラ
グＲＦ ｌｋｆ ｐｒｅｄをすべてオフにする。

【０１３６】このスコアボードを制御するためのスコア
ボード制御回路１０１の論理回路を次に説明する。命令
デコーダ６６は、ロード命令を発行した場合、信号ｉｓ
ｓｕｅ ｌｏａｄをオンとする。また、ロード／ストア
ユニットのメモリアクセスステージＭＥＭは、データを
データキャッシュ（データメモリ）から読むことができ
た場合、信号ＭＥＭ ｌｏａｄｃｏｍｐｌｅｔｅをオン
とする。また、スコアボードＲＦ ｌｋｆの各ビットに
は、書込イネーブル信号ＲＦ ｌｋｆ ｗｅ＜３１：０
＞が設けられる。この書込イネーブル信号がオンのとき
のみ対応のレジスタへの書込が生じるものとする。同様
に、フラグＲＦ ｌｋｆ ｐｒｅｄには、対しては、書
込イネーブル信号ＲＦ ｌｋｆ ｐｒｅｄ ｗｅ＜３
１：０＞を同様に設ける。さらに、信号ＲＦ ｌｋｆ
ｐｒｅｄ ｒｅｓｅｔがオンすれば、予測用スコアボー
ドＲＦ ｌｋｆ ｐｒｅｄのすべてのフラグがオフとさ
れる。

【０１３７】上述の論理の場合、スコアボードＲＦ ｌ
ｋｆおよびＲＦ ｌｋｆ ｐｒｅｄの制御は図３０に示
す真理値表で表現することができる。この図３０に示す
真理値表を論理回路で示すと図３２に示す回路構成が得
られる。図３１に示す構成においては、１つのレジスタ
ファイルに対応する制御部のみが代表的に示される。デ
コーダ１４０は、書込レジスタ番号（５ビット）をデコ
ードし、出力信号線（各書込レジスタ対応に設けられて
おり、３２本の出力信号線）の１本を選択状態にする。
このデコード１４０の出力は信号ｉｓｓｕｅ ｌｏａｄと
論理積がとられる。レジスタ１４１および１４２は、そ
れぞれ書込イネーブル信号ＲＦ ｌｋｆ ｗｅ＜ｉ＞お
よびＲＦ ｌｋｆ ｐｒｅｄ ｗｅ＜ｉ＞に応答してデ
ータの書込が行なわれる。このレジスタ１４１および１
４２の出力は命令デコーダ１６６へ伝達される。

【０１３８】図３２に、命令デコーダ６６の機能的構成
を示す。図３２においては、命令デコード回路１６０
は、４命令，命令＃１〜命令＃４をデコードし、操作コ
ードＩＤ ｃｏｄｅを発行する。発行解析部１６１は、
命令＃１〜命令＃４を受けかつフラグｂｒ ｉｎｖを受
け、発行可能か否かを解析するとともに発行可能フラグ
ＩＤ ｉｎｓｔ ａｖａｉｌを発行する。

【０１３９】分岐処理部１６４は、命令＃１〜命令＃４
を受け、分岐命令を検出し、分岐命令を実行するととも
にそのサイクルで実行不可能な場合には、予測分岐実行
中を示すフラグｐｒ ｅｘを発生する。分岐処理部１６
４はまた、分岐命令実行完了時に分岐の発生／非発生を
示す信号ＴａｋｅｎおよびＮｏｔＴａｋｅｎを発生す
る。

【０１４０】レジスタ１６３は、分岐処理部１６４から
の信号ｐｒ ｅｘを受け、フラグｏｎ ｐｒｅｄとして
格納する。

【０１４１】予測フラグ生成回路１６２は、フラグｂｒ
ｉｎｖと、分岐処理部１６４からの信号Ｔａｋｅｎ、
ＮｏｔＴａｋｅｎと、フラグｏｎ ｐｒｅｄを受け、予
測フラグＩＤ ｉｎｓｔ ｐｒｅｄを生成する。発行解
析部１６１へは、また分岐処理部１６４からの信号Ｔａ
ｋｅｎ，ＮｏｔＴａｋｅｎが与えられる。

【０１４２】なお上述の実施例において同時にフェッチ
される命令数が４であり、また同時に解析を受ける命令
数が４とされたがこの命令数は４に限定されず、他の命
令数であってもよい。

【０１４３】「まとめ」 第１の発明の特徴を別記すると以下のようになる。

【０１４４】（１） 分岐命令を含む複数の命令のう
ち、分岐命令より１つ後のアドレスの命令から、分岐命
令がフェッチされて実行されるまでに必要とされるサイ
クルの間にフェッチされた最後の命令までを分岐遅延ス
ロットとする。

【０１４５】（２） 分岐遅延スロットを、この分岐遅
延スロットに関する分岐命令が分岐したときに実行され
る分岐先アドレスの命令から、次に実行される分岐命令
より１つ前方のアドレスの命令の中の命令で埋める。

【０１４６】（３） 命令メモリから命令をプリフェッ
チしてキューメモリへ格納し、分岐命令が実行されたサ
イクルにおいて、この分岐命令の分岐遅延スロットがす
でにキューメモリに格納されているかどうかを判別し、
この判別結果と、キューメモリの書込アドレスおよび読
出アドレスと、分岐命令の実行結果得られる分岐するか
しないかに関する情報とに従って、このキューメモリの
書込アドレスおよび読出アドレスを制御する。

【０１４７】（４） 分岐命令が実行され、その結果分
岐することが決定した場合、分岐命令の分岐遅延スロッ
トの命令がすべてまだキューメモリに格納されていない
場合には、キューの書込アドレスを現在の値に、フェッ
チされた命令数を加えたアドレスに設定する。

【０１４８】（５） 分岐命令が実行され、その結果分
岐することが決定された場合、分岐命令の分岐遅延のス
ロットの命令のすべてがキューメモリに格納されていた
場合には、キューメモリの書込アドレスを、分岐遅延ス
ロットの最後のアドレスの命令が格納されているキュー
アドレスの次のアドレスに設定する。

【０１４９】（６） 分岐命令が実行され、その結果分
岐することが決定した場合、キューメモリの読出アドレ
スを、機能ユニットに発行された命令の数だけ増加させ
る。

【０１５０】（７） 分岐命令が実行され、その結果分
岐しないことが決定した場合、分岐命令より後方の命令
で、機能ユニットに発行されようとしていた命令の発行
を停止する。

【０１５１】（８） 分岐命令が実行され、その結果分
岐しないことが決定した場合、キューのメモリの読出ア
ドレスを、分岐遅延スロットの最後のアドレスの命令が
格納されたまたは格納される予定であるキューメモリの
アドレスの次のアドレスに設定する。

【０１５２】（９） 分岐命令が実行されて、その結果
分岐しないことが決定した場合、分岐命令の分岐遅延ス
ロット命令のすべてがまだキューメモリに格納されてい
ない場合、分岐遅延スロットの命令のすべてがキューに
格納されるまで命令の発行を停止する。

【０１５３】第２の発明の特徴を列挙すると以下のごと
くなる。命令メモリから複数の命令をプリフェッチし、
プリフェッチされた命令を格納するキューメモリを設け
る。このキューメモリは複数のエントリを備え、各エン
トリに１つの命令が格納される。このエントリには、格
納されている命令がすでに分岐予測に従って実行された
ことを示すフィールドを備える。

【０１５４】（２） この予測に従って実行されたこと
を表わすフィールドの値に従って、その対応のエントリ
に格納されている命令の実行を行なわないように制御す
る。

【０１５５】（３） 戻り先アドレスをレジスタファイ
ルのレジスタに格納することと分岐を行なうこととを同
時に行なう命令を予測分岐に従って実行する場合、分岐
のみを行ない、戻り先アドレスをレジスタに格納するこ
とはこの命令が実行可能となったときに実行する。

【０１５６】（４） 機能ユニット（パイプライン）内
の命令は、その命令が予測分岐を行なった後から、その
予測の正否が決定される前の期間に発行されている命令
であることを示す第１のフラグ（ｉｎｓｔ ｐｒｅｄ）
およびその命令が有効であることを示す第２のフラグ
（ｉｎｓｔ ａｖａｉｌ）を備える。分岐予測が正しい
と判明したときには第１のフラグ（ｉｎｓｔ ｐｒｅ
ｄ）がオフとされ、予測が正しくないと判明したときに
第１のフラグがオンである命令の第２のフラグがオフと
されるとともにさらに第１のフラグがオフとされる。

【０１５７】（５） レジスタファイル（汎用レジス
タ）に対しては、レジスタに書込が生じることを示す第
３のフラグ（ＲＦ ｌｋｆ）と、このフラグを制御した
命令が予測分岐を行なった後からその予測の正否が決定
される前の期間に発行された命令であることを示す第４
のフラグ（ＲＦ ｌｋｆ ｐｒｅｄ）を設ける。予測が
正しいと判断したときにはすべての汎用レジスタの第４
のフラグがリセットされる。予測が正しくないと判明し
たときには第４のフラグがオンであるレジスタの第３の
フラグがオフとされる。

【０１５８】

【発明の効果】第１の発明によれば、分岐命令にかかる
遅延分岐スロットを分岐する側の命令で埋めるように構
成したために、分岐の発生の有無にかかわらず、分岐命
令実行による性能低下を防止することができる。

【０１５９】さらに、命令メモリから命令をプリフェッ
チしてキューメモリに格納し、分岐命令が実行された際
キューへの書込ポインタと読出ポインタとがつねにパイ
プラインに空きが生じないように制御されることによ
り、効率的にかつ確実に分岐命令実行に伴う性能低下を
防止することができる。

【０１６０】さらに、命令をプリフェッチしない構成の
場合においても、分岐命令による分岐が生じる場合にお
いて、分岐先の命令で分岐遅延スロットを埋めることに
より、分岐命令による性能低下を防止することができ
る。

【０１６１】第２の発明によれば、分岐命令はハザード
が解消する前に分岐予測に従って実行される。したがっ
て、分岐の場合には、従来必要とされた分岐先命令が命
令キャッシュから到達するのを待つサイクルが不必要と
され、予測に従って先に分岐先命令がフェッチされるた
め、分岐先命令が命令キャッシュから到達するのを待つ
サイクルが不必要となり、パイプラインに空きが生じる
ことがなくなる。これにより、分岐命令による並列演算
処理装置の性能低下を防止することができる。

【図面の簡単な説明】

【図１】第１の発明の一実施例である命令デコード・ス
テージの構成を示すブロック図である。

【図２】従来の分岐遅延の動作を説明するための図であ
る。

【図３】分岐遅延スロットを命令により埋める態様を説
明するための図である。

【図４】スーパースカラーの一般的な構成を示す図であ
る。

【図５】スーパースカラーにおける分岐遅延動作を説明
するための図である。

【図６】図１に示す命令キューの基本動作を示す図であ
る。

【図７】分岐遅延スロットの定義を説明するための図で
ある。

【図８】分岐命令による分岐発生が生じる場合、分岐遅
延スロットがまだフェッチされていない場合の命令キュ
ーの動きを示す図である。

【図９】図８に示す命令キューの次のサイクルの状態を
示す図である。

【図１０】図９に示す命令キューの次のサイクルの状態
を示す図である。

【図１１】分岐命令が分岐を生じる場合、分岐遅延スロ
ットがすでにフェッチされている場合の命令キューの動
きを示す図である。

【図１２】分岐命令による分岐が生じるときに、分岐遅
延スロットがすでにフェッチされている場合の命令キュ
ーの動きを示す図である。

【図１３】分岐命令による分岐が発生する場合、分岐遅
延スロットがすでにフェッチされている場合の命令キュ
ーの動きを示す図である。

【図１４】分岐命令による分岐が生じない場合、分岐遅
延スロットはすでにフェッチされている場合の命令キュ
ーの動きを示す図である。

【図１５】分岐命令による分岐が発生しない場合、分岐
遅延スロットかまだフェッチされていない場合の命令キ
ューの動きを示す図である。

【図１６】分岐命令による分岐が発生しない場合に、分
岐遅延スロットがまだフェッチされていない場合の命令
キューの動きを示す図である。

【図１７】分岐命令による分岐が発生しない場合、分岐
遅延スロットがすでにフェッチされている場合の命令キ
ューの動きを示す図である。

【図１８】分岐命令による分岐が発生しない場合、分岐
遅延スロットがすでにフェッチされいる場合の命令キュ
ーの動きを示す図である。

【図１９】図１に示すポインタ制御部の論理を一覧にし
て示す図である。

【図２０】図１に示すポインタ制御部の構成を示す論理
図である。

【図２１】第１の発明の第１の実施例における命令発行
解析部の構成を示すブロック図である。

【図２２】図２１に示す発行禁止部の構成を示す論理図
である。

【図２３】第１の発明における第２の実施例において用
いられる命令デコード装置の構成を示すブロック図であ
る。

【図２４】図２３に示す命令デコードステージの構成に
おいて、分岐命令による分岐が発生する場合における命
令レジスタの動きを示す図である。

【図２５】分岐命令による分岐が発生しない場合におけ
る図２３に示す命令レジスタの動きを示す図である。

【図２６】図２３に示す命令発行解析部の構成を示すブ
ロック図である。

【図２７】第２の発明において用いられる命令フェッチ
ステージおよび命令デコードステージの構成を示すブロ
ック図である。

【図２８】実行ステージＥＸＣにおける命令有効フラグ
および分岐予測フラグおよび分岐の正否に従って制御す
るための構成を示す図である。

【図２９】図２８に示す構成を一般的に概念的に示す図
である。

【図３０】レジスタファイルの内容の確定を監視するた
めのスコアボードの制御信号の真理値を一覧にして示す
図である。

【図３１】図３０に示す真理値表を実現する論理回路の
構成を示す図である。

【図３２】図２７に示す命令デコーダの構成を示す図で
ある。

【符号の説明】

１ 命令メモリ ２ 命令フェッチステージ（ＩＦステージ） ３ 命令デコードステージ（ＩＤステージ） ４ 整数演算ユニット ６ ロード／ストアを実行するユニット ７ 浮動少数点ユニット ８ データメモリ ９ 命令キュー １０ 命令発行解析部 １１ 分岐処理部 １２ ポインタ制御部 １３ キュー １４ キューの読出アドレスを保持するレジスタ １５ キューの書込アドレスを保持するレジスタ １６ 加算器 １７ セレクタ １８ 比較器 ３０ ハザード解析部 ３１ 発行禁止部 ３２ 発行数計算部 ４３ 分岐命令検出回路 ４５ 加算器 ４６ 下位ビットマスク回路 ５４ 命令レジスタ ６６ 命令デコーダ ６９ レジスタファイル １００ スコアボード制御回路 １０１ スコアボード回路 ８５ 命令レジスタ ６２ 分岐命令格納回路 ６３ 予測実行状態記憶用レジスタ ６９ レジスタファイル １４０ デコーダ １４１ スコアボードのビット １４２ スコアボードの予測分岐後の命令であることを
示すフラグを格納するレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の機能ユニットと命令メモリとを備
   え、前記命令メモリから複数の命令を同時にフェッチ
   し、該フェッチされた命令から同時に実行可能な命令を
   検出し、検出された同時実行可能な命令を関連の機能ユ
   ニットへ発行する並列演算処理装置において、 分岐命令を含む複数の命令のうち、前記分岐命令の次の
   位置の命令から、前記分岐命令のフェッチおよび実行ま
   でに必要とされるサイクルの間にフェッチされた命令を
   すべて分岐遅延スロットとして用いるようにしたことを
   特徴とする、並列演算処理装置における分岐命令処理方
   式。
2. 【請求項２】 複数の機能ユニットと命令メモリとを備
   え、前記命令メモリから複数の命令を同時にフェッチ
   し、フェッチされた命令から同時に実行可能な命令を検
   出し、該検出された同時実行可能な命令を各関連の機能
   ユニットへ発行する並列演算処理装置における、分岐命
   令が含まれるとき、その分岐命令の分岐方向を予測して
   命令を実行する分岐命令処理方式において、 前記命令メモリからフェッチされた命令をプリフェッチ
   して格納するための命令プリフェッチ用キューメモリ手
   段を設け、かつ前記キューメモリ手段の各エントリに、
   そこに格納された命令が分岐予測に従って実行されたこ
   とを示すためのフィールドを設け、このフィールドの値
   に従って対応の命令の実行および実行禁止を制御するよ
   うにしたことを特徴とする、並列演算処理装置における
   分岐命令処理方式。