JPH07122852B2 - パイプライン情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン情報処理装
置に関し、特に分岐命令を含む命令列をパイプライン処
理するパイプライン方式の情報処理装置に関するもので
ある。

【０００２】

【従来の技術】パイプライン処理方式の情報処理装置に
おいて条件分岐命令を含む命令列を実行する場合、この
条件分岐命令を命令実行ステージで実行して分岐条件が
確定するまでは、後続命令の読出しアドレスが決定され
ないために、命令の先行読出し（プリフェッチ）ができ
ず、よってパイプラインの乱れを招き、パイプライン処
理の性能向上が図れない。

【０００３】そこで、この様な条件分岐命令を含む命令
列をパイプライン方式で処理する場合に性能向上を図る
ための種々の方式が提案されている。例えば、ループ処
理に代表される様に、条件分岐命令の分岐先が確率的に
分岐側か非分岐側の一方に片寄る傾向があることを利用
して、前回の分岐方向や分岐確率等の情報を基に、実行
の可能性の高い方向の命令を予測して命令プリフェッチ
を行うことにより、命令プリフェッチの遅れと、それに
伴うパイプラインの乱れをできるだけ少くする分岐予測
方式がある。

【０００４】例えば、特開昭６１−１１７６２５号公報
には、分岐条件の成立／不成立に無関係に、一方の条件
の命令列の実行をパイプライン処理開始し、分岐条件確
定時にこの分岐条件のうち他方の条件が成立した場合に
は、既にこのパイプラインにおいて実行を開始している
上記一方の条件側の命令列をキャンセルする方式が開示
されている。

【０００５】

【発明が解決しようとする課題】この種の分岐予測を用
いたパイプライン処理方式では、分岐予測がはずれた場
合、既にパイプライン処理を開始している先行命令列を
全てキャンセルし、再び正しいアドレスから改めて命令
フェッチから処理を開始する必要があるために、パイプ
ラインの乱れはやはり生じることになり、性能向上は図
れないという欠点がある。

【０００６】また、分岐予測を実現するためには、以前
の分岐方向や分岐確率等の情報を必要とすると共に、分
岐方向の予測のために多量のハードウェアを必要とする
という欠点もある。

【０００７】本発明の目的は、分岐予測を行うことなく
パイプラインの乱れを完全になくして処理性能の向上を
図った分岐命令処理のためのパイプライン情報処理装置
を提供することである。

【０００８】

【課題を解決するための手段】本発明によるパイプライ
ン情報処理装置は、命令列の処理を行うｎ段（ｎは３以
上の整数）のステージを有するパイプライン処理部を有
するパイプライン情報処理装置であって、前記命令列
は、分岐先が分岐命令のｍ命令先（ｍはｎより小さい正
の整数）に予め設定された条件分岐命令を有し、前記パ
イプライン処理部の命令実行ステージにおける前記条件
分岐命令の条件判断結果が分岐成立を示したとき、前記
命令実行ステージの前段から（ｍ−１）段前までのステ
ージを無効化する手段を含むことを特徴とする。

【０００９】本発明による他のパイプライン情報処理装
置は、命令列の処理を行うｎ段（ｎは３以上の整数）の
ステージを有するパイプライン処理部を有するパイプラ
イン情報処理装置であって、前記命令列は、分岐先が分
岐命令のｍ命令先（ｍはｎより小さい正の整数）に予め
設定された条件分岐命令を有し、前記パイプライン処理
部の命令実行ステージにおける前記条件分岐命令の条件
判断結果が分岐成立を示したとき、この条件分岐命令に
続く後続の（ｍ−１）個分の命令の書込みステージにお
ける書込みを禁止する手段を含むことを特徴とする。

【００１０】

【実施例】以下、図面を参照しつつ本発明の実施例につ
き詳述する。

【００１１】図１は本発明の実施例が適用されるパイプ
ライン方式の情報処理装置のブロック図である。本情報
処理装置は制御部３１，演算部３２，主記憶部３３，入
出力部３４から構成される。制御部３１は命令列の処理
をパイプライン方式で行うものであり、そのためのパイ
プライン処理部１０を有している。

【００１２】このパイプライン処理部１０を含む制御部
３１は主記憶部３３に格納されている命令列の読出し，
デコード，オペランドアドレス演算及び演算制御等の各
動作処理をパイプライン方式にて行うものである。

【００１３】演算部３２は制御部３１からの制御信号に
従って主記憶部３３からの読出しデータに対して演算を
行う。主記憶部３３は命令，演算データ，演算結果を記
憶する。入出力部３４は主記憶部３３と外部装置（図示
せず）との間のデータ転送を行い、処理データの入出力
を行う。

【００１４】図２は図１のパイプライン処理部１０の一
実施例を示すブロック図である。このパイプライン処理
部１０は命令フェッチステージ（Ｆステージ）１１，命
令デコードステージ（Ｄステージ）１２，アドレス演算
ステージ（Ａステージ）１３，命令実行ステージ（Ｅス
テージ）１４，演算書込みステージ（Ｗステージ）１５
及びステージ無効化制御回路１６を含んでいる。また、
Ｅステージ１４には条件判定回路１９が設けられてお
り、このＥステージにおける分岐条件の判定結果である
条件成立信号１８を生成する。

【００１５】Ｆステージ１１は命令読出しカウンタによ
り示された主記憶部３３のアドレスから命令の先行読出
し（プリフェッチ）を行う。Ｄステージ１２はＦステー
ジ１１にてプリチェッチされた命令のデコードを行い、
Ａステージ１３はＤステージ１２の命令デコード結果に
よって演算を行ってオペランドのアドレスを算出し、オ
ペランドの読出しを行う。

【００１６】Ｅステージ１４はＤステージ１２のデコー
ド結果に従って演算部３２の演算制御や分岐命令等の制
御命令を実行する。Ｗステージ１５は演算部３２で実行
された演算結果をレジスタやメモリ等の記憶部へ書き込
む制御を行う。

【００１７】条件判定回路１９は条件分岐命令の分岐条
件判定を行って判断結果を出力するものであり、この判
断結果である条件成立信号１８は条件判定回路１９の出
力をステージ無効化制御回路１６へ伝える。ステージ無
効化制御回路１６は条件成立信号１８を入力とし、条件
成立の場合、非分岐側命令の先行処理を既に行って命令
を保持しているＤステージ１２，Ａステージ１３へステ
ージ無効化信号１７ａ，ｂを出力する。このステージ無
効化信号１７ａ，ｂは各ステージ１２，１３が保持する
非分側命令がＥステージ１４に到達しても実行しないよ
うに、非分岐側命令を無効にする。

【００１８】図２に示した情報処理装置の条件分岐命令
の実行時の動作を、２の補数表現の整数を６４で割る図
３に示したプログラム例について図４のタイムチャート
を用いて説明する。２の補数表現の整数を２ⁿ で除算す
る場合、正整数ならそのままｎビット算術右シフトを行
えばよいが、負整数なら（２ⁿ −１）を加えた後ｎビッ
トの算術右シフトを行わなくてはならない。レジスタＲ
０に格納された値を６４で割るプログラムは算術シフト
と条件文を用いた図３に示すような命令列（オブジェク
トプログラム）に変換される。

【００１９】この図３に示すプログラムでは、レジスタ
Ｒ０の値が正整数であった場合、条件分岐命令が成立
し、ラベルＬ１の算術右シフト命令へ分岐し、算術右
シフト命令によってＲ０を６ビット算術右シフトして
Ｒ０／６４を得る。レジスタＲ０の値が負数であった場
合、条件分岐命令が不成立なので非分岐側命令が
実行される。整数加算命令によりレジスタＲ０の値に
６３を加えたのち、算術右シフト命令によりレジスタ
Ｒ０の値を６ビット算術右シフトして（Ｒ０＋６３）／
６４を得るものである。

【００２０】この図３のプログラムの例では、分岐命令
の分岐先が命令であり、従って、分岐命令からｍ
＝３個先に分岐先が予め固定されている場合であり、パ
イプラインステージは図２からｎ＝５段となっている。

【００２１】かかる構成において、Ｒ０の値が正整数で
条件分岐命令が成立する場合の動作を図４のタイムチ
ャートを用いて説明する。ｔ１において命令読出しカウ
ンタのアドレスに従って条件分岐命令をＦステージ１
１にプリフェッチする。ｔ２において条件分岐命令を
Ｆステージ１１からＤステージ１２に送り、Ｄステージ
１２で条件分岐命令の命令デコードを行う。同時に後
続の整数加算命令をＦステージ１１にプリフェッチす
る。

【００２２】従来のパイプライン制御方式の情報処理装
置では条件分岐命令をデコードすると、条件分岐命令を
実行し次の命令読出しアドレスが決定するまで後続の命
令読出しを停止するため、パイプラインの流れに乱れが
生じ実行速度が低下する。

【００２３】しかし、本発明の情報処理装置では、条件
分岐命令をデコードしても、パイプラインを止めるこ
となく非分岐側の加算命令のプリフェッチ以後の処理
を継続する。すなわち、ｔ３においてＡステージ１３で
本条件分岐命令のオペランドのアドレス演算を行い、
レジスタＲ０のオペランドの読出しを開始する。同時に
本発明の情報処理装置では、パイプラインを停止するこ
となく、Ｄステージ１２で加算命令をデコードし、新
たに後続のＮＯＰ命令をＦステージ１１にプリフェッ
チする。

【００２４】ｔ４においてＥステージ１４で条件分岐命
令を実行する。同時にＡステージ１３で加算命令の
アドレス計算と、Ｄステージ１２でＮＯＰ命令の命令
デコードとを行い、さらにＦステージ１１に算術右シフ
ト命令をプリフェッチする。

【００２５】条件判定部１９で条件分岐命令の条件判
断を行った結果、レジスタＲ０の値が正整数で分岐条件
が成立する。条件判定部１９はステージ無効化制御回路
１６へ条件判断の結果を伝える条件成立信号１８を出力
する。ステージ無効化制御回路１６は条件成立信号１８
よりステージ無効化信号１７ａ，ｂを生成し、Ａステー
ジ１３とＤステージ１２へ出力する。

【００２６】ステージ無効化信号１７ａ，ｂによりＡス
テージ１３の加算命令とＤステージ１２のＮＯＰ命令
の非分岐側２命令を無効にし、各命令がＥステージ１
４に到達しても命令を実行しない。各ステージが保持す
る命令を無効にするには有効ビット（Ｖビット）をリセ
ットする等の方法が考えられる。

【００２７】本実施例では、条件分岐先をｍ＝３命令に
仮定しているため、このＥステージ１４のｍ−１＝２ス
テージ前までのＡ，Ｄステージを無効化し、Ｅステージ
１４の３ステージ前のＦステージ１１にプリフェッチし
た算術右シフト命令は無効化しない。尚、処理プログ
ラムに応じてｍの数は変化するが、無効化するのはＥス
テージの前段からｍ−１段前までを無効化する。

【００２８】ｔ５において加算命令がＥステージに到
達するが、加算命令はｔ４のＡステージ１３において
ステージ無効化信号１７により無効になっており、本情
報処理装置は加算命令を実行しない。同時に後続命令
のパイプライン処理が継続され、Ａステージ１３でＮＯ
Ｐ命令のアドレス演算を行い、Ｄステージ１２で算術
右シフトのデコードを行い、Ｆステージで停止命令
のプリチェッチを行う。

【００２９】同様にｔ６でＮＯＰ命令がＥステージに
到達するが、ＮＯＰ命令はｔ４のＤステージにおいて
ステージ無効化信号１７により無効になっており、本情
報処理装置はＮＯＰ命令を実行しない。同時に命令パ
イプライン処理が継続され、Ａステージ１３で算術右シ
フト命令のアドレス演算を行い、Ｄステージ１２で停
止命令の命令デコードを行う。

【００３０】タイムチャートには記載していないがｔ６
において停止命令の後続の命令をＦステージ１１にプ
リフェッチし、以後各サイクル毎に停止命令以降の命
令列をプリフェッチ，デコード，アドレス演算，演算制
御，書込み制御のパイプライン処理を行う。

【００３１】ｔ７においてＥステージ１４に到達した算
術右シフト命令の演算命令の実行制御を行い、制御部
３１より演算部３２へ演算制御信号を出力する。演算部
３２では前記制御信号に従ってＲ０／６４の算術右シフ
トを実行する。

【００３２】ｔ８において演算右シフトがＷステージ
に到達し演算結果の書込み制御を行い、ｔ７で演算した
算術右シフトの演算結果Ｒ０／６４をレジスタＲ０に書
込む。同時に停止命令がＥステージに到達し、命令を
実行した結果情報処理装置は停止する。

【００３３】以上の動作の結果、レジスタＲ０の値が正
整数であった場合、図３のプログラムを実行すると、条
件分岐命令が成立し、ラベルＬ１の算術右シフト命令
を実行し、Ｒ０を６ビット算術右シフトしたＲ０／６
４を得る。

【００３４】Ｒ０の値が負整数で条件分岐命令が不成
立の場合の動作を図５のタイムチャートを用いて説明す
る。ｔ１からｔ３までは前記分岐条件成立の場合と同様
に、条件分岐命令，加算命令，ＮＯＰ命令のパイ
プライン処理を行う。

【００３５】ｔ４において条件判定部１９で条件分岐命
令の条件判定を行い、条件判定の結果レジスタＲ０の
値が負整数で条件不成立のため、本情報処理装置では次
に非分岐側の整数加算命令を実行しなければならな
い。本発明の情報処理装置ではｔ３において、非分岐側
の加算命令，ＮＯＰ命令のプリフェッチ，デコード
がすでに完了しており、条件分岐命令の実行と同時に
夫々Ａステージ１３，Ｄステージ１２でアドレス演算と
命令デコードを行い、さらに算術右シフト命令を新た
にＦステージ１１にプリフェッチする。

【００３６】ｔ５においてＥステージ１４で加算命令
の演算命令実行の制御を行い、制御部３１により演算部
３２へ演算制御信号を出力する。演算部３２ではこの制
御信号に従ってＲ０＋６３の加算命令を実行する。ま
たＡステージ１３でＮＯＰ命令のアドレス演算を行
い、Ｄステージ１２で算術右シフト命令の命令デコー
ドを行い、停止命令をＦステージ１１にプリフェッチ
する。

【００３７】ｔ６においてＷステージ１５では加算命令
のｔ５における演算結果をＲ０へ書込む制御を行う。
同時にＥステージ１４でＮＯＰ命令を実行し、Ａステ
ージ１３で算術右シフト命令のアドレス演算を行い、
Ｄステージ１２で停止命令の命令デコードを行う。

【００３８】ｔ７においてＷステージ１５にはＮＯＰ命
令が到達し、同時にＥステージ１４で算術右シフト命
令の演算命令の実行制御を行い、制御部３１より演算
部３２へ演算制御信号を出力する。演算部３２では前記
制御信号に従って（Ｒ０＋６３）／６４の算術右シフト
命令を実行する。

【００３９】ｔ８においてＷステージ１５で算術右シフ
ト命令の書込み制御を行い、算術右シフトの演算結
果（Ｒ０＋６３）／６４をレジスタＲ０に書込む。

【００４０】以上の結果レジスタＲ０の値が負数であっ
た場合、条件分岐命令が不成立なので非分岐側の整数
加算命令と算術右シフト命令を実行することによ
り、レジスタＲ０に（Ｒ０＋６３）／６４を得る。

【００４１】この実施例では、条件成立の際は非分岐側
命令列を実行せずに３命令後の分岐先命令から実
行を再開し、条件不成立の場合、非分岐側命令列を
実行した後、分岐先命令を実行することにより、パイ
プラインを停止することなく条件分岐命令を実現するこ
てができる。

【００４２】条件分岐命令でない通常の命令では、従来
のパイプラインを有する情報処理装置と同じく、プリチ
ェッチ，命令デコード，アドレス演算，命令実行、書込
み制御のステージを有するパイプライン制御方式の情報
処理装置の動作を行う。

【００４３】通常の分岐予測制御を行うパイプライン制
御情報処理装置と比較するため、図３のプログラムを実
行し、分岐予測失敗が起きた場合のタイムチャートを図
６に示す。

【００４４】ｔ２において条件分岐命令をデコードし
た結果、分岐予測を行うパイプライン制御方式では前回
の分岐方向や分岐確率，命令列中の指示等の情報から、
図６では分岐方向を分岐側と予測し、条件分岐命令の
次に実行する命令として算術シフト命令をプリフェッ
チする。

【００４５】ｔ３においてプリフェッチした命令のパイ
プライン処理を進め、Ａステージで条件分岐命令のア
ドレス演算，Ｄステージで算術右シフトのデコードを
行う。

【００４６】ｔ４において条件分岐命令を実行した結
果、条件不成立で分岐予測が失敗するため、分岐予測し
プリフェッチした命令は全て無効になり、非分岐
側の命令のフェッチから処理を再開する。そのため
分岐予測失敗の場合、パイプラインの乱れが大きく、ス
ムーズなパイプライン処理が困難で命令処理の速度が低
下する。

【００４７】本実施例によって図３のプログラムを実行
する平均処理時間と、従来の分岐予測を行うパイプライ
ン制御方式により図３のプログラムを実行する平均処理
時間とを比較する。ここでＴは情報処理装置の１ステー
ジ処理時間である。

【００４８】 本方式条件成立の場合の処理時間 ＝９Ｔ 本方式条件不成立の場合の処理時間 ＝９Ｔ 分岐予測方式の条件不成立、分岐予測失敗の場合の処理時間＝９Ｔ 分岐予測方式の条件不成立、分岐予測成功の場合の処理時間＝１２Ｔ 分岐予測方式の条件成立，分岐予測失敗の場合の処理時間 ＝１０Ｔ 分岐予測方式の条件成立，分岐予測成功の場合の処理時間 ＝７Ｔ となる。

【００４９】本方式では分岐／非分岐いずれの場合も同
じ処理時間で命令を実行するため、 本方式の平均処理時間 ＝９Ｔ となる。また分岐予測方式の情報処理装置において分岐
命令の予測が成功する確率をαとし、分岐条件が成立す
る確率を０．５とすると、 分岐予測方式の平均処理時間＝０．５×（９Ｔ×α＋１２Ｔ×（１−α）） ＋０．５×（７Ｔ×α＋１０Ｔ×（１−α）） となり、ここで、α＝０．６と仮定すると、 分岐予測方式の平均処理時間 ＝９．２Ｔ となる。

【００５０】この結果が示すように、本方式の条件分岐
命令を有する情報処理装置は分岐／非分岐の規則性がな
く分岐予測が困難で、非分岐側の実行される命令数が少
いプログラムの実行に適する。また情報処理装置の処理
速度を向上するために命令処理パイプラインのステージ
数ｎが増えても予測失敗の際の失敗コストが増加しな
い。

【００５１】さらに本条件分岐命令は従来の分岐予測方
式と排他的なものではなく、分岐条件の性質により使い
分けるべきものである。従来の分岐予測方式は本方式に
比べ分岐先アドレスに制限がなく、分岐予測の精度が良
い場合に有効である。本方式は分岐条件に規則性がなく
分岐予測しにくい場合、パイプラインの段数が長く分岐
予測が失敗した場合の失敗コストが大きい場合に有効で
ある。

【００５２】図７はパイプライン処理部１０の他の実施
例を示すブロック図であり、図２と同等部分は同一符号
にて示している。本実施例では、条件判断の結果を書込
み無効化制御回路２６へ伝える条件成立信号１８より書
込み無効化制御信号２７を生成する書込み無効化制御回
路２６が設けられており、この信号２７によりＷステー
ジでの演算結果書込みを行わないことを指示する。

【００５３】図３に示したプログラムにおいてＲ０の値
が正整数で条件分岐命令が成立する場合の動作を図８
のタイムチャートを用いて説明する。

【００５４】条件分岐命令をＥステージ１４で実行す
るまでのｔ１からｔ３までの間は、先の図２の実施例と
同じ動作であり、パイプラインを停止することなく、条
件分岐命令，加算命令，ＮＯＰ命令の処理を行
う。

【００５５】ｔ４においてＥステージ１４で条件判断を
行った結果、レジスタＲ０の値が正整数で分岐条件が成
立するための分岐を実行する。分岐条件が成立する場
合、条件判定部１９から条件成立信号１８を書込み無効
化制御回路２６へ出力する。書込み無効化制御信号２７
は条件成立信号１８を受け、該信号を保持する。

【００５６】ｔ５で加算命令がＥステージに到達し、
Ｒ０＋６３の加算命令が実行される。ただしｔ５では演
算が実行されるだけで演算結果のレジスタへの書込みは
まだ行わない。同時に後続命令のパイプライン処理が継
続され、Ａステージ１３でＮＯＰ命令のアドレス演算
を行い、Ｄステージ１２で算術右シフト命令のデコー
ドを行い、Ｆステージで停止命令のプリフェッチを行
う。

【００５７】ｔ６において非分岐側の加算命令がＷス
テージ１５へ到達する。ｔ４において分岐条件が成立し
た結果、条件成立信号１８を書込み無効化制御回路２６
が保持し、書込み無効化制御回路２６は非分岐側命令列
がＷステージ１５に到達するタイミングでＷステージ１
５へ書込み無効化信号２７を出力する。

【００５８】書込み無効化信号２７は加算命令の演算
結果のＲ０レジスタへの書込みを阻止し、加算命令を
実行しない場合と同じ効果を得る。ｔ７において非分岐
側のＮＯＰ命令がＷステージに到達する。

【００５９】何等かの演算結果の書込みを伴う命令なら
ばｔ６の時と同様に書込み無効化制御回路２６がＷステ
ージ１５へ書込み無効化制御信号２７を出力し、演算結
果の書込みを阻止する。同時にｔ７においてＥステージ
１４に到達した算術右シフト命令の演算を実行する。
制御部３１より演算部３２へ演算制御信号を出力し、演
算部３２では前記制御信号に従ってＲ０／６４の算術右
シフトを実行する。

【００６０】ｔ８において算術右シフト命令がＷステ
ージに到達する。算術右シフト命令は分岐先命令なの
で演算結果の書込みが必要であり、ｔ７で演算した算術
右シフトの演算結果Ｒ０／６４をＲ０レジスタに書込
む。

【００６１】この動作の結果、先の実施例と同じく、レ
ジスタＲ０の値が正整数であった場合、図３のプログラ
ムを実行すると、条件分岐命令が成立し、ラベルＬ１
の算術右シフト命令を実行し、Ｒ０を６ビット算術右
シフトしたＲ０／６４を得る。

【００６２】Ｒ０の値が負整数で条件分岐命令が不成
立の場合、先の実施例の条件分岐命令不成立の場合と同
じく、図５のタイミングで図３のプログラムを実行す
る。

【００６３】本実施例でも、分岐先が分岐命令からｍ＝
３だけ先となっているので、ｍ−１＝２個分の命令のＷ
ステージ１５における書込みを禁止しており、ｍに応じ
て書込み禁止数はｍ−１となる。

【００６４】図９は本発明の更に別の実施例のパイプラ
イン処理部１０のブロック図であり、分岐命令の中に無
効化すべき範囲を規定する情報ｍをもち、ターゲットデ
コーダ８１が条件分岐命令中の情報ｍをデコードする。
ターゲット伝達信号８２がターゲットデコーダ８１の出
力をステージ無効化制御回路１６へ伝える。

【００６５】分岐条件が成立した場合、ターゲット伝達
信号８２に従ってステージ無効化制御回路１６はステー
ジ無効化信号１７ａ，ｂを出力するステージの範囲を制
御することによって無効化する命令数を制御し、分岐先
をパイプラインの段数以内の範囲で制御する。

【００６６】情報ｍに従ってステージ無効化信号１８を
Ａステージ１３に出力し、Ａステージ１３に保持した命
令だけを無効化すれば、分岐先は該条件命令の２命令後
になる。

【００６７】情報ｍに従ってステージ無効化信号１８を
Ｆステージ１１，Ｄステージ１２，Ａステージ１３に出
力し、各ステージが保持した命令を無効化すれば、分岐
先は該条件分岐命令の４命令後になる。

【００６８】

【発明の効果】以上説明したように、本発明の情報処理
装置では僅かなハードウェアの追加により条件分岐命令
による命令処理パイプラインの乱れを減少させ、情報処
理装置の実行速度を向上することができる。

【００６９】最近のユーザーインタフェースを重視する
情報処理装置使用環境では、ポインティングデバイスや
ウィンドウシステムを用いた対話処理に代表されるよう
な、ユーザーからの不規則で予測しにくい入力データの
処理の割合が多い。このような不規則で予測しにくいプ
ログラムの実行に本方式の情報処理装置は適している。

【００７０】また情報処理装置の処理速度を向上する目
的で命令処理パイプラインのステージ数が多くなるほ
ど、分岐予測方式では予測失敗のコストが高くなる。そ
れに対して本方式の条件分岐命令では予測失敗によるコ
ストの増加がなく、命令処理パイプラインのステージ数
が多くなるほど非分岐側で実行できる命令数が増え、プ
ログラムの自由度が大きくなる特徴を有する。

【図面の簡単な説明】

【図１】本発明の実施例が適用されるパイプライン情報
処理装置のブロック図である。

【図２】本発明の一実施例のパイプライン処理部のブロ
ック図である。

【図３】本発明の実施例に用いる分岐命令を有する命令
列の一例を示す図である。

【図４】本発明の一実施例の一動作例を示すタイムチャ
ートである。

【図５】本発明の一実施例の他の動作例を示すタイムチ
ャートである。

【図６】従来のパイプライン処理動作例を示すタイムチ
ャートである。

【図７】本発明の他の実施例のパイプライン処理部のブ
ロック図である。

【図８】図７のブロックの動作例を示すタイムチャート
である。

【図９】本発明の更に他の実施例のパイプライン処理部
のブロック図である。

【符号の説明】

１０ パイプライン処理部 １１ 命令プリフェッチステージ １２ 命令デコードステージ １３ アドレス演算ステージ １４ 命令実行ステージ １５ 演算結果書込みステージ １６ ステージ無効化制御回路 １９ 条件判定回路 ２６ 書込み無効化制御回路 ３１ 制御部 ３２ 演算部 ３３ 主記憶部 ３４ 入出力部 ８１ ターゲットデコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令列の処理を行うｎ段（ｎは３以上の
   整数）のステージを有するパイプライン処理部を有する
   パイプライン情報処理装置であって、前記命令列は、分
   岐先が分岐命令のｍ命令先（ｍはｎより小さい正の整
   数）に予め設定された条件分岐命令を有し、前記パイプ
   ライン処理部の命令実行ステージにおける前記条件分岐
   命令の条件判断結果が分岐成立を示したとき、前記命令
   実行ステージの前段から（ｍ−１）段前までのステージ
   を無効化する手段を含むことを特徴とするパイプライン
   情報処理装置。
2. 【請求項２】 命令列の処理を行うｎ段（ｎは３以上の
   整数）のステージを有するパイプライン処理部を有する
   パイプライン情報処理装置であって、前記命令列は、分
   岐先が分岐命令のｍ命令先（ｍはｎより小さい正の整
   数）に予め設定された条件分岐命令を有し、前記パイプ
   ライン処理部の命令実行ステージにおける前記条件分岐
   命令の条件判断結果が分岐成立を示したとき、この条件
   分岐命令に続く後続の（ｍ−１）個分の命令の書込みス
   テージにおける書込みを禁止する手段を含むことを特徴
   とするパイプライン情報処理装置。