JPH05199403A - 二値イメージ縮小装置 - Google Patents
二値イメージ縮小装置Info
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- JPH05199403A JPH05199403A JP4006584A JP658492A JPH05199403A JP H05199403 A JPH05199403 A JP H05199403A JP 4006584 A JP4006584 A JP 4006584A JP 658492 A JP658492 A JP 658492A JP H05199403 A JPH05199403 A JP H05199403A
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Abstract
(57)【要約】
【目的】本発明は、疑似多階調イメージを間引き処理し
て縮小する二値イメージ縮小装置に於いて、組織ディザ
のディザ周期に従う所定の周期で間引き位置を変化させ
る手段を有してなることを特徴とする。 【構成】上位スケール値を保持するスケール上位レジス
タ１２Ａと、下位スケール値を保持するスケール下位レ
ジスタ１２Ｂと、スケール下位レジスタ１２Ｂに保持さ
れた下位スケール値をディザ周期に従い累積加算する加
算器１３及びレジスタ１１と、スケール上位レジスタ１
２Ａに保持された上位スケール値と加算器１３のキャリ
ー出力とを加算する加算器１４と、加算器１４の出力を
アドレスとしてディザ周期に従うビット幅のビットパタ
ーンを出力するＲＯＭ１５と、ＲＯＭ１５より出力され
るビットパターンを入力ドットに順次対応させ間引き制
御信号として出力するシフトレジスタ１６とを具備して
なることを特徴とする。
て縮小する二値イメージ縮小装置に於いて、組織ディザ
のディザ周期に従う所定の周期で間引き位置を変化させ
る手段を有してなることを特徴とする。 【構成】上位スケール値を保持するスケール上位レジス
タ１２Ａと、下位スケール値を保持するスケール下位レ
ジスタ１２Ｂと、スケール下位レジスタ１２Ｂに保持さ
れた下位スケール値をディザ周期に従い累積加算する加
算器１３及びレジスタ１１と、スケール上位レジスタ１
２Ａに保持された上位スケール値と加算器１３のキャリ
ー出力とを加算する加算器１４と、加算器１４の出力を
アドレスとしてディザ周期に従うビット幅のビットパタ
ーンを出力するＲＯＭ１５と、ＲＯＭ１５より出力され
るビットパターンを入力ドットに順次対応させ間引き制
御信号として出力するシフトレジスタ１６とを具備して
なることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ファクシミリ
装置、電子ファイリング装置等の二値イメージを扱う装
置に於いて、ｎ＊ｎのマトリクスを用いた組織ディザ法
による疑似多階調イメージを間引き処理して縮小する際
に適用される二値イメージ縮小装置に関する。
装置、電子ファイリング装置等の二値イメージを扱う装
置に於いて、ｎ＊ｎのマトリクスを用いた組織ディザ法
による疑似多階調イメージを間引き処理して縮小する際
に適用される二値イメージ縮小装置に関する。
【０００２】
【従来の技術】ファクシミリ装置、電子ファイリング装
置等の二値イメージを扱う装置に於いては、ｎ＊ｎのマ
トリクスによる組織的ディザ法により二値化表現された
階調画像（疑似多階調イメージ）を縮小処理する際、縮
小倍率によってモアレが目立つという問題がある。
置等の二値イメージを扱う装置に於いては、ｎ＊ｎのマ
トリクスによる組織的ディザ法により二値化表現された
階調画像（疑似多階調イメージ）を縮小処理する際、縮
小倍率によってモアレが目立つという問題がある。
【０００３】その具体例を挙げると、従来では、例えば
６４ドットを４８％縮小して３０ドットにする場合、そ
の間引きによる縮小処理は図４に示すような間引き処理
を行なっていた。
６４ドットを４８％縮小して３０ドットにする場合、そ
の間引きによる縮小処理は図４に示すような間引き処理
を行なっていた。
【０００４】この際、間引き位置（“０”の位置）は、
任意倍率の拡大・縮小を行ないたい場合は倍率をもとに
ＤＤＡ（Digital Differential Analaizer ；ディジタ
ル微分解析器）により求める。ここで倍率をＮ／Ｍ（Ｎ
＜Ｍ）とすると、 ＤＤＡの初期値＝Ｎ＊１００００ＨをＭで割った剰り ＤＤＡのスケール値＝Ｎ＊１００００Ｈ／Ｍ で求め、図５に示すような回路で処理する。図５の例に
於いては、 Ｎ＝１ＥＨ（３０） Ｍ＝４０Ｈ（６４） から ＤＤＡの初期値＝modulo（１ＥＨ＊１００００Ｈ／４０
Ｈ）＝００００Ｈ ＤＤＡのスケール値＝１ＥＨ＊１００００Ｈ／４０Ｈ＝
７８００Ｈ とし、図５に示す累積加算用レジスタ２１に初期値、ス
ケールレジスタ２２にスケール値をそれぞれ設定する。
任意倍率の拡大・縮小を行ないたい場合は倍率をもとに
ＤＤＡ（Digital Differential Analaizer ；ディジタ
ル微分解析器）により求める。ここで倍率をＮ／Ｍ（Ｎ
＜Ｍ）とすると、 ＤＤＡの初期値＝Ｎ＊１００００ＨをＭで割った剰り ＤＤＡのスケール値＝Ｎ＊１００００Ｈ／Ｍ で求め、図５に示すような回路で処理する。図５の例に
於いては、 Ｎ＝１ＥＨ（３０） Ｍ＝４０Ｈ（６４） から ＤＤＡの初期値＝modulo（１ＥＨ＊１００００Ｈ／４０
Ｈ）＝００００Ｈ ＤＤＡのスケール値＝１ＥＨ＊１００００Ｈ／４０Ｈ＝
７８００Ｈ とし、図５に示す累積加算用レジスタ２１に初期値、ス
ケールレジスタ２２にスケール値をそれぞれ設定する。
【０００５】そして上記レジスタ２１に、入力１ドット
毎にクロック（ＣＬＯＣＫ）を入力すると、加算器
（Ａ）２３のアダー出力とキャリー（ＣＡＲＲＹ）出力
は以下のように変化する。 回数 アダー出力 ＣＡＲＲＹ出力 １ ７８００Ｈ ０ ２ Ｆ０００Ｈ ０ ３ ６８００Ｈ １ ４ Ｅ０００Ｈ ０ ５ ５８００Ｈ １ ６ Ｄ０００Ｈ ０ ７ ４８００Ｈ １ ８ Ｃ０００Ｈ ０ ９ ３８００Ｈ １ 以下これを繰り返す。
毎にクロック（ＣＬＯＣＫ）を入力すると、加算器
（Ａ）２３のアダー出力とキャリー（ＣＡＲＲＹ）出力
は以下のように変化する。 回数 アダー出力 ＣＡＲＲＹ出力 １ ７８００Ｈ ０ ２ Ｆ０００Ｈ ０ ３ ６８００Ｈ １ ４ Ｅ０００Ｈ ０ ５ ５８００Ｈ １ ６ Ｄ０００Ｈ ０ ７ ４８００Ｈ １ ８ Ｃ０００Ｈ ０ ９ ３８００Ｈ １ 以下これを繰り返す。
【０００６】
【発明が解決しようとする課題】上記した従来の縮小処
理手段に於いては、組織ディザ法等による周期性を持つ
疑似多階調イメージに於いて、図４に示したように、入
力イメージの濃度が一定でも、間引き位置によっては出
力画像の濃度が周期的に変化してしまいモアレが目立つ
という欠点があった。
理手段に於いては、組織ディザ法等による周期性を持つ
疑似多階調イメージに於いて、図４に示したように、入
力イメージの濃度が一定でも、間引き位置によっては出
力画像の濃度が周期的に変化してしまいモアレが目立つ
という欠点があった。
【０００７】本発明は上記実情に鑑みなされたもので、
一般に良く用いられるｎ＊ｎのマトリクスを用いた組織
ディザ法による疑似多階調イメージの縮小処理時に於い
て倍率に依存して生じるモアレを抑制するイメージ縮小
装置を提供することを目的とする。
一般に良く用いられるｎ＊ｎのマトリクスを用いた組織
ディザ法による疑似多階調イメージの縮小処理時に於い
て倍率に依存して生じるモアレを抑制するイメージ縮小
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、疑似多階調イ
メージを間引き処理して縮小する二値イメージ縮小装置
に於いて、縮小倍率にディザ周期を乗じた結果の整数部
の値を上位スケール値として保持するスケール上位レジ
スタ（１２Ａ）と、縮小倍率にディザ周期を乗じた結果
の小数部の値を下位スケール値として保持するスケール
下位レジスタ（１２Ｂ）と、上記スケール下位レジスタ
に保持された下位スケール値をディザ周期に従い累積加
算する第１の加算器（１３）及びレジスタ（１１）と、
上記スケール上位レジスタに保持された上位スケール値
と上記第１の加算器の出力とを加算し、上記第１の加算
器のキャリー出力を含まない値であるとき同値に固有の
第１の選択値（ＲＯＭアドレス）を出力し、上記第１の
加算器のキャリー出力を含む値であるとき同値に固有の
第２の選択値を出力する第２の加算器（１４）と、上記
第２の加算器より第１の選択値が出力されたときディザ
周期に従うビット幅で第１の選択値に従うｎ個の“１”
をもつ“１”，“０”の組合わせパターンを出力し、第
２の選択値が出力されたときディザ周期に従うビット幅
で第２の選択値に従うｎ＋１個の“１”をもつ“１”，
“０”の組合わせパターンを出力するＲＯＭ（１５）と
を具備し、上記ＲＯＭより出力される“１”，“０”の
組合わせパターンを入力ドットに順次対応させて、上記
上記間引きパターン出力手段より出力される“１”に対
応する入力ドットを選択的に出力する構成としたことを
特徴とする。
メージを間引き処理して縮小する二値イメージ縮小装置
に於いて、縮小倍率にディザ周期を乗じた結果の整数部
の値を上位スケール値として保持するスケール上位レジ
スタ（１２Ａ）と、縮小倍率にディザ周期を乗じた結果
の小数部の値を下位スケール値として保持するスケール
下位レジスタ（１２Ｂ）と、上記スケール下位レジスタ
に保持された下位スケール値をディザ周期に従い累積加
算する第１の加算器（１３）及びレジスタ（１１）と、
上記スケール上位レジスタに保持された上位スケール値
と上記第１の加算器の出力とを加算し、上記第１の加算
器のキャリー出力を含まない値であるとき同値に固有の
第１の選択値（ＲＯＭアドレス）を出力し、上記第１の
加算器のキャリー出力を含む値であるとき同値に固有の
第２の選択値を出力する第２の加算器（１４）と、上記
第２の加算器より第１の選択値が出力されたときディザ
周期に従うビット幅で第１の選択値に従うｎ個の“１”
をもつ“１”，“０”の組合わせパターンを出力し、第
２の選択値が出力されたときディザ周期に従うビット幅
で第２の選択値に従うｎ＋１個の“１”をもつ“１”，
“０”の組合わせパターンを出力するＲＯＭ（１５）と
を具備し、上記ＲＯＭより出力される“１”，“０”の
組合わせパターンを入力ドットに順次対応させて、上記
上記間引きパターン出力手段より出力される“１”に対
応する入力ドットを選択的に出力する構成としたことを
特徴とする。
【０００９】
【作用】本発明は、組織ディザが、通常、４＊４又は８
＊８マトリクスである点に着目し、間引き位置を「８」
を周期として変化するような発生器を用意した。これは
図３に示すような値を出力するＲＯＭを用意し、このＲ
ＯＭを用いて図１に示す回路でビットパターン発生器を
構成する。ＤＤＡは入力８ドットにつき１回クロックを
入力し、ＲＯＭの出力につながるシフトレジスタ（Ｓ
Ｒ）は入力１ドット毎に１回シフトしてビットパターン
を発生する。このビットパターンが”１”のとき、入力
画素を間引き出力する。図１に示す回路には、先に示し
た従来例と同様に６４ドットの入力を４８％縮小して３
０ドットにするとき、以下のように計算した値を設定し
動作させる。 スケール値＝１ＥＨ＊１００００Ｈ／４０Ｈの小数部切
り上げ＝７８００Ｈ 初期値＝００００Ｈ スケール値上位には７８００Ｈの最上位３ビットの
「３」を設定し、スケール値下位には７８００Ｈの下位
１３ビットの１８００Ｈを設定する。この場合、実際の
動作は動作説明の項で解説するが、出力のビットパター
ンは以下のようになる。 「0001010101010101010101010101010100010101010101010101010101010101」 この結果、得られる出力（間引き出力）は図２に示すよ
うになる。
＊８マトリクスである点に着目し、間引き位置を「８」
を周期として変化するような発生器を用意した。これは
図３に示すような値を出力するＲＯＭを用意し、このＲ
ＯＭを用いて図１に示す回路でビットパターン発生器を
構成する。ＤＤＡは入力８ドットにつき１回クロックを
入力し、ＲＯＭの出力につながるシフトレジスタ（Ｓ
Ｒ）は入力１ドット毎に１回シフトしてビットパターン
を発生する。このビットパターンが”１”のとき、入力
画素を間引き出力する。図１に示す回路には、先に示し
た従来例と同様に６４ドットの入力を４８％縮小して３
０ドットにするとき、以下のように計算した値を設定し
動作させる。 スケール値＝１ＥＨ＊１００００Ｈ／４０Ｈの小数部切
り上げ＝７８００Ｈ 初期値＝００００Ｈ スケール値上位には７８００Ｈの最上位３ビットの
「３」を設定し、スケール値下位には７８００Ｈの下位
１３ビットの１８００Ｈを設定する。この場合、実際の
動作は動作説明の項で解説するが、出力のビットパター
ンは以下のようになる。 「0001010101010101010101010101010100010101010101010101010101010101」 この結果、得られる出力（間引き出力）は図２に示すよ
うになる。
【００１０】このように、入力イメージの組織ディザの
周期と、ＲＯＭで用意するパターンの幅を揃えて、図２
に示すような間引き処理を行なうことにより、倍率に依
存して生じる出力イメージの濃度の周期的な変化を低減
することができ、モアレを抑制できる。
周期と、ＲＯＭで用意するパターンの幅を揃えて、図２
に示すような間引き処理を行なうことにより、倍率に依
存して生じる出力イメージの濃度の周期的な変化を低減
することができ、モアレを抑制できる。
【００１１】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例による装置の構成を示す
ブロック図である。
する。図１は本発明の一実施例による装置の構成を示す
ブロック図である。
【００１２】図１に於いて、１１はスケール下位の累積
加算値が保持されるレジスタであり、加算器（Ａ）１３
のキャリー（ＣＡＲＲＹ）を除く出力をクロック（ＣＬ
ＯＣＫ）入力に伴ってロードする。動作開始時は「０」
が設定されている。クロック（ＣＬＯＣＫ）は縮小処理
の対象となる画素入力が８ドット到来する毎に１回入力
される。
加算値が保持されるレジスタであり、加算器（Ａ）１３
のキャリー（ＣＡＲＲＹ）を除く出力をクロック（ＣＬ
ＯＣＫ）入力に伴ってロードする。動作開始時は「０」
が設定されている。クロック（ＣＬＯＣＫ）は縮小処理
の対象となる画素入力が８ドット到来する毎に１回入力
される。
【００１３】１２Ａはスケール値の最上位３ビットの値
が設定されるスケール上位レジスタであり、ここでは上
記したように、７８００Ｈの最上位３ビットの「３」が
設定される。
が設定されるスケール上位レジスタであり、ここでは上
記したように、７８００Ｈの最上位３ビットの「３」が
設定される。
【００１４】１２Ｂはスケール値の下位１３ビットの値
が設定されるスケール下位レジスタであり、ここでは上
記したように、７８００Ｈの下位１３ビットの１８００
Ｈが設定される。
が設定されるスケール下位レジスタであり、ここでは上
記したように、７８００Ｈの下位１３ビットの１８００
Ｈが設定される。
【００１５】１３はレジスタ１１に保持された値とスケ
ール下位レジスタ１２Ｂに保持された値とを加算する第
１の加算器（Ａ）であり、桁上が生じたとき、キャリー
（ＣＡＲＲＹ＝“１”）が出力される。
ール下位レジスタ１２Ｂに保持された値とを加算する第
１の加算器（Ａ）であり、桁上が生じたとき、キャリー
（ＣＡＲＲＹ＝“１”）が出力される。
【００１６】１４はスケール上位レジスタ１２Ａに保持
された値と加算器（Ａ）１３のキャリー（ＣＡＲＲＹ）
出力とを加算する第２の加算器（Ａ）であり、スケール
上位の値（０〜７）に、加算器（Ａ）１３のキャリー
（ＣＡＲＲＹ）出力（１又は０）を加算する。加算結果
は桁上りを含み４ビットとなる。
された値と加算器（Ａ）１３のキャリー（ＣＡＲＲＹ）
出力とを加算する第２の加算器（Ａ）であり、スケール
上位の値（０〜７）に、加算器（Ａ）１３のキャリー
（ＣＡＲＲＹ）出力（１又は０）を加算する。加算結果
は桁上りを含み４ビットとなる。
【００１７】１５は加算器１４の出力（４ビット）をア
ドレスとして入力し、図３に示すような８ビットの値を
出力するＲＯＭである。ここでは加算器（Ａ）１３のキ
ャリー（ＣＡＲＲＹ）出力がないとき（“０”のと
き）、アドレス３が指定されてビットパターン（“００
０１０１０１”）が出力され、加算器（Ａ）１４のキャ
リー（ＣＡＲＲＹ）出力があったとき（“１”のと
き）、アドレス４が指定されてビットパターン（“０１
０１０１０１”）が出力される。
ドレスとして入力し、図３に示すような８ビットの値を
出力するＲＯＭである。ここでは加算器（Ａ）１３のキ
ャリー（ＣＡＲＲＹ）出力がないとき（“０”のと
き）、アドレス３が指定されてビットパターン（“００
０１０１０１”）が出力され、加算器（Ａ）１４のキャ
リー（ＣＡＲＲＹ）出力があったとき（“１”のと
き）、アドレス４が指定されてビットパターン（“０１
０１０１０１”）が出力される。
【００１８】１６はＲＯＭ１５の出力（８ビット）を入
力１ドット毎に１回シフトしてビットパターン出力を得
るシフトレジスタ（ＳＲ）であり、ここでは図３に示す
アドレス３又はアドレス４のいずれかのビットパターン
（“０００１０１０１”／“０１０１０１０１”）が選
択的に出力され、図２に示すような間引き出力となる。
ここでは“１”のとき対応する入力画素を出力し、
“０”のとき対応する入力画素を間引く。ここで図１乃
至図３を参照して本発明の一実施例に於ける動作を説明
する。
力１ドット毎に１回シフトしてビットパターン出力を得
るシフトレジスタ（ＳＲ）であり、ここでは図３に示す
アドレス３又はアドレス４のいずれかのビットパターン
（“０００１０１０１”／“０１０１０１０１”）が選
択的に出力され、図２に示すような間引き出力となる。
ここでは“１”のとき対応する入力画素を出力し、
“０”のとき対応する入力画素を間引く。ここで図１乃
至図３を参照して本発明の一実施例に於ける動作を説明
する。
【００１９】ここでは、６４ドットの入力を４８％縮小
して３０ドットにする場合を例にしているので、スケー
ル値＝７８００Ｈ、初期値＝００００であり、従ってス
ケール上位レジスタ１２Ａには７８００Ｈの最上位３ビ
ットの「３」が設定され、スケール下位レジスタ１２Ｂ
には７８００Ｈの下位１３ビットの１８００Ｈが設定さ
れる。
して３０ドットにする場合を例にしているので、スケー
ル値＝７８００Ｈ、初期値＝００００であり、従ってス
ケール上位レジスタ１２Ａには７８００Ｈの最上位３ビ
ットの「３」が設定され、スケール下位レジスタ１２Ｂ
には７８００Ｈの下位１３ビットの１８００Ｈが設定さ
れる。
【００２０】又、レジスタ１１には初期値として「０」
が設定される。このレジスタ１１のクロック入力端には
縮小処理の対象となる画素入力が８ドット到来する毎に
クロック（ＣＬＯＣＫ）が１つ入力される。上記各初期
設定の後、入力画素に対する縮小倍率に従う間引き処理
のための間引きパターンの生成処理が開始される。
が設定される。このレジスタ１１のクロック入力端には
縮小処理の対象となる画素入力が８ドット到来する毎に
クロック（ＣＬＯＣＫ）が１つ入力される。上記各初期
設定の後、入力画素に対する縮小倍率に従う間引き処理
のための間引きパターンの生成処理が開始される。
【００２１】この処理は、入力画素が８ドット到来する
毎に、レジスタ１１の値（初期値＝０）とスケール下位
レジスタ１２Ｂの値（１８００Ｈ）が加算器１３により
加算されてレジスタ１１にその累積加算値が貯えられ
る。この際、桁上がりあるとキャリー（ＣＡＲＲＹ）出
力端に“１”が出力される。
毎に、レジスタ１１の値（初期値＝０）とスケール下位
レジスタ１２Ｂの値（１８００Ｈ）が加算器１３により
加算されてレジスタ１１にその累積加算値が貯えられ
る。この際、桁上がりあるとキャリー（ＣＡＲＲＹ）出
力端に“１”が出力される。
【００２２】この加算器１３の加算処理に伴って、その
キャリー（ＣＡＲＲＹ）出力が次段の加算器１４により
スケール上位レジスタ１２Ａの値に加算される。ここで
は、加算器（Ａ）１３のキャリー（ＣＡＲＲＹ）出力が
ないとき（“０”のとき）、「３」が出力され、加算器
（Ａ）１４のキャリー（ＣＡＲＲＹ）出力があったとき
（“１”のとき）、「４」が出力される。
キャリー（ＣＡＲＲＹ）出力が次段の加算器１４により
スケール上位レジスタ１２Ａの値に加算される。ここで
は、加算器（Ａ）１３のキャリー（ＣＡＲＲＹ）出力が
ないとき（“０”のとき）、「３」が出力され、加算器
（Ａ）１４のキャリー（ＣＡＲＲＹ）出力があったとき
（“１”のとき）、「４」が出力される。
【００２３】この加算器１４の出力（４ビット）は、Ｒ
ＯＭ１５のアドレスとなり、加算器１４より「３」が出
力されたときは“０００１０１０１”のビットパターン
が出力され、「４」が出力されたときは“０１０１０１
０１”のビットパターンが出力される。
ＯＭ１５のアドレスとなり、加算器１４より「３」が出
力されたときは“０００１０１０１”のビットパターン
が出力され、「４」が出力されたときは“０１０１０１
０１”のビットパターンが出力される。
【００２４】ＲＯＭ１５より出力された８ビット幅のビ
ットパターン（“０００１０１０１”／“０１０１０１
０１”）はシフトレジスタ（ＳＲ）１６にセットされ、
画素入力タイミングに同期して１ビットずつ順次出力さ
れる。
ットパターン（“０００１０１０１”／“０１０１０１
０１”）はシフトレジスタ（ＳＲ）１６にセットされ、
画素入力タイミングに同期して１ビットずつ順次出力さ
れる。
【００２５】この際の各部の状態遷移を以下に示す。但
し、（イ）は入力ドット位置、（ロ）は加算器１３の出
力、（ハ）は加算器１３のキャリー（ＣＡＲＲＹ）出
力、（ニ）は加算器１４の出力、（ホ）はＲＯＭ１５の
出力、（ヘ）はシフトレジスタ１６のビットパターン出
力である。 （イ） （ロ） （ハ） （ニ） （ホ） （ヘ） 0 1800H 0 3 00010101 0 1 1800H 0 3 00010101 0 2 1800H 0 3 00010101 0 3 1800H 0 3 00010101 1 4 1800H 0 3 00010101 0 5 1800H 0 3 00010101 1 6 1800H 0 3 00010101 0 7 1800H 0 3 00010101 1 8 1000H 1 4 01010101 0 9 1000H 1 4 01010101 1 10 1000H 1 4 01010101 0 11 1000H 1 4 01010101 1 12 1000H 1 4 01010101 0 13 1000H 1 4 01010101 1 14 1000H 1 4 01010101 0 15 1000H 1 4 01010101 1 16 1000H 1 4 01010101 0 17 1000H 1 4 01010101 1 18 1000H 1 4 01010101 0 19 1000H 1 4 01010101 1 20 1000H 1 4 01010101 0 21 1000H 1 4 01010101 1 22 1000H 1 4 01010101 0 23 1000H 1 4 01010101 1 24 1000H 1 4 01010101 0 25 1000H 1 4 01010101 1 26 1000H 1 4 01010101 0 27 1000H 1 4 01010101 1 28 1000H 1 4 01010101 0 29 1000H 1 4 01010101 1 30 1000H 1 4 01010101 0 31 1000H 1 4 01010101 1 32 1800H 0 3 00010101 0 33 1800H 0 3 00010101 0 34 1800H 0 3 00010101 0 35 1800H 0 3 00010101 １ 36 1800H 0 3 00010101 0 37 1800H 0 3 00010101 1 38 1800H 0 3 00010101 0 39 1800H 0 3 00010101 1 40 1000H 1 4 01010101 0 41 1000H 1 4 01010101 1 42 1000H 1 4 01010101 0 43 1000H 1 4 01010101 1 44 1000H 1 4 01010101 0 45 1000H 1 4 01010101 1 46 1000H 1 4 01010101 0 47 1000H 1 4 01010101 1 48 1000H 1 4 01010101 0 49 1000H 1 4 01010101 1 50 1000H 1 4 01010101 0 51 1000H 1 4 01010101 1 52 1000H 1 4 01010101 0 53 1000H 1 4 01010101 1 54 1000H 1 4 01010101 0 55 1000H 1 4 01010101 1 56 1000H 1 4 01010101 0 57 1000H 1 4 01010101 1 58 1000H 1 4 01010101 0 59 1000H 1 4 01010101 1 60 1000H 1 4 01010101 0 61 1000H 1 4 01010101 1 62 1000H 1 4 01010101 0 63 1000H 1 4 01010101 1
し、（イ）は入力ドット位置、（ロ）は加算器１３の出
力、（ハ）は加算器１３のキャリー（ＣＡＲＲＹ）出
力、（ニ）は加算器１４の出力、（ホ）はＲＯＭ１５の
出力、（ヘ）はシフトレジスタ１６のビットパターン出
力である。 （イ） （ロ） （ハ） （ニ） （ホ） （ヘ） 0 1800H 0 3 00010101 0 1 1800H 0 3 00010101 0 2 1800H 0 3 00010101 0 3 1800H 0 3 00010101 1 4 1800H 0 3 00010101 0 5 1800H 0 3 00010101 1 6 1800H 0 3 00010101 0 7 1800H 0 3 00010101 1 8 1000H 1 4 01010101 0 9 1000H 1 4 01010101 1 10 1000H 1 4 01010101 0 11 1000H 1 4 01010101 1 12 1000H 1 4 01010101 0 13 1000H 1 4 01010101 1 14 1000H 1 4 01010101 0 15 1000H 1 4 01010101 1 16 1000H 1 4 01010101 0 17 1000H 1 4 01010101 1 18 1000H 1 4 01010101 0 19 1000H 1 4 01010101 1 20 1000H 1 4 01010101 0 21 1000H 1 4 01010101 1 22 1000H 1 4 01010101 0 23 1000H 1 4 01010101 1 24 1000H 1 4 01010101 0 25 1000H 1 4 01010101 1 26 1000H 1 4 01010101 0 27 1000H 1 4 01010101 1 28 1000H 1 4 01010101 0 29 1000H 1 4 01010101 1 30 1000H 1 4 01010101 0 31 1000H 1 4 01010101 1 32 1800H 0 3 00010101 0 33 1800H 0 3 00010101 0 34 1800H 0 3 00010101 0 35 1800H 0 3 00010101 １ 36 1800H 0 3 00010101 0 37 1800H 0 3 00010101 1 38 1800H 0 3 00010101 0 39 1800H 0 3 00010101 1 40 1000H 1 4 01010101 0 41 1000H 1 4 01010101 1 42 1000H 1 4 01010101 0 43 1000H 1 4 01010101 1 44 1000H 1 4 01010101 0 45 1000H 1 4 01010101 1 46 1000H 1 4 01010101 0 47 1000H 1 4 01010101 1 48 1000H 1 4 01010101 0 49 1000H 1 4 01010101 1 50 1000H 1 4 01010101 0 51 1000H 1 4 01010101 1 52 1000H 1 4 01010101 0 53 1000H 1 4 01010101 1 54 1000H 1 4 01010101 0 55 1000H 1 4 01010101 1 56 1000H 1 4 01010101 0 57 1000H 1 4 01010101 1 58 1000H 1 4 01010101 0 59 1000H 1 4 01010101 1 60 1000H 1 4 01010101 0 61 1000H 1 4 01010101 1 62 1000H 1 4 01010101 0 63 1000H 1 4 01010101 1
【００２６】このようにしてシフトレジスタ（ＳＲ）１
６より出力されるビットパターンに従い入力画素が間引
き処理される。ここでは“１”のとき対応する入力画素
を出力し、“０”のとき対応する入力画素を間引く。
６より出力されるビットパターンに従い入力画素が間引
き処理される。ここでは“１”のとき対応する入力画素
を出力し、“０”のとき対応する入力画素を間引く。
【００２７】このような処理によって得られた縮小後の
画素出力（間引き出力）を図２に示す。この図から分か
るように、前述した図４、図５に示す従来技術による間
引き処理に比べ、出力イメージの濃度の変化が著しく少
なくなり、モアレが抑制される。
画素出力（間引き出力）を図２に示す。この図から分か
るように、前述した図４、図５に示す従来技術による間
引き処理に比べ、出力イメージの濃度の変化が著しく少
なくなり、モアレが抑制される。
【００２８】尚、上記した各パラメータ、レジスタ構成
等は実施例に限定されるものではなく、他のパラメータ
値、レジスタ構成等に於いても上記実施例と同様のモア
レ抑制機能を実現できる。
等は実施例に限定されるものではなく、他のパラメータ
値、レジスタ構成等に於いても上記実施例と同様のモア
レ抑制機能を実現できる。
【００２９】
【発明の効果】以上詳記したように本発明によれば、疑
似多階調イメージを間引き処理して縮小する二値イメー
ジ縮小装置に於いて、組織ディザのディザ周期に従う所
定の周期で間引き位置を変化させる処理手段を有してな
る構成としたことにより、倍率に依存して生じる出力イ
メージの濃度の周期的な変化を低減することができ、モ
アレを抑制できる。
似多階調イメージを間引き処理して縮小する二値イメー
ジ縮小装置に於いて、組織ディザのディザ周期に従う所
定の周期で間引き位置を変化させる処理手段を有してな
る構成としたことにより、倍率に依存して生じる出力イ
メージの濃度の周期的な変化を低減することができ、モ
アレを抑制できる。
【図１】本発明の一実施例に於ける装置の構成を示すブ
ロック図。
ロック図。
【図２】図１に示す実施例の間引き処理例を示す図。
【図３】図１に示す実施例のＲＯＭの出力パターンを示
す図。
す図。
【図４】従来装置の構成による間引き処理例を示す図。
【図５】従来の装置の構成を示すブロック図。
１１…レジスタ、１２Ａ…スケール上位レジスタ、１２
Ｂ…スケール下位レジスタ、１３，１４…加算器
（Ａ）、１５…ＲＯＭ、１６…シフトレジスタ（Ｓ
Ｒ）。
Ｂ…スケール下位レジスタ、１３，１４…加算器
（Ａ）、１５…ＲＯＭ、１６…シフトレジスタ（Ｓ
Ｒ）。
Claims (3)
- 【請求項１】 疑似多階調イメージを間引き処理して縮
小する二値イメージ縮小装置に於いて、組織ディザのデ
ィザ周期に従う所定の周期で間引き位置を変化させる処
理手段を有してなることを特徴とする二値イメージ縮小
装置。 - 【請求項２】 疑似多階調イメージを間引き処理して縮
小する二値イメージ縮小装置に於いて、 縮小倍率にディザ周期を乗じた結果の整数部の値を上位
スケール値として保持する第１の保持手段と、 縮小倍率にディザ周期を乗じた結果の小数部の値を下位
スケール値として保持する第２の保持手段と、 上記第２の保持手段に保持された下位スケール値をディ
ザ周期に従い累積加算する第１の加算手段、及び第３の
保持手段と、 上記第１の保持手段に保持された上位スケール値と上記
第１の加算手段の出力とを加算し、上記第１の加算手段
のキャリー出力を含まない値であるとき同値に固有の第
１の選択値を出力し、上記第１の加算手段のキャリー出
力を含む値であるとき同値に固有の第２の選択値を出力
する第２の加算手段と、 上記第２の加算手段より第１の選択値が出力されたとき
ディザ周期に従うビット幅で第１の選択値に従うｎ個の
“１”をもつ“１”，“０”の組合わせパターンを出力
し、第２の選択値が出力されたときディザ周期に従うビ
ット幅で第２の選択値に従うｎ＋１個の“１”をもつ
“１”，“０”の組合わせパターンを出力する間引きパ
ターン出力手段とを具備し、 上記間引きパターン出力手段より出力される“１”，
“０”の組合わせパターンを入力ドットに順次対応させ
て、上記上記間引きパターン出力手段より出力される
“１”に対応する入力ドットを選択的に出力することを
特徴とする二値イメージ縮小装置。 - 【請求項３】 入力の組織ディザ法による疑似多階調イ
メージに対し、そのディザ周期Ｔの整数倍又は整数分の
１の周期Ｔa で、Ｔa より小さいｎ又はｎ＋１個の
“１”をもつＴa ビット幅の論理パターンを生成する第
１の回路と、 縮小倍率Ｎ／Ｍ以下でかつＮ／Ｍに最も近いｎ／Ｔa の
値を保持する第２の回路と、 上記Ｎ／Ｍからｎ／Ｔa を除いた値を保持する第３の回
路と、 上記第３の回路に保持された値をＴa ドット毎に加算し
桁あふれを除く累計加算値を保持する第４の回路と、 上記第２の回路で保持した値と上記第４の回路の出力と
を加算し、上記第１の回路に、上記第４の回路が桁あふ
れを生じたときｎ＋１個の“１”をもつパターンの出力
を指示し、上記第４の回路が桁あふれを生じないときｎ
個の“１”をもつパターンの出力を指示する第５の回路
とを具備し、 上記第１の回路より出力されるＴa ビット幅の“１”，
“０”の組合わせパターンを入力ドットに順次対応させ
て上記第１の回路より出力される“１”に対応する入力
ドットを選択的に出力することを特徴とする二値イメー
ジ縮小装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006584A JPH05199403A (ja) | 1992-01-17 | 1992-01-17 | 二値イメージ縮小装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006584A JPH05199403A (ja) | 1992-01-17 | 1992-01-17 | 二値イメージ縮小装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199403A true JPH05199403A (ja) | 1993-08-06 |
Family
ID=11642379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006584A Pending JPH05199403A (ja) | 1992-01-17 | 1992-01-17 | 二値イメージ縮小装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8363964B2 (en) | 2009-04-08 | 2013-01-29 | Sony Corporation | Signal processing apparatus, signal processing method, and program |
-
1992
- 1992-01-17 JP JP4006584A patent/JPH05199403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8363964B2 (en) | 2009-04-08 | 2013-01-29 | Sony Corporation | Signal processing apparatus, signal processing method, and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |