JP3025437B2 - 元のデジタル画像を処理する方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置に関
し、特に、デジタル画像を均一にスケーリングする方法
及び装置と、デジタル画像を実時間二次元に均一スケー
リングする装置に関する。

【０００２】

【従来の技術】デジタル画像を合成する能力は、コンピ
ュータのマルチメディア用途において最も重要である。
一般に、デジタル画像は、それが他のデジタル画像と合
成される前に前処理される。前処理は、通常、デジタル
画像のサイズを引伸ばしたり（これ以後、スケーリング
アップと称する）、デジタル画像のサイズを減少させた
り（これ以後、スケーリングダウンと称する）、デジタ
ル画像の選択した部分をカットしたり、デジタル画像の
選択した部分を他の位置にシフトする等して行なわれ
る。

【０００３】デジタル画像のスケーリングアップ及びス
ケーリングダウンは、通常、特別にプログラムされたコ
ンピュータによって行われる。スケーリングアップは、
デジタル画像の各２つの走査線の線形補間を行ない、そ
れらの間に挿入された少なくとも１つの補間された走査
線を得、また、各走査線の各２つの画像データの線形補
間を行ない、それらの間に挿入された少なくとも１つの
補間された画像データを得ることによって達成される。
スケーリングダウンは、デジタル画像の走査線のうち幾
つかを削除し、また、残りの走査線の各々の画像データ
のうち幾つかを削除することによって達成される。

【０００４】デジタル画像のスケーリングアップでは、
コンピュータによる元の画像データの線形補間は比較的
遅い。従って、欧州特許第００７９５４２Ａ２号明細書
及び英国特許第ＧＢ２２２６４７１Ａ号明細書に開示さ
れているような各種専用ハードウェア装置が、デジタル
画像の実時間スケーリングアップができるように開発さ
れている。

【０００５】

【発明が解決しようとする課題】 不幸にして、これら専
用ハードウェア装置のほとんどは、デジタル画像のスケ
ーリングアップを限られた範囲までしかできない。そし
て、（Ｎ）本の走査線でデジタル画像をスケーリングア
ップするとき、均一性を維持するため、等しい数の補間
走査線を元のデジタル画像の元の走査線の各２つの間に
挿入できるようにするため、補間されるべき走査線の合
計数は、（Ｎ−１）の倍数でなければならない。同じこ
とが（Ｎ’）個の画像データで走査線をスケーリングア
ップする時にも言える。

【０００６】従って、従来のスケーリングアップ装置
は、補間走査線（或いは、１走査線当たりの補間画素デ
ータ）の合計数が（Ｎ−１）（或いは、（Ｎ’−１））
の倍数でないとき、デジタル画像を、（Ｎ）本の走査線
（或いは、１走査線当たり（Ｎ’）個の画素データ）で
均一にスケーリングすることができない。加えて、従来
のスケーリングアップ装置は、デジタル画像を水平及び
垂直の両方向にスケーリングアップしかできず、デジタ
ル画像を水平及び垂直のどの方向にもスケーリングダウ
ンすることができない。

【０００７】従って、本発明の第１の目的は、デジタル
画像を均一にスケーリングする方法及び装置を提供する
ことにある。 特に、本発明の１つの目的は、補間走査線
或いは１走査線当たりの補間画素データの合計数が、走
査線の元の数−１或いは走査線当たりの画素データの元
の数−１の倍数でない場合でも、水平及び垂直方向のう
ち少なくとも１つの方向にデジタル画像を均一にスケー
リングアップする方法及び装置を提供することにある。

【０００８】本発明の他の目的は、水平及び垂直のどの
方向にもデジタル画像を均一にスケーリングダウンもで
きる方法及び装置を提供することにある。近年、デジタ
ル画像の二次元スケーリングは、特殊グラフィックプロ
セッサーを利用して画像のいろいろな引伸ばしや縮小を
行ない、或いは専用ハードウェア装置を使って同様な効
果を達成している。先ず元の画像をフレームメモリに記
憶して、その元の画像は、しかる後第一のディメンショ
ンにスケールされ、その結果、一次元スケール画像がフ
レームメモリに記憶される。そのスケールされた画像
は、しかる後第二のディメンションにスケールされて、
結果として二次元スケール画像が出力装置、例えばコン
ピュータのディスプレイやプリンターへ送られる前にフ
レームメモリに記憶される。従来のスケーリング法は比
較的大きめなメモリが要求されるので費用の有効性がな
く、特に高い拡大率で使用されるとなおさらである。加
うるに、従来のスケーリング法は、上記のように、その
一次元スケール画像は第２のディメンションへ記憶され
る前にフレームメモリに記憶され、またその二次元スケ
ール画像は出力装置に送られる前にフレームメモリに記
憶される等と処理ステージが多いので比較的効率が悪
く、したがって、実況ビデオ放送には適しない。

【０００９】上記に鑑み、本発明の第２の目的は、デジ
タル画像の実時間二次元の均一スケーリングが可能な装
置を提供することである。特に、費用有効性に富み効率
が高い実況ビデオ放送に適する装置を提供することを目
的とする。

【００１０】

【課題を解決するための手段】上記本発明の第１の目的
を達成するため、本発明の１つの見地によると、均一に
スケーリングされた所望のデジタル画像を得るために元
のデジタル画像を処理する方法において、前記元のデジ
タル画像は数（Ｎ）の順次的な元の画像データを有し、
前記所望のデジタル画像は数（Ｍ）の順次的な所望の画
像データを有し、さらに該数（Ｍ）は前記数（Ｎ）より
も大きく、前記方法は、第１の線形補間器を提供し、前
記第１の線形補間器が元の画像データの（ｎ）番目及び
（ｎ＋１）番目のものの線形補間を実行し、（Ｍ−Ｎ）
を（Ｎ−１）で割った結果余り（Ｓ）を生じるときまた
（ｎ）が条件（ｎ＋１）＊（Ｓ）≧（ｓ）＊（Ｎ）、こ
こで（ｓ）は１から（Ｓ）の範囲、を満足する最小数で
あるとき、それらの間に挿入された残りの補間画像デー
タを生成するように制御する段階よりなる。

【００１１】本発明の他の見地によると、均一にスケー
リングされた所望のデジタル画像を得るために元のデジ
タル画像を処理する方法において、前記元のデジタル画
像は数（Ｎ）の順次的な元の画像データを有し、前記所
望のデジタル画像は前記数（Ｎ）よりも小さい数（Ｍ）
の順次的な所望の画像データを有し、前記方法は、 （Ｉ
−１）メモリユニットにおける前記元の画像データを記
憶し、 （Ｉ−２）前記元の画像データの第１番目のもの
を出力するために前記メモリユニットを制御するアドレ
ス発生器を提供し、 （Ｉ−３）前記数（Ｎ）を前記数
（Ｍ）で割った結果生ずる余りである数（Ｕ）をデータ
レジスタに記憶し、 （Ｉ−４）前記数（Ｕ）と前記デー
タレジスタに記憶されている数とを加算し和を求め、
（Ｉ−５）前記和を前記数（Ｍ）と比較し、 （Ｉ−６）
前記メモリユニットを制御して前記元の画像データの他
の１つを出力するように前記アドレス発生器を活性化
し、前記元の画像データの前記他の１つは、前記メモリ
ユニットによって出力されたすぐ前の元の画像データか
ら、前記和が前記数（Ｍ）よりも小さいときは数（Ｎ）
を数（Ｍ）で割った結果生ずる商に等しい数（Ｖ）だ
け、また前記和が前記数（Ｍ）に少なくとも等しいとき
は数（Ｖ＋１）だけオフセットされ、 （Ｉ−７）前記和
が前記数（Ｍ）に少なくとも等しいとき前記数（Ｍ）を
前記和から減算し、前記データレジスタにおける結果的
に生じた差を記憶し；また、前記和が前記数（Ｍ）より
も小さいとき前記データレジスタにおける前記和を記憶
し、 （Ｉ−８）前記段階（Ｉ−４）から（Ｉ−７）を、
（Ｍ）個の元の画像データが前記メモリユニットによっ
て出力されるまで繰り返す段階よりなる。

【００１２】本発明のさらに他の見地によると、均一に
スケーリングされた所望のデジタル画像を得るために元
のデジタル画像を処理する装置において、前記元のデジ
タル画像は数（Ｎ）の順次的な元の画像データを有し、
前記所望のデジタル画像は数（Ｍ）の順次的な所望の画
像データを有し、該数（Ｍ）は前記数（Ｎ）よりも大き
く、前記装置は、線形補間器と、前記線形補間器に接続
され、前記線形補間器が元の画像データの（ｎ）番目及
び（ｎ＋１）番目のものの線形補間を実行し、（Ｍ−
Ｎ）を（Ｎ−１）で割った結果余り（Ｓ）を生じるとき
また（ｎ）が条件 （ｎ＋１）＊（Ｓ）≧（ｓ）＊
（Ｎ）、ここで（ｓ）は１から（Ｓ）の範囲、を満足す
る最小数であるとき、それらの間に挿入された残りの補
間画像データを生成するように制御する制御手段とより
なる。

【００１３】本発明のさらに他の見地によると、均一に
スケーリングされた所望のデジタル画像を得るために元
のデジタル画像を処理する装置において、前記元のデジ
タル画像は数（Ｎ）の順次的な元の画像データを有し、
前記所望のデジタル画像は数（Ｍ）の順次的な所望の画
像データを有し、該数（Ｍ）は前記数（Ｎ）よりも小さ
く、前記装置は、 前記元の画像データを記憶するメモリ
ユニットと、 前記メモリユニットに接続され前記元の画
像データの第１番目のものを出力するために前記メモリ
ユニットを制御するアドレス発生器と、 前記数（Ｎ）を
前記数（Ｍ）で割った結果生ずる余りである数（Ｕ）を
生成する生成手段と、 データレジスタと、 前記生成手段
及び前記データレジスタに接続されて前記数（Ｕ）と前
記データレジスタに記憶されている数とを加算し和を求
める加算手段と、 前記加算手段、前記アドレス発生器、
及び前記データレジスタに接続され、前記和を前記数
（Ｍ）と比較し、前記メモリユニットを制御して前記元
の画像データの他の１つを出力するように前記アドレス
発生器を活性化し、前記元の画像データの前記他の１つ
は、前記メモリユニットによって出力されたすぐ前の元
の画像データから、前記和が前記数（Ｍ）よりも小さい
ときは数（Ｎ）を数（Ｍ）で割った結果生ずる商に等し
い数（Ｖ）だけ、また、前記和が前記数（Ｍ）に少なく
とも等しいときは数（Ｖ＋１）だけオフセットされる計
算手段とよりなり、前記計算手段は、前記和が前記数
（Ｍ）に少なくとも等しいとき前記数（Ｍ）と前記デー
タレジスタにおける前記和との差を記憶し、前記和が前
記数（Ｍ）よりも小さいとき前記データレジスタにおけ
る前記和を記憶する。

【００１４】上記本発明の第２の目的を達成するため、
本発明は、元のデジタル画像を処理して均一にスケール
された所望のデジタル画像を得ることができる装置であ
る。この装置は、元のデジタル画像を記憶するためのフ
レームメモリを含んでおり、元のデジタル画像は順次的
な元の走査線の数（Ｎ）と各走査線毎の順次的な元の画
素データの数（Ｎ’）を有している。この装置はさら
に、順次的な所望の走査線の数（Ｍ）を得るために、垂
直方向で元のデジタル画像をスケーリングする垂直スケ
ーリングセットと、各走査線ごとの順次的な所望の画素
データの数（Ｍ’）を得るために、水平方向において垂
直スケーリングユニットからの所望の走査線をスケーリ
ングする水平スケーリングユニットとを含んでいる。

【００１５】垂直スケーリングユニットに、数（Ｍ）が
数（Ｎ）より大きいときに元のデジタル画像をスケール
させるため、垂直スケーリングユニットは、フレームメ
モリと接続して、フレームメモリからの元の走査線の
（ｎ＋１）番目のものを記憶するラインメモリと、この
ラインメモリと接続して、元の走査線の（ｎ）番目のも
のを記憶するラインバッファと、ラインメモリ及びライ
ンバッファと接続する第１の線形補間器と、フレームメ
モリ、ラインバッファ及び第１の線形補間器と接続する
垂直スケーリングコントローラとを含んでいる。垂直ス
ケーリングコントローラは、ラインメモリ及びラインバ
ッファに元の走査線を記憶させるのを制御し、並びに第
１の線形補間器を制御して、ラインメモリ及びラインバ
ッファからの元の走査線の（ｎ）番目と（ｎ＋１）番目
のものの線形補間を実行させ、（Ｍ−Ｎ）を（Ｎ−１）
で割った結果の余りが（Ｓ）であるとき、及び（ｎ）
が、条件（ｎ＋１）×（Ｓ）≧（ｓ）×（Ｎ），但し
（ｓ）が１から（Ｓ）までを満たす最小数であるとき、
元の走査線の（ｎ）番目と（ｎ＋１）番目のものの間に
挿入された残りの補間走査線を生成する。

【００１６】垂直スケーリングユニットに、数（Ｍ）が
数（Ｎ）より小さいときに元のデジタル画像をスケール
させるため、垂直スケーリングユニットは、フレームメ
モリと接続して、フレームメモリを制御してラインメモ
リに記憶される元の走査線の第１番目のものを出力させ
る第１のアドレス発生器と、数（Ｎ）を数（Ｍ）で割っ
た結果の余りである数（Ｕ）を生成する第１の生成手段
と、第１のデータレジスタと、第１の生成手段及び第１
のデータレジスタと接続して、数（Ｕ）と第１のデータ
レジスタに記憶された数とを加算して和を得る第１の加
算手段と、第１の加算手段、第１のアドレス発生器及び
第１のデータレジスタと接続して前記和と前記数を比較
すると共に、第１のアドレス発生器を促してフレームメ
モリがラインメモリに記憶される元の走査線の他のもの
を出力するように制御する第１の計算手段とを含み、前
記元の走査線の他のものは、その直ぐ前の同じくフレー
ムメモリより出力された元の走査線から、和が数（Ｍ）
より小さい場合は数（Ｎ）を数（Ｍ）で割った結果生ず
る商と等しい数（Ｖ）だけ、和が少なくとも数（Ｍ）と
等しい場合は数（Ｖ＋１）だけをそれぞれオフセットさ
れる。第１の計算手段は、和が少なくとも数（Ｍ）に等
しいときに、数（Ｍ）と第１のデータレジスタにある和
との差を記憶し、和が数（Ｍ）より小さいときは、和を
第１のデータレジスタに記憶させる。

【００１７】水平スケーリングユニットに、数（Ｍ’）
が数（Ｎ’）より大きいときに元の垂直スケーリングユ
ニットからの所望の走査線をスケールさせるため、水平
スケーリングユニットは、第１の線形補間器と接続して
該第１の線形補間器からの走査線の１つにおける画素デ
ータの（ｎ’＋１）番目のものを記憶するドットレジス
タと、ドットレジスタと接続して前記走査線の１つにお
ける画素データの（ｎ’）番目のものを記憶するドット
バッファと、ドットレジスタ及びドットバッファと接続
する第２の線形補間器と、ラインメモリ、ラインバッフ
ァ、ドットバッファ及び第２の線形補間器と接続した水
平スケーリングコントローラとを含んでいる。水平スケ
ーリングコントローラは、ドットレジスタ及びドットバ
ッファに画素データを記憶させるのを制御し、並びに第
２の線形補間器を制御して、ドットレジスタ及びドット
バッファからの画素データの（ｎ’）番目と（ｎ’＋
１）番目のものの線形補間を実行させ、（Ｍ’−Ｎ’）
を（Ｎ’−１）で割った結果の余りが（Ｓ’）であると
き、及び（ｎ’）が条件（ｎ’＋１）×（Ｓ’）≧
（ｓ’）×（Ｎ’），但し（ｓ’）が１から（Ｓ’）ま
でを満たす最小数であるとき、画素データの（ｎ’）番
目と（ｎ’＋１）番目のものの間に挿入された残りの補
間画素データを生成する。

【００１８】水平スケーリングユニットに、数（Ｍ’）
が数（Ｎ’）より小さいときに垂直スケーリングユニッ
トからの所望の走査線をスケールさせるため、水平スケ
ーリングコントローラは、ラインメモリと接続して該ラ
インメモリを制御し、元の走査線の１つの元の画素デー
タの第１番目のものを出力させる第２のアドレス発生器
と、数（Ｎ’）を数（Ｍ’）で割った余りである数
（Ｕ’）を発生する第２の生成手段と、第２のデータレ
ジスタと、第２の生成手段及び第２のデータレジスタと
接続して、数（Ｕ’）と第２のデータレジスタに記憶さ
れた数とを加算して和を得る第２の加算手段と、第２の
加算手段、第２のアドレス発生器及び第２のデータレジ
スタと接続して前記和と前記数（Ｍ’）を比較すると共
に、第２のアドレス発生器を促してラインメモリが元の
走査線の１つの元の画素データの他のものを出力するよ
うに制御する第２の計算手段とを含み、前記元の走査線
の１つの元の画素データの他のものは、その直ぐ前の同
じくラインメモリから出力された元の画素データから、
和が数（Ｍ’）より小さい場合は数（Ｎ’）を数
（Ｍ’）で割った結果生ずる商と等しい数（Ｖ’）だ
け、和が少なくとも数（Ｍ’）と等しい場合は数（Ｖ’
＋１）だけをそれぞれオフセットされる。第２の計算手
段は、和が少なくとも数（Ｍ’）に等しいときに、数
（Ｍ’）と第２のデータレジスタにある和との差を記憶
し、和が数（Ｍ’）より小さいときは、和を第２のデー
タレジスタに記憶させる。

【００１９】水平スケーリングユニットの第２の線形補
間器の出力は、直接出力装置に供給することができる。

【００２０】

【発明の実施の形態】本発明の他の特徴及び利点は、以
下の好適な実施例の詳細な説明において、添付した図面
を参照して明らかにする。図１を参照するに、本発明に
係わるデジタル画像を均一にスケーリングする装置の好
適な実施例が、垂直スケーリングユニットと水平スケー
リングユニットとを含めて示されている。垂直スケーリ
ングユニットは、デジタル画像を垂直方向にスケーリン
グアップ或いはスケーリングダウンすることができ、ラ
インメモリ３，ラインバッファ４，バイリニア加算器
５，及び垂直スケーリングコントローラ６を含んでい
る。水平スケーリングユニットは、デジタル画像を水平
方向にスケーリングアップ或いはスケーリングダウンす
ることができ、ドットレジスタ７，ドットバッファ８，
バイリニア加算器９，及び水平スケーリングコントロー
ラ１０を含んでいる。

【００２１】使用においては、好適な実施例の装置を使
用して処理されるデジタル画像は、先ずフレームメモリ
２に記憶される。デジタル画像は、画像デコーダ或いは
画像キャプチャリングシステムから得られる。垂直スケ
ーリングコントローラ６は、フレームメモリ２がデジタ
ル画像の選択した走査線をラインメモリ３に供給するよ
うに制御する。垂直スケーリングコントローラ６はさら
に、ラインバッファ４がラインメモリ３から以前の走査
線を記憶するように制御する。バイリニア加算器５は、
ラインメモリ３及びラインバッファ４から走査線データ
を受信し、垂直スケーリングコントローラ６からの一対
の重み係数α，１−αに従って、バイリニア補間を実行
する。

【００２２】該バイリニア加算器５の出力はドットレジ
スタ７が受信し、水平スケーリングコントローラ１０
は、ドットバッファ８がドットレジスタ７から以前の画
素データを記憶するように制御する。バイリニア加算器
９は、ドットレジスタ７及びドットバッファ８からの画
素データを受信し、水平スケーリングコントローラ１０
からの一対の重み係数α，１−αに従って、バイリニア
補間を実行する。

【００２３】図２は、バイリニア加算器５の電気回路ブ
ロック系統図である。図示のように、ラインバッファ４
からの走査線データは、フレームメモリ２におけるデジ
タル画像の（ｎ）番目の走査線に対応し、係数１−αで
乗算される。一方、ラインメモリ３からの走査線データ
は、フレームメモリ２におけるデジタル画像の（ｎ＋
１）番目の走査線に対応し、係数αで乗算される。その
結果生ずる積は、次に互いに加えられ、係数αが分数、
即ち０或いは１に等しくないとき補間走査線が得られ
る。バイリニア加算器５の動作は、引き続きの段落で詳
細に説明する。

【００２４】バイリニア加算器９の構造は、図２で示し
たバイリニア加算器５と似ており、バイリニア加算器９
では、ドットバッファ８からの画素データ（バイリニア
加算器５からの走査線データの（Ｎ’）番目の画素デー
タに対応する）に係数１−αを乗算し、ドットレジスタ
７からの画素データ（バイリニア加算器５からの走査線
データの（ｎ’＋１）番目の画素データに対応する）に
係数αを乗算する。従って、ドットレジスタ７は垂直ス
ケーリングユニットのラインメモリ３に相当し、ドット
バッファ８は垂直スケーリングユニットのラインバッフ
ァ４に相当する。

【００２５】図３を参照するに、垂直スケーリングコン
トローラ６は、プログラマブルレジスタセット３０を含
んで示され、該プログラマブルレジスタセット３０は、
フレームメモリ２におけるデジタル画像の元の走査線の
数（Ｎ）を記憶する第１のレジスタ３０ａ，補間或いは
削除される走査線の数（▲Ｎ）を記憶する第２のレジス
タ３０ｂ，及び垂直方向のデジタル画像のスケーリング
アップ或いはスケーリングダウンを示すために使用され
るＩＮＣ／ＤＥＣフラグ３８を記憶する第３のレジスタ
３０ｃを含む。垂直スケーリングコントローラ６はさら
に、前記第１，第２及び第３のレジスタ３０ａ，３０
ｂ，３０ｃの内容を読む第１，第２及び第３の計算回路
３１，３２，３３を含んでいる。第１の計算回路３１
は、（▲Ｎ）を（Ｎ−１）で割った結果生ずる商Ｔを出
力し、第２の計算回路３２は、（▲Ｎ）を（Ｎ−１）で
割った結果生ずる余りＳを出力する。商Ｔは、フレーム
メモリ２に記憶されているデジタル画像の元の走査線の
各２つの間に挿入された補間走査線の最小数に相当し、
余りＳは、デジタル画像がスケーリングアップされると
き、フレームメモリ２に記憶されているデジタル画像の
元の走査線の間に均一に分布される残りの補間走査線の
合計数に相当する。第３の計算回路３３は、（Ｎ）を
（Ｎ−▲）で割った結果生ずる余りＵを出力する。余り
Ｕは、デジタル画像がスケーリングダウンされるとき、
フレームメモリ２に記憶されているデジタル画像から削
除された残りの走査線の合計数に相当する。

【００２６】２入力セレクタ３４は、第３の計算回路３
３からの余りＵを受信する第１入力と第２の計算回路３
２から余りＳを受信する第２入力を有する。セレクタ３
４はさらに、第３のレジスタ３０ｃからＩＮＣ／ＤＥＣ
フラグ３８を受信する制御入力を有している。セレクタ
３４の出力は、剰余分配器３５によって受信される。剰
余分配器３５はさらに、第１の計算回路３１から商Ｔを
受信し、第３のレジスタ３０ｃからＩＮＣ／ＤＥＣフラ
グ３８を受信する制御入力と、アルファ列発生器３６及
びアドレス発生器３７に接続される制御出力とを有して
いる。剰余分配器３５は、残りの補間段階が、デジタル
画像のスケーリングアップの間のいつに行なわれるの
か、また残りの走査線が、デジタル画像のスケーリング
ダウンの間にいつ削除されるのかを決定する。アルファ
列発生器３６は、第１の計算回路３１からの商Ｔと、第
３のレジスタ３０ｃからのＩＮＣ／ＤＥＣフラグとを受
信し、バイリニア加算器５に対して係数α，１−αを、
ラインバッファ４に対して記憶命令信号を発生する（図
１参照）。アドレス発生器３７もまた、第１の計算回路
３１からの商Ｔと、第３のレジスタ３０ｃからのＩＮＣ
／ＤＥＣフラグ３８とを受信し、ラインアドレスデータ
をフレームメモリ２に供給する。

【００２７】図４を参照するに、剰余分配器３５は、
（Ｎ）と（▲Ｎ）との差を出力する計算回路４０と、２
入力セレクタ４１を含み、該２入力セレクタ４１は、計
算回路４０の出力を受信する第１入力、第１のレジスタ
３０ａからの数（Ｎ）を受信する第２入力、及び第３の
レジスタ３０ｃからのＩＮＣ／ＤＥＣフラグ３８を受信
する制御入力を有している。中間データレジスタ５６
は、セレクタ３４（図３参照）の出力４２を受信し、２
入力加算器４３の入力のうちの１つに接続されている出
力を有している。加算器４３の他方の入力は、セレクタ
３４の出力４２を受信する。加算器４３の出力及びセレ
クタ４１の出力は、計算回路４４へ入力として供給さ
れ、前者から後者が差し引かれ、加算器４３の出力がセ
レクタ４１の出力より大きいか或いは等しいとき、その
制御出力３９にイネーブル信号が発生する。２入力セレ
クタ４５は、加算器４３の出力を受信する第１入力、加
算器４３とセレクタ４１の出力の差を計算回路４４から
受信する第２入力、計算回路４４の制御出力３９に接続
される制御入力、及び中間データレジスタ５６に接続さ
れる出力を有する。

【００２８】クロック修正回路４６は、元の入力ライン
クロックを受信し、制御出力３９の信号及び第１の計算
回路３１からの商Ｔに従ってラインクロックを修正す
る。元の入力ラインクロックが走査線のディスプレイク
ロックであると、垂直スケーリング動作がなし遂げら
れ、元の画像データを出力装置、例えばプリンター或い
はコンピュータのディスプレイに出力して表示させる。
制御出力３９が論理ハイ状態のとき、クロック修正回路
４６は元の入力ラインクロックの（Ｔ＋２）倍の期間を
有する（Ｔ＋２）分周のクロックを出力し、制御出力３
９が論理ロー状態のとき、クロック修正回路４６は元の
入力ラインクロックの（Ｔ＋１）倍の期間を有する（Ｔ
＋１）分周のクロックを出力する。クロック修正回路４
６の出力及び元の入力ラインクロックは、セレクタ４７
に入力として供給される。第３のレジスタ３０ｃからの
ＩＮＣ／ＤＥＣフラグ３８は、セレクタ４７に制御入力
として供給される。中間データレジスタ５６は、クロッ
ク信号ｍＣｌｏｃｋ１をセレクタ４７から受信する負荷
ピンＬＤを有している。

【００２９】図５を参照するに、アルファ列発生器３６
は、係数発生器３６３を含んでおり、該係数発生器３６
３は、計算回路４４の制御出力３９に接続され、また元
の入力ラインクロックと第１の計算回路３１からの商Ｔ
とを受信する。制御出力３９が論理ハイ状態の時、係数
発生器３６３は、一連の１，１／（Ｔ＋２），２／（Ｔ
＋２），・・・（Ｔ＋１）／（Ｔ＋２）アルファ数を、
それぞれ連続的な（Ｔ＋２）倍のラインクロック周期で
発生し、また、制御出力３９が論理ロー状態のとき、係
数発生器３６３は、一連の１，１／（Ｔ＋１），２／
（Ｔ＋１），・・・（Ｔ）／（Ｔ＋１）アルファ数を、
それぞれ連続的な（Ｔ＋１）倍のクロック周期で発生す
る。セレクタ３６４は、１に固定された第１入力と、係
数発生器３６３の出力を受信する第２入力と、ＩＮＣ／
ＤＥＣフラグ３８を受信する制御入力を有している。セ
レクタ３６４の出力は、係数αであり、減算回路３６５
に入力の１つとして供給される。減算回路３６５の他方
の入力は、１に固定されている。減算回路３６５の出力
の１つは、係数１−αである。減算回路３６５の他方の
出力は、ラインバッファ４（図１参照）用の記憶命令信
号である。減算回路３６５は、係数１−αが零に等しい
とき、即ちα＝１のとき、記憶命令信号を発生する。

【００３０】図６を参照するに、アドレス発生器３７
は、計算回路３７１を有しており、該計算回路３７１
は、（Ｎ）を（Ｎ−▲Ｎ）で割った結果生ずる商Ｖを出
力する。商Ｖは、デジタル画像がスケーリングダウンさ
れるときのフレームメモリ２におけるデジタル画像の選
択された２つの走査線の間のオフセット数に相当する。
商Ｖ及び制御出力３９は、加算器３７２に入力として供
給される。加算器３７２の出力は、セレクタ３７３への
入力の１つとして供給される。セレクタ３７３の他方の
入力は、１に固定されている。ＩＮＣ／ＤＥＣフラグ３
８は、セレクタ３７３の制御入力として供給される。セ
レクタ３７３は、オフセット数を発生し、該オフセット
数は加算器３７４に供給される。加算器３７４の出力
は、アドレスレジスタ３７５に接続される。アドレスレ
ジスタ３７５の出力は、ラインアドレスデータであり、
順に加算器３７４によって受信される。アドレスレジス
タ３７５は、開始入力を有しており、フレームメモリ２
に記憶されている元の走査線の第１番目のもののライン
アドレスをプリセットする。アドレスレジスタ３７５は
さらに、次アドレスの記憶をそこにおいて制御するため
の負荷ピンＬＤを有している。

【００３１】ラッチ回路３７６は、制御出力３９の信号
を、元の入力ラインクロックに従ってサンプル及びホー
ルドする。クロック修正回路３７７は、元の入力ライン
クロックを受信し、ラッチ回路３７６の出力及び第１の
計算回路からの商Ｔに従って、ラインクロックを修正す
る。ラッチ回路３７６の出力が論理ハイ状態のとき、ク
ロック修正回路３７７は、元の入力ラインクロックの
（Ｔ＋２）倍の期間を有する（Ｔ＋２）分周のクロック
を出力し、また、ラッチ回路３７６の出力が論理ロー状
態のとき、クロック修正回路３７７は、元の入力ライン
クロックの（Ｔ＋１）倍の期間を有する（Ｔ＋１）分周
のクロックを出力する。セレクタ３７８は、元の入力ラ
インクロック及びクロック修正回路３７７の出力を受信
し、ＩＮＣ／ＤＥＣフラグ３８によって、そこへの入力
のうち１つを、アドレスレジスタ３７５の負荷ピンＬＤ
において受信されるクロック入力ｍＣｌｏｃｋ２として
出力する。

【００３２】水平スケーリングコントローラ１０の構造
は、ほぼ図３〜図６で示す垂直スケーリングコントロー
ラ６と似ており、両コントローラ６，１０の間に存在す
る微小な違いは、例えば、水平スケーリングローラ１０
において、プログラマブルレジスタセットの第１のレジ
スタは、フレームメモリ２におけるデジタル画像の各元
の走査線ごとの画素データの数（Ｎ’）を記憶するのに
使われ、第２のレジスタは、各走査線の補間或いは削除
するための画素データの数（▲Ｎ’）を記憶するのに使
われ、第３のレジスタは、水平方向におけるデジタル画
像のスケーリングアップ或いはスケーリングダウンの何
れかが実行されるかを表示するＩＮＣ／ＤＥＣフラグを
記憶するために使われる。第１の計算回路は商Ｔ’を発
生し、商Ｔ’は、バイリニア加算器５からの走査線デー
タの各２つの画素データの間に挿入された補間画素デー
タの最小数に相当する。第２の計算回路は余りＳ’を発
生し、余りＳ’は、デジタル画像がスケールアップされ
た際のバイリニア加算器５からの画素データの間におい
て均等分配された残りの補間画素データの合計数に相当
する。第３の計算回路は余りＵ’を発生し、余りＵ’
は、デジタル画像がスケールダウンされた際のバイリニ
ア加算器５からの走査線データから削除された残りの画
素データの合計数に相当する。記憶命令信号の代わり
に、水平スケーリングコントローラ１０のアルファ列発
生器はドットバッファ８のためにラッチ命令信号を発生
する。アドレス発生器、アルファ列発生器及び剰余分配
器に出力するクロックは元の画素クロックであり、この
元の画素クロックがディスプレイドットクロックである
と、これにより水平スケーリング動作が行なわれ、同時
に出力装置のディスプレイに対して元の画像データを出
力することができる。水平スケーリングコントローラ１
０におけるアドレスレジスタのアドレス出力はドットア
ドレスであり、ラインメモリ３及びラインバッファ４を
制御するに用いられる。したがって、水平方向でのスケ
ーリングアップ中、もしもあれば、すべての元の走査線
及び補間走査線の（ｎ）番目及び（ｎ＋１）番目のもの
の画素データがバイリニア加算器５を通過する。垂直及
び水平方向のスケーリングダウンの際、元の走査線の選
択された１つの画素データにおけるただ１つの選択され
たものがバイリニア加算器５を通過する。

【００３３】それ故、本実施例は、垂直方向のスケーリ
ングアップ或いはスケーリングダウン及び水平方向のス
ケーリングアップ或いはスケーリングダウンを同時に行
なうことができる。その動作を下記のように説明する。
Ａ．本実施例における垂直スケーリングアップ操作を容
易に理解して頂くため、次の例を挙げて説明をする。そ
の例において、元のデジタル画像は５つの元の走査線及
び各走査線ごとの５つの画素データを具えて、スケール
アップすると、７つの所望の走査線及び各走査線ごとの
５つの画素データを具えた所望のデジタル画像を得られ
る。

【００３４】図３を参照するに、垂直スケーリングコン
トローラ６のプログラマブルレジスタセット３０は、始
めに、第１のレジスタ３０ａには数「５」を記憶し、第
２のレジスタ３０ｂには数「２」を記憶し、第３のレジ
スタ３０ｃには論理“１”を記憶するようにプログラム
される。数「５」は、フレームメモリ２における元のデ
ジタル画像の元の走査線の数（Ｎ）に相当する。数
「２」は、補間される走査線の合計数（▲Ｎ）に相当す
る。第３のレジスタ３０ｃの論理“１”は、元のデジタ
ル画像のスケーリングアップが実行される予定であるこ
とを示す。水平スケーリングコントローラ１０のプログ
ラマブルレジスタセットは、しかる後、各元の走査線に
５つの画素データがあること、各元の走査線に画素デー
タの補間がされていないこと、及び元のデジタル画像の
スケーリングアップが水平方向で実行されることを示す
ようにプログラムされる。

【００３５】第１の計算回路３１は、（▲Ｎ）を（Ｎ−
１）で割った結果生ずる商Ｔを出力する。（▲Ｎ）は
（Ｎ−１）よりも小さいので、商Ｔは０である。第２の
計算回路３２は、（▲Ｎ）を（Ｎ−１）で割った結果生
ずる余りＳを出力する。この例では、余りは２に等し
い。第３の計算回路３３の出力は、セレクタ３４が第２
の計算回路３２の出力をスケーリングアップ動作の間に
剰余分配器３５に供給するので、無関係である。水平ス
ケーリングコントローラ１０における第１，第２及び第
３の計算回路の出力が０になると、その後は水平スケー
リングアップやスケーリングダウンの実行がない。

【００３６】図１及び図３乃至図７を参照するに、アド
レス発生器３７のアドレスレジスタ３７５は、始めに、
フレームメモリ２に記憶されている元の走査線の第１番
目のもののラインアドレスをセットし、フレームメモリ
２が、ラインクロックを開始する前に、元の走査線の第
１番目のものをラインメモリ３に供給するように制御す
る。同時に、余りＳは、中間データレジスタ５６に記憶
され、加算器４３は次に余りＳと中間データレジスタ５
６の内容とを加算する。加算器４３の出力は、このとき
４に等しく、５に等しい数（Ｎ）よりも小さいので、計
算回路４４の制御出力３９は、ロー論理状態となる。セ
レクタ４５は、加算器４３の出力を中間データレジスタ
５６に供給し、また中間データレジスタ５６に供給され
たクロック入力ｍＣｌｏｃｋ１は、（Ｔ＋１）分周クロ
ックであり、これは、商Ｔが０に等しいので、確かに元
の入力ラインクロックに等しい。

【００３７】制御出力３９はロー論理状態で、また商Ｔ
が０に等しいことから、係数発生器３６３は、数「１」
をセレクタ３６４へ供給する。ＩＮＣ／ＤＥＣフラグ３
８は論理“１”なので、セレクタ３６４は、係数発生器
３６３の出力を重み係数αとして選択する。係数αは１
に等しいため、係数１−αは０に等しく、記憶命令信号
が発生され、ラインバッファ４が元の走査線の第１番目
のものをラインメモリ３から記憶するように制御され
る。この段階においてバイリニア加算器５の出力は、元
の走査線の第１番目のものである。

【００３８】セレクタ３７３は、１に等しいオフセット
数を加算器３７４に供給する。従って、加算器３７４
は、アドレスレジスタ３７５の出力を、次のクロックパ
ルスｍＣｌｏｃｋ２が到着するとき１単位毎に増加さ
せ、それによって、フレームメモリ２が元の走査線の第
２番目のものをラインメモリ３に供給するように制御す
る。

【００３９】次のクロックパルスｍＣｌｏｃｋ１が到達
すると、中間データレジスタ５６は、加算器４３の前記
の出力、数「４」を記憶する。このとき、加算器４３の
出力は６に等しく、５に等しい数（Ｎ）より大きいの
で、計算回路４４の制御出力３９はハイ論理状態にな
る。セレクタ４５は、加算器４３及びセレクタ４１の出
力の差を中間データレジスタ５６に供給し、また、中間
データレジスタ５６へのクロック入力ｍＣｌｏｃｋ１
は、この際（Ｔ＋２）分周のクロックであり、その期間
は元の入力ラインクロックの期間の２倍である。

【００４０】今、制御出力３９はハイ論理状態であり、
係数発生器３６３は、順次的に２つの出力、１及び１／
２を、１つのｍＣｌｏｃｋ１パルス、即ち、２つの連続
的な元の入力ラインクロック以内に発生する。第１番目
の元の入力ラインクロック以内に、バイリニア加算器５
は、元の走査線の第２番目のものを出力し、同時に、係
数αが１に等しいので、それはラインバッファ４に記憶
される。第２番目の元の入力ラインクロック以内に、ア
ドレスレジスタ３７５の内容は、次のｍＣｌｏｃｋ２パ
ルスの受信毎に１単位ずつ増加され、フレームメモリ２
が元の走査線の第３番目のものをラインメモリ３に供給
するように制御される。このとき、係数発生器３６３の
出力は、１／２に等しく、係数αは１／２に等しく、係
数１−αは１／２に等しく、また記憶命令信号はまだ生
成されない。従って、元の走査線の第２番目のものはラ
インバッファ４に残される。この段階におけるバイリニ
ア加算器５の出力は、元の走査線の第２番目及び第３番
目のもののバイリニアな補間である。

【００４１】中間データレジスタ５６の内容は、次のｍ
Ｃｌｏｃｋ１パルスが到着したとき、加算器４３の出力
と数（Ｎ）との差である１になるように更新される。加
算器４３の出力は３であり、これは数（Ｎ）よりも小さ
いので、制御出力３９はロー論理状態となる。セレクタ
４５は、加算器４３の出力を、中間データレジスタ５６
に供給し、また、中間データレジスタ５６に供給された
クロック入力ｍＣｌｏｃｋ１は、（Ｔ＋１）分周であ
り、アルファ列発生器３６からの係数αは１に等しい。
バイリニア加算器５の出力は、元の走査線の第３番目の
ものであり、係数αが１に等しいので、元の走査線の第
３番目のものはラインバッファ４に記憶される。

【００４２】垂直スケーリングユニットの一連の動作
は、上述の元の走査線の第５番目のものがバイリニア加
算器５によって出力されるまでと同様である。図７は、
好適な実施例のスケーリングアップ動作を、本例、即ち
Ｎ＝５及び▲Ｎについて示すタイミング系統図である。
従って、垂直スケーリングコントローラ６が、バイリニ
ア加算器５を制御して、ラインバッファ４に記憶されて
いる元の走査線の（ｎ）番目のもの、及びラインメモリ
３に記憶されている元の走査線の（ｎ＋１）番目のもの
のバイリニア補間を実行する様子が示されており、（▲
Ｎ）を（Ｎ＋１）で割った結果余りが（Ｓ）のとき、ま
た、（ｎ）が、条件（ｎ＋１）×（Ｓ）≧（ｓ）×
（Ｎ），但し、（ｓ）は１から（Ｓ）までを満たす最小
数であるとき、元の走査線の（ｎ）番目と（ｎ＋１）番
目のものの間に挿入された残りの補間走査線を生成す
る。

【００４３】再び図１を参照するに、水平スケーリング
動作が実行されていないので、水平スケーリングコント
ローラ１０は、ラインメモリ３及びラインバッファ４を
制御して、画素データをバイリニア加算器５に供給して
記憶させるようにする。バイリニア加算器５からの元の
画素データ及び補間画素データはドットレジスタ７が受
信して、順に同じものをバイリニア加算器９に供給す
る。同時に、係数αは常に１に等しく、ドットバッファ
８の出力はバイリニア加算器９から無視される。バイリ
ニア加算器９の出力はバイリニア加算器５のそれに等し
く、直接出力装置（図示せず）に供給することができ
る。

【００４４】この例において、（▲Ｎ）を（Ｎ−１）で
割った結果で生ずる商（Ｔ）は０である。もし、この商
（Ｔ）が０でない場合、即ち（▲Ｎ）が（Ｎ−１）より
大きいか或いは等しい場合、垂直スケーリングコントロ
ーラ６は、バイリニア加算器５を制御して、元の走査線
の（ｎ）番目と（ｎ＋１）番目のもののバイリニア補間
を実行し、元の走査線の（ｎ）番目と（ｎ＋１）番目の
ものの間に挿入される加数Ｔの順次的な補間走査線を生
成する。図８は、サンプルとして、Ｎ＝５及び▲Ｎ＝６
のとき、好適な実施例によって実行される垂直スケーリ
ングアップ動作のタイミング系統図を示す。本例では、
商Ｔは１に等しく、余りＳは２に等しい。明らかに、元
の走査線の（ｎ）番目と（ｎ＋１）番目のものの各間に
挿入された付加的な補間走査線が存在する。

【００４５】Ｂ．後記は、５つの元の走査線及び各走査
線毎に５つの画素データを具えた元のデジタル画像をス
ケールダウンして、３つの所望の走査線及び各走査線毎
に５つの画素データを具えた所望のデジタル画像を得る
例である。図３を再び参照するに、プログラマブルレジ
スタセット３０は、始めに、第１のレジスタ３０ａには
数「５」を記憶し、第２のレジスタ３０ｂには数「２」
を記憶し、第３のレジスタ３０ｃには論理０を記憶する
ようにプログラムされている。数「５」は、フレームメ
モリ２における元のデジタル画像の元の走査線の数
（Ｎ）に相当する。数「２」は、削除される走査線の合
計数（▲Ｎ）に相当する。第３のレジスタ３０ｃの論理
“０”は、元のデジタル画像のスケーリングダウンが実
行される予定であることを示している。水平スケーリン
グコントローラ１０のプログラマブルレジスタセット
は、しかる後、各元の走査線に５つの画素データがある
こと、各元の走査線に画素データの補間がされていない
こと、及び水平方向に元のデジタル画像のスケーリング
アップが実行されていることを表示するようにプログラ
ムされる。

【００４６】第１及び第２の計算回路３１，３２の出力
は、スケーリングダウン動作の間は無関係である。第３
の計算回路３３は、（Ｎ）を（Ｎ−▲Ｎ）で割った結果
生ずる余りＵを出力し、（Ｎ−▲Ｎ）は、元の走査線の
うち残される数である。本例では、余りＵは２に等し
い。セレクタ３４は、第３の計算回路３３の出力を剰余
分配器３５を供給する。

【００４７】図１，図３乃至図６，及び図９を参照する
に、アドレス発生器３７のアドレスレジスタ３７５は、
始めに、フレームメモリ２に記憶されている元の走査線
の第１番目のもののラインアドレスをセットし、フレー
ムメモリ２が、ラインクロックを開始する間に、元の走
査線の第１番目のものをラインメモリ３に供給するよう
に制御する。同時に、余りＵは、中間データレジスタ５
６に記憶され、加算器４３は次に余りＵと中間データレ
ジスタ５６の内容を加算する。計算回路４４は、セレク
タ４１からの数（Ｎ−▲Ｎ）を加算器４３の出力から減
算する。加算器４３の出力は、このとき４に等しく、３
に等しい数（Ｎ−▲Ｎ）よりも大きいので、計算回路４
４の制御出力３９は、ハイ論理状態になる。セレクタ４
５は、加算器４３とセレクタ４１の出力の差を中間デー
タレジスタ５６に供給する。元のラインクロックはセレ
クタ４７を介して中間データレジスタ５６に供給され
る。

【００４８】図３及び図５を参照するに、論理“０”が
第３のレジスタ３０ｃに記憶されるので、セレクタ３６
４は係数αを１に維持する。従って、係数１−αは０に
等しくなり、記憶命令信号が常に生成され、ラインバッ
ファ４が連続的にラインメモリ３からの元の走査線を記
憶するように活性化される。加えて、バイリニア加算器
５の出力は常にラインメモリ３の出力である。

【００４９】図６を参照するに、計算回路３７１は、
（Ｎ）を（Ｎ−▲Ｎ）で割った結果生ずる商Ｖを出力す
る。本例では、商Ｖは１に等しい。加算器３７２は、商
Ｖと現在ハイ論理状態である制御出力３９の論理状態と
の和を生成する。セレクタ３７３は、２に等しい加算器
３７２の出力を選択し、同じ値を加算器３７４に供給す
る。従って、アドレスレジスタ３７５の出力は、次のｍ
Ｃｌｏｃｋ２パルスが到着したときに２単位毎に増加
し、それによって、フレームメモリ２が元の走査線の第
３番目のものをラインメモリ３に供給するように制御さ
れる。

【００５０】再び図４を参照するに、次のラインクロッ
クパルスが到着すると、中間データレジスタ５６は、計
算回路４４によって計算された前回の差である数「１」
を記憶する。同時に、３に等しい加算器４３の出力は、
セレクタ４１の出力に等しくなる。計算回路４４の制御
出力３９は、ハイ論理状態であり、セレクタ４５は、加
算器４３及びセレクタ４１の出力の差を中間データレジ
スタ５６に供給する。

【００５１】再び図６を参照するに、加算器３７２はも
う一度、商Ｖと制御回路３９の現在の論理状態との和を
生成する。加算器３７２の出力は、２に等しく、セレク
タ３７３を介して加算器３７４に供給される。従って、
アドレスレジスタ３７５の出力は、再び、次のｍＣｌｏ
ｃｋ２が到着したときに２単位毎に増加し、それによっ
て、フレームメモリ２が元の走査線の第５番目のものを
ラインメモリ３に供給するように制御される。図９は、
好適な実施例の垂直スケーリングダウン動作を、本例、
即ちＮ＝５及び▲Ｎ＝２に対して表示するタイミング系
統図である。本例における水平スケーリングユニットの
動作は、前記で述べたのと似ており、ここでは反復しな
い。

【００５２】前述より、垂直スケーリングコントローラ
６のアドレス発生器３７がフレームメモリ２を制御し
て、元の走査線の選択された只１つを出力するようにし
ているのが表示されている。フレームメモリ２によって
出力されなかった元の走査線は、実質的に放棄される。
フレームメモリ２によって出力される元の走査線は、フ
レームメモリ２によって出力された直ぐ前の元の走査線
から、剰余分配器３５における加算器４３の出力が差
（Ｎ−▲Ｎ）より小さい場合は数Ｖだけ、また、加算器
４３の出力が差（Ｎ−▲Ｎ）に少なくとも等しい場合は
数Ｖ＋１だけオフセットされる。

【００５３】Ｃ．後記の本実施例における水平スケーリ
ング動作の説明において、５つの元の走査線及び各走査
線毎に５つの画素データを具えた元のデジタル画像をス
ケールアップすると、５つの所望の走査線及び各走査線
毎に７つの画素データを具えた所望のデジタル画像が得
られる例が示されている。垂直スケーリングコントロー
ラ６のプログラマブルレジスタセット３０は、先ず、フ
レームメモリ２に５つの元の走査線があること、走査線
が補間されていないこと、及び垂直方向で元のデジタル
画像のスケーリングアップが実行されていることを表示
するようにプログラムされる。次に、水平スケーリング
コントローラ１０のプログラマブルレジスタセットは、
数「５」を第１のレジスタに、数「２」を第２のレジス
タに、及び論理“１”を第３のレジスタにそれぞれ記憶
するようプログラムされる。数「５」は、フレームメモ
リ２における各元の走査線の画素データの数（Ｎ’）に
相当し、数「２」は、走査線毎の補間される画素データ
の合計数（▲Ｎ）に相当して、第３のレジスタの論理
“１”は、元のデジタル画像のスケーリングアップが水
平方向で実行されていることを表示する。

【００５４】垂直スケーリングコントローラ６における
第１，第２及び第３の計算回路３１，３２，３３の出力
が０であると、その後は垂直スケールアップ或いはスケ
ールダウンの実行がない。水平スケーリングコントロー
ラ１０の第１の計算回路は、（▲Ｎ’）を（Ｎ’−１）
で割った結果生ずる商Ｔ’を出力する。（▲Ｎ’）が
（Ｎ’−１）より小さいので、商Ｔ’は０である。水平
スケーリングコントローラ１０の第２の計算回路は、
（▲Ｎ’）を（Ｎ’−１）で割った結果生ずる余りＳ’
を出力する。本例では、余りＳ’は２に等しい。水平ス
ケーリングコントローラ１０の第３の計算回路の出力
は、第２の計算回路の出力が水平スケールアップ動作の
間に剰余分配器に供給されるので、無関係である。

【００５５】その後は垂直スケーリング動作がなく、垂
直スケーリングコントローラ６は、フレームメモリ２が
連続に元の走査線をラインメモリ３に供給するよう制御
する。水平スケーリングコントローラ１０は、ラインメ
モリ３及びラインバッファ４がそこに記憶された画素デ
ータを連続的にバイリニア加算器５に供給するよう制御
する。同時に、垂直スケーリングコントローラ６からの
係数αは常に１と等しく、ラインバッファ４の出力はバ
イリニア加算器５によって無視される。バイリニア加算
器５の出力はラインメモリ３のそれと等しい。

【００５６】前記の如く、水平スケーリングユニットの
スケーリングアップ動作は、実に垂直スケーリングユニ
ットのそれと似ている。兎角、垂直スケーリングコント
ローラ６と異なって、水平スケーリングコントローラ１
０はバイリニア加算器を制御して、ドットバッファ８に
記憶された元の画素データの（ｎ’）番目のものと、ド
ットレジスタ７に記憶された元の画素データの（ｎ’＋
１）番目のものとのバイリニア補間を実行させ、これに
より、（▲Ｎ’）を（Ｎ’−１）で割った結果の余りが
（Ｓ’）であるとき、また、（ｎ’）が、条件（ｎ’＋
１）×（Ｓ’）≧（ｓ’）×（Ｎ’），但し（ｓ’）は
１から（Ｓ’）までを満たす最小の数であるとき、元の
画素データの（ｎ’）番目と（ｎ’＋１）番目のものの
間に挿入された残りの補間画素データを生成する。従っ
て、（Ｎ’），（▲Ｎ’）及び（Ｓ’）はそれぞれ５，
２及び２に等しく、残りの補間された画素データは、１
つの走査線における第２と第３の元の画素データの間、
及び第４と第５の元の画素データの間に挿入される。

【００５７】水平スケーリングコントローラ１０は、先
ず、ラインメモリ３に記憶される走査線データにおける
画素データの第１番目のもののドットアドレスをセット
し、及びラインメモリ３を制御して画素データの第１番
目のものをバイリニア加算器５に供給させ、これにより
画素クロックが開始した間にドットレジスタ７に受信さ
せる。水平スケーリングコントローラ１０からの係数α
は１に等しく、ラッチ命令信号が発生して、ドットバッ
ファ８がドットレジスタ７からの元の画素データの第１
番目のものを記憶するように制御する。この段階にある
バイリニア加算器９の出力は、元の画素データの第１番
目のもので直接出力装置（図示せず）に供給され得る。

【００５８】この際、水平スケーリングコントローラ１
０はラインメモリ３を制御して、ドットレジスタ７が受
信する元の画素データの第２番目のものをバイリニア加
算器５に供給する。水平スケーリングコントローラ１０
は、２つの元の画素クロックが連続する間に２つの係数
α，即ち１及び１／２を発生する。第１の元の画素クロ
ックのうちに、バイリニア加算器９は、元の画素データ
の第２番目のものを出力し、同時に、係数αが１に等し
くなるとドットバッファ８に記憶する。第２の元の画素
クロックのうちに、ラインメモリ３は、元の画素データ
の第３番目のものをバイリニア加算器５に供給してドッ
トレジスタ７に受信させる。係数αは現在１／２に等し
く、元の画素データの第２番目のものがドットバッファ
８に滞留する。バイリニア加算器５の出力は、この段階
で、元の画素データの第２及び第３番目のもののバイリ
ニア補間である。

【００５９】次の元の画素クロックの間に、水平スケー
リングコントローラ１０からの係数αは１に復帰し、バ
イリニア加算器９の出力は、元の画素データの第３番目
のもので、同時にドットバッファ８に記憶される。水平
スケーリングユニットの次の動作は、前記バイリニア加
算器９より出力される１つの走査線における元の画素デ
ータの第５番目のものまでと似ている。

【００６０】図１０は、好適な実施例の水平スケーリン
グアップ動作を、Ｎ’＝５及び▲Ｎ’＝２の本例につい
て示したタイミング系統図である。本例において、（▲
Ｎ’）を（Ｎ’−１）で割った結果生ずる商（Ｔ’）は
０である。もし商（Ｔ’）が０でなく、（Ｎ’）が
（Ｎ’−１）より大きく或いは等しいとき、水平スケー
リングコントローラ１０は、バイリニア加算器９を制御
して、１走査線の元の画素データの（ｎ’）番目及び
（ｎ’−１）番目のもののバイリニア補間を実行させ、
これにより元の画素データの（ｎ’）番目と（ｎ’−
１）番目のものの間に挿入される連続した補間画素デー
タの付加的な数Ｔ’を生成させる。

【００６１】Ｄ．続いて、それぞれが５つの画素データ
を含んだ５本の元の走査線を具えている元のデジタル画
像をスケールダウンして、それぞれが３つの画素データ
を含んだ５本の所望の走査線を具えている所望のデジタ
ル画像を得る例を挙げる。垂直スケーリングコントロー
ラ６のプログラマブルレジスタセット３０は、先ず、フ
レームメモリ２に５つの元の走査線があること、走査線
が補間されていないこと、及び垂直方向で元のデジタル
画像のスケーリングアップが実行されていることを表示
するようにプログラムされる。しかる後、水平スケーリ
ングコントローラ１０のプログラマブルレジスタセット
は、第１のレジスタには数「５」を、第２のレジスタに
は数「２」を、及び第３のレジスタには論理“０”をそ
れぞれプログラムされる。数「５」は、フレームメモリ
２におけるデジタル画像の元の走査線毎の画素データの
数（Ｎ’）に相当する。数「２」は、各走査線毎の削除
される画素データの合計数（▲Ｎ’）に相当する。ま
た、第３のレジスタにおける論理“０”は、水平方向に
おいて元のデジタル画像のスケールダウンが実行されて
いるのを表示する。

【００６２】垂直スケーリングコントローラ６の第１，
第２及び第３の計算回路３１，３２，３３の出力が０で
あると、それからは垂直スケーリングアップ或いはスケ
ーリングダウンの動作が実行されない。従って、垂直ス
ケーリングコントローラ６がフレームメモリ２を制御し
て、連続的に元の走査線をラインメモリ３に供給させ
る。水平スケーリングコントローラ１０はラインメモリ
３及びラインバッファ４を制御して、画素データの選択
された１つをバイリニア加算器５に記憶させるように供
給する。本例では、垂直スケーリングコントローラ６か
らの係数αは常に１に等しく、ラインバッファ４の出力
はバイリニア加算器５から無視される。バイリニア加算
器５の出力はラインメモリ３の出力と等しい。

【００６３】水平スケーリングユニットのスケーリング
ダウン動作は、ほぼ垂直スケーリングユニットのそれと
似ているが、兎角、水平スケーリングユニットでは、水
平スケーリングコントローラ１０がラインメモリ３及び
ラインバッファ４を制御して、元の画素データの選択さ
れた只１つを出力させる。ラインメモリ３及びラインバ
ッファ４より出力された元の画素データは、ラインメモ
リ３及びラインバッファ４によって出力された直ぐ前の
元の画素データから、水平スケーリングコントローラ１
０における剰余分配器の加算器の出力が差（Ｎ’−▲
Ｎ’）より小さい場合は（Ｎ’）を（Ｎ’−▲Ｎ’）で
割った商である数Ｖ’だけ、そうでない場合は数（Ｖ’
＋１）だけオフセットされる。

【００６４】水平スケーリングコントローラ１０の第１
及び第２の計算回路の出力は、水平スケールダウン動作
の間は無関係である。第３の計算回路は（Ｎ’）は
（Ｎ’−▲Ｎ’）で割った結果生ずる余りＵ’を出力
し、（Ｎ’−▲Ｎ’）は各走査線に滞留した元の画素デ
ータの数である。本例では、余りＵ’は２に等しく、水
平スケーリングコントローラ１０の剰余分配器に供給さ
れる。

【００６５】水平スケーリングコントローラ１０は、先
ず、ラインメモリ３に記憶された走査線データの画素デ
ータの第１番目のもののドットアドレスをセットし、画
素クロックを開始した間にラインメモリ３を制御して、
画素データの第１番目のものをバイリニア加算器５に供
給する。水平スケーリングコントローラ１０の第３のレ
ジスタに論理“０”が記憶されているので、水平スケー
リングコントローラ１０からの係数αは１に維持され
る。従って、ドットバッファ８が活性化されて連続的に
ドットレジスタ７より画素データを記憶し、バイリニア
加算器９の出力は常にドットレジスタ７の出力である。

【００６６】この際、水平スケーリングコントローラ１
０における剰余分配器の加算器の出力が差（Ｎ’−▲
Ｎ’）よりも大きく、これによりオフセット数（Ｖ’＋
１）或いは２が生じる。水平スケーリングコントローラ
１０はラインメモリ３及びラインバッファ４を制御し
て、走査線データにおける画素データの第３番目のもの
を、バイリニア加算器に記憶させてからドットレジスタ
７が受信するように供給させる。

【００６７】次の画素クロックパルスが到着すると、水
平スケーリングコントローラ１０における剰余分配器の
加算器の出力は差（Ｎ’−▲Ｎ’）に等しく、これによ
りオフセット数（Ｖ’＋１）或いは２が生じる。水平ス
ケーリングコントローラ１０はラインメモリ３及びライ
ンバッファ４を制御して、走査線データにおける画素デ
ータの第５番目のものを、バイリニア加算器５に記憶さ
せてからドットレジスタ７が受信するように供給させ
る。

【００６８】図１１は、好適な実施例の水平スケーリン
グダウン動作を、Ｎ’＝５及び▲Ｎ’＝２の例について
示したタイミング系統図である。本発明は、最も実用的
と思われるもの及び好適な実施例について説明してきた
が、本発明は開示した実施例に限られるものではなく、
幅広い解釈の精神及び範囲内に含まれる種々の変更をカ
バーするものであり、全てのこのような修正及び等価な
変更を含むことは理解される。

【００６９】

【発明の効果】上記の本発明のデジタル画像を均一にス
ケーリングする装置は、専用ハードウェア装置なので、
実時間のデジタル画像のスケーリングアップが可能であ
る。加 えて、（Ｎ）本の走査線（或いは、走査線当たり
（Ｎ’）個の画素データ）でのデジタル画像の均一スケ
ーリングが、補間走査線（或いは、走査線当たりの補間
画素データ）の合計数が（Ｎ−１）（或いは、（Ｎ’−
１））の倍数でなくとも可能である。さらに、本発明の
スケーリング装置は、水平及び垂直のどの方向にも選択
的にデジタル画像をスケーリングアップ或いはスケーリ
ングダウンするために使用できる。従って、本発明の目
的は満たされる。

【００７０】更に、上記の本発明のデジタル画像の実時
間二次元スケーリングが可能な装置は、専用ハードウェ
アで構成され、加えるに、スケーリング率や使用処理ス
テージが少ないことに拘わらないで、比較的小さいメモ
リが必要の場合は比較的低い費用で高い効率を得られ、
且つ垂直スケーリングユニットの出力を直接水平スケー
リングユニットに供給できて、一応中間のフレームバッ
ファに記憶させる必要がなく、及び水平スケーリングユ
ニットの出力を直接出力装置に供給できて、出力フレー
ムバッファに記憶させる中間ステップを省き得るので、
実況ビデオ放送に適して理想的である。

【図面の簡単な説明】

【図１】本発明に係わるスケーリング装置の好適な実施
例の電気回路ブロック系統図である。

【図２】好適な実施例のバイリニア加算器の電気回路ブ
ロック系統図である。

【図３】好適な実施例の垂直スケーリングコントローラ
の電気回路ブロック系統図である。

【図４】垂直スケーリングコントローラの剰余分配器の
電気回路ブロック系統図である。

【図５】垂直スケーリングコントローラのアルファ列発
生器の電気回路ブロック系統図である。

【図６】垂直スケーリングコントローラのアドレス発生
器の電気回路ブロック系統図である。

【図７】Ｎ＝５及び▲Ｎ＝２の場合の好適な実施例の垂
直スケーリングアップ動作を示すタイミング系統図であ
る。

【図８】Ｎ＝５及び▲Ｎ＝６の場合の好適な実施例の垂
直スケーリングアップ動作を示すタイミング系統図であ
る。

【図９】Ｎ＝５及び▲Ｎ＝２の場合の好適な実施例の垂
直スケーリングダウン動作を示すタイミング系統図であ
る。

【図１０】Ｎ’＝５及び▲Ｎ’＝２の場合の好適な実施
例の水平スケーリングアップ動作を示すタイミング系統
図である。

【図１１】Ｎ’＝５及び▲Ｎ’＝２の場合の好適な実施
例の水平スケーリングダウン動作を示すタイミング系統
図である。

【符号の説明】

２ フレームメモリ ３ ラインメモリ ４ ラインバッファ ５ バイリニア加算器 ６ 垂直スケーリングコントローラ ７ ドットレジスタ ８ ドットバッファ ９ バイリニア加算器 １０ 水平スケーリングコントローラ ３０ プログラマブルレジスタセット ３０ａ 第１のレジスタ ３０ｂ 第２のレジスタ ３０ｃ 第３のレジスタ ３１ 第１の計算回路 ３２ 第２の計算回路 ３３ 第３の計算回路 ３４ ２入力セレクタ ３５ 剰余分配器 ３６ アルファ列発生器 ３７ アドレス発生器 ３８ ＩＮＣ／ＤＥＣフラグ ３９ 制御出力 ４０，４４ 計算回路 ４１，４５，４７ ２入力加算器 ４２ セレクタ３４の出力 ４３ ２入力加算器 ４６ クロック修正回路 ５６ 中間データレジスタ ３６３ 係数発生器 ３６４ セレクタ ３６５ 減算回路 ３７１ 計算回路 ３７２，３７４ 加算器 ３７３，３７８ セレクタ ３７５ アドレスレジスタ ３７６ ラッチ回路 ３７７ クロック修正回路

フロントページの続き (56)参考文献 特開 平８−297739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/387 - 1/393 G06T 3/40

Claims (47)

(57)【特許請求の範囲】
1. 【請求項１】 均一にスケーリングされた所望のデジタ
   ル画像を得るために元のデジタル画像を処理する方法で
   あって、前記元のデジタル画像はＮ個の順次の元の画像
   データを有し、前記所望のデジタル画像は前記数Ｎ個よ
   りも多いＭ個の順次の所望の画像データを有し、 第１の線形補間器を提供し、（Ｍ−Ｎ）を（Ｎ−１）で割った結果余り（Ｓ）が生
   じ、（ｓ）が１から（Ｓ）の範囲の数であり、（ｎ）が
   条件（ｎ＋１）＊（Ｓ）≧（ｓ）＊（Ｎ）を満足する最
   小数であるとき、 前記第１の線形補間器が前記Ｎ個の元
   の画像データの中のｎ番目及びｎ＋１番目の画像データ
   の線形補間を実行し、前記ｎ番目の画像データと前記ｎ
   ＋１番目の画像データの前記線形補間によって前記ｎ番
   目の画像データと前記ｎ＋１番目の画像データの間に挿
   入される残りの補間画像データを生成するように制御す
   る段階よりなる方法。
2. 【請求項２】 前記第１の線形補間器が前記元の画像デ
   ータの中のｎ番目及びｎ＋１番目の画像データの線形補
   間を実行し、（Ｍ−Ｎ）が（Ｎ−１）よりも大きく、数
   （Ｔ）は（Ｍ−Ｎ）を（Ｎ−１）で割った結果生じる商
   に等しい数であるとき、前記ｎ番目の画像データと前記
   ｎ＋１番目の画像データの前記線形補間によって前記ｎ
   番目の画像データと前記ｎ＋１番目の画像データの間に
   挿入される付加的なＴ個の順次の補間画像データを生成
   するように制御する段階をさらに含む請求項１記載の方
   法。
3. 【請求項３】 前記第１の線形補間器は、バイリニア加
   算器である請求項２記載の方法。
4. 【請求項４】 前記制御する段階は、 （Ｉ−１）データレジスタに数（Ｓ）を記憶し、 （Ｉ−２）数（Ｓ）を前記データレジスタの内容に加算
   して和を求め、 （Ｉ−３）前記和を前記数（Ｎ）と比較し、 （Ｉ−４）前記和が前記数（Ｎ）に少なくとも等しいと
   き、前記第１の線形補間器が前記ｎ番目の画像データと
   前記ｎ＋１番目の画像データの前記線形補間に よって前
   記ｎ番目の画像データと前記ｎ＋１番目の画像データの
   間に挿入される残りの補間画像データを生成するように
   制御し、前記数（Ｎ）を前記和から減算し、これにより
   得られた差を前記データレジスタに記憶し、 また、前記和が前記数（Ｎ）よりも小さいとき、前記和
   を前記データレジスタに記憶し、 （Ｉ−５）前記段階（Ｉ−２）から（Ｉ−４）を、
   （ｎ）を１ずつ増やすことによって（ｎ）が（Ｎ）に等
   しくなるまで繰り返す各段階を含む請求項１記載の方
   法。
5. 【請求項５】 前記元の画像データは走査線データであ
   る請求項１記載の方法。
6. 【請求項６】 前記元の画像データの各々はＮ’個の順
   次的な元の画素データを有し、前記所望の画像データの
   各々は前記Ｎ’個よりも多いＭ’個の順次的な所望の画
   素データを有し、 第２の線形補間器を提供し、（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果余り
   （Ｓ’）を生じ、（ｓ’）が１から（Ｓ’）の範囲の数
   であり、（ｎ’）が条件（ｎ’＋１）＊（Ｓ’）≧
   （ｓ’）＊（Ｎ’）を満足する最小数であるとき、 前記
   第２の線形補間器が前記Ｎ’個の元の画素データの中の
   ｎ’番目及びｎ’＋１番目の画素データの線形補間を実
   行し、前記ｎ’番目の画素データと前記ｎ’＋１番目の
   画素データの前記線形補間によって前記ｎ’番目の画素
   データと前記ｎ’＋１番目の画素データの間に挿入され
   る残りの補間画素データを生成するように制御する段階
   をさらに含む請求項５記載の方法。
7. 【請求項７】 前記第２の線形補間器が前記元の画像デ
   ータの中のｎ’番目及びｎ’＋１番目の画素データの線
   形補間を実行し、（Ｍ’−Ｎ’）が（Ｎ’−１）よりも
   大きく、数（Ｔ’）は（Ｍ’−Ｎ’）を（Ｎ’−１）で
   割った結果生じる商に等しい数であるとき、前記ｎ’番
   目の画素データと前記ｎ’＋１番目の画素データの前記
   線形補間によって前記ｎ’番目の画素データと前記ｎ’
   ＋１番目の画素データの間に挿入される付加的なＴ’個
   の順次の補間画素データを生成するように制御する段階
   をさらに含む請求項６記載の方法。
8. 【請求項８】 前記第２の線形補間器は、バイリニア加
   算器である請求項７記載の方法。
9. 【請求項９】 前記制御する段階は、 （ＩＩ−１）データレジスタに数（Ｓ’）を記憶し、 （ＩＩ−２）前記数（Ｓ’）と前記データレジスタの内
   容に加算して和を求め、 （ＩＩ−３）前記和を前記数（Ｎ’）と比較し、 （ＩＩ−４）前記和が前記数（Ｎ’）に少なくとも等し
   いとき、前記第２の線形補間器が前記ｎ’番目の画素デ
   ータと前記ｎ’＋１番目の画素データの前記線形補間に
   よって前記ｎ’番目の画素データと前記ｎ’＋１番目の
   画素データの間に挿入される残りの補間画素データを生
   成するように制御し、前記数（Ｎ’）を前記和から減算
   し、これにより得られた差を前記データレジスタに記憶
   し、 また、前記和が前記数（Ｎ’）よりも小さいとき、前記
   和を前記データレジスタに記憶し、 （ＩＩ−５）前記段階（ＩＩ−２）から（ＩＩ−４）
   を、（ｎ’）を１ずつ増やすことによって（ｎ’）が
   （Ｎ’）に等しくなるまで繰り返す各段階を含む請求項
   ６記載の方法。
10. 【請求項１０】 前記元の画像データの各々はＮ’個の
    順次的な元の画素データを有し、前記所望の画像データ
    の各々はＮ’個よりも少ないＭ’個の順次的な所望の画
    素データを有し、 （ＩＩＩ−１）前記元の画像データのうち１つをメモリ
    ユニットに記憶し、 （ＩＩＩ−２）前記元の画素データの中の第１番目の画
    素データを出力するために前記メモリユニットを制御す
    るアドレス発生器を提供し、 （ＩＩＩ−３）前記数（Ｎ’）を前記数（Ｍ’）で割っ
    た結果生ずる余りである数（Ｕ’）をデータレジスタに
    記憶し、 （ＩＩＩ−４）前記数（Ｕ’）と前記データレジスタの
    内容とを加算して和を求め、 （ＩＩＩ−５）前記和を前記数（Ｍ’）と比較し、 （ＩＩＩ−６）前記メモリユニットを制御して前記元の
    画素データの他の１つを出力するように前記アドレス発
    生器を活性化し、前記元の画素データの前記他の１つは
    前記メモリユニットによって出力されたすぐ前の元の画
    素データから、前記和が前記数（Ｍ’）よりも小さいと
    きは数（Ｎ’）を数（Ｍ’）で割った結果生ずる商に等
    しい数（Ｖ’）だけオフセットされ、また前記和が前記
    数（Ｍ’）に少なくとも等しいときは数（Ｖ’＋１）だ
    けオフセットされ、 （ＩＩＩ−７）前記和が前記数（Ｍ’）に少なくとも等
    しいとき、前記数（Ｍ’）を前記和から減算し、結果的
    に生じた差を前記データレジスタに記憶し、 また、前記和が前記数（Ｍ’）よりも小さいとき、前記
    和を前記データレジスタに記憶し、 （ＩＩＩ−８）前記段階（ＩＩＩ−４）から（ＩＩＩ−
    ７）を、（Ｍ’）個の元の画素データが前記メモリユニ
    ットによって出力されるまで繰り返す各段階を含む請求
    項５記載の方法。
11. 【請求項１１】 前記元の画像データは１つの走査線の
    元の画素データである請求項１記載の方法。
12. 【請求項１２】 均一にスケーリングされた所望のデジ
    タル画像を得るために元のデジタル画像を処理する方法
    であって、前記元のデジタル画像はＮ個の順次の元の画
    像データを有し、前記所望のデジタル画像は前記Ｎ個よ
    りも少ないＭ個の順次的な所望の画像データを有し、 （Ｉ−１）前記元の画像データをメモリユニットに記憶
    し、 （Ｉ−２）前記元の画像データの中の第１番目の画像デ
    ータを出力するために前記メモリユニットを制御するア
    ドレス発生器を提供し、 （Ｉ−３）前記数（Ｎ）を前記数（Ｍ）で割った結果生
    ずる余りである数（Ｕ）をデータレジスタに記憶し、 （Ｉ−４）前記数（Ｕ）と前記データレジスタの内容と
    を加算し和を求め、 （Ｉ−５）前記和を前記数（Ｍ）と比較し、 （Ｉ−６）前記メモリユニットを制御して前記元の画像
    データの他の１つを出力するように前記アドレス発生器
    を活性化し、前記元の画像データの前記他の１つは、前
    記メモリユニットによって出力されたすぐ前の元の画像
    データから、前記和が前記数（Ｍ）よりも小さいときは
    数（Ｎ）を数（Ｍ）で割った結果生ずる商に等しい数
    （Ｖ）だけオフセットされ、また前記和が前記数（Ｍ）
    に少なくとも等しいときは数（Ｖ＋１）だけオフセット
    され、 （Ｉ−７）前記和が前記数（Ｍ）に少なくとも等しいと
    き前記数（Ｍ）を前記和から減算し、結果的に生じた差
    を前記データレジスタに記憶し、 また、前記和が前記数（Ｍ）よりも小さいとき前記デー
    タレジスタに前記和を記憶し、 （Ｉ−８）前記段階（Ｉ−４）から（Ｉ−７）を、
    （Ｍ）個の元の画像データが前記メモリユニットによっ
    て出力されるまで繰り返す各段階よりなる方法。
13. 【請求項１３】 前記元の画像データは走査線データで
    ある請求項１２記載の方法。
14. 【請求項１４】 前記元の画像データの各々はＮ’個の
    順次の元の画素データを有し、前記所望の画像データの
    各々は前記Ｎ’個よりも多いＭ’個の順次の所望の画素
    データを有し、 線形補間器を提供し、（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果余り
    （Ｓ’）を生じ、（ｓ’）が１から（Ｓ’）の範囲の数
    であり、（ｎ’）が条件（ｎ’＋１）＊（Ｓ’）≧
    （ｓ’）＊（Ｎ’）を満足する最小数であるとき、 前記
    線形補間器が前記Ｎ’個の元の画素データの中のｎ’番
    目及びｎ’＋１番目の画素データの線形補間を実行し、
    前記ｎ’番目の画素データと前記ｎ’＋１番目の画素デ
    ータの前記線形補間によって前記ｎ’番目の画素データ
    と前記ｎ’＋１番目の画素データの間に挿入される残り
    の補間画素データを生成するように制御する段階をさら
    に含む請求項１３記載の方法。
15. 【請求項１５】 前記線形補間器が前記元の画像データ
    の各々の元の画素データの中の（ｎ’）番目の画素デー
    タと（ｎ’＋１）番目の画素データの線形補間を実行
    し、（Ｍ’−Ｎ’）が（Ｎ’−１）よりも大きく、数
    （Ｔ’）は（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果
    生じる商に等しい数であるとき、（ｎ’）番目の画素デ
    ータと（ｎ’＋１）番目の画素データの間に挿入される
    付加的な数（Ｔ’）の順次的な補間画素データを生成す
    るように制御する段階をさらに含む請求項１４記載の方
    法。
16. 【請求項１６】 前記線形補間器は、バイリニア加算器
    である請求項１５記載の方法。
17. 【請求項１７】 前記制御する段階は、 （ＩＩ−１）データレジスタに数（Ｓ’）を記憶し、 （ＩＩ−２）前記数（Ｓ’）と前記データレジスタの内
    容とを加算して和を求め、 （ＩＩ−３）段階（ＩＩ−２）における前記和を前記数
    （Ｎ’）と比較し、 （ＩＩ−４）段階（ＩＩ−２）における前記和が前記数
    （Ｎ’）に少なくとも等しいとき、前記線形補間器が元
    の画素データの中の（ｎ’）番目の画素データと（ｎ’
    ＋１）番目の画素データの間に挿入される残りの補間画
    素データを生成するように制御し、前記数（Ｎ’）を段
    階（ＩＩ−２）における前記和から減算し、結果的に生
    じた差を前記データレジスタに記憶し、 また、段階（ＩＩ−２）における前記和が前記数
    （Ｎ’）よりも小さいとき、前記データレジスタに前記
    和を記憶し、 （ＩＩ−５）前記段階（ＩＩ−２）から（ＩＩ−４）
    を、（ｎ’）を１ずつ増やすことによって（ｎ’）が
    （Ｎ’）に等しくなるまで繰り返す段階を含む請求項１
    ４記載の方法。
18. 【請求項１８】 前記元の画像データの各々はＮ’個の
    順次の元の画素データを有し、前記所望の画像データの
    各々は前記Ｎ’個よりも少ないＭ’個の順次の所望の画
    素データを有し、 （ＩＩＩ−１）メモリユニットに前記元の画像データの
    うち１つを記憶し、 （ＩＩＩ−２）前記元の画素データの中の第１番目の画
    素データを出力するために前記メモリユニットを制御す
    るアドレス発生器を提供し、 （ＩＩＩ−３）前記数（Ｎ’）を前記数（Ｍ’）で割っ
    た結果生ずる余りである数（Ｕ’）をデータレジスタに
    記憶し、 （ＩＩＩ−４）前記数（Ｕ’）と前記データレジスタに
    記憶されている数とを加算して和を求め、 （ＩＩＩ−５）段階（ＩＩＩ−４）における前記和を前
    記数（Ｍ’）と比較し、 （ＩＩＩ−６）前記メモリユニットを制御して前記元の
    画素データの他の１つを出力するように前記アドレス発
    生器を活性化し、前記元の画素データの前記他の１つ
    は、前記メモリユニットによって出力されたすぐ前の元
    の画素データから、段階（ＩＩＩ−４）における前記和
    が前記数（Ｍ’）よりも小さいときは数（Ｎ’）を数
    （Ｍ’）で割った結果生ずる商に等しい数（Ｖ’）だけ
    オフセットされ、また段階（ＩＩＩ−４）における前記
    和が前記数（Ｍ’）に少なくとも等しいときは数（Ｖ’
    ＋１）だけオフセットされ、 （ＩＩＩ−７）段階（ＩＩＩ−４）における前記和が前
    記数（Ｍ’）に少なくとも等しいとき、前記数（Ｍ’）
    を段階（ＩＩＩ−４）における前記和から減算し、結果
    的に生じた差を前記データレジスタに記憶し、 また、段階（ＩＩＩ−４）における前記和が前記数
    （Ｍ’）よりも小さいとき、前記データレジスタに前記
    和を記憶し、 （ＩＩＩ−８）前記段階（ＩＩＩ−４）から（ＩＩＩ−
    ７）を、（Ｍ’）個の元の画素データが前記メモリユニ
    ットによって出力されるまで繰り返す段階を含む請求項
    １３記載の方法。
19. 【請求項１９】 前記元の画像データは１つの走査線の
    元の画素データである請求項１２記載の方法。
20. 【請求項２０】 均一にスケーリングされた所望のデジ
    タル画像を得るために元のデジタル画像を処理する装置
    であって、前記元のデジタル画像はＮ個の順次的な元の
    画像データを有し、前記所望のデジタル画像は前記Ｎ個
    よりも多いＭ個の順次的な所望の画像データを有し、 第１の線形補間器と、 前記第１の線形補間器に接続され、（Ｍ−Ｎ）を（Ｎ−
    １）で割った結果余り（Ｓ）が生じ、（ｓ）が１から
    （Ｓ）の範囲の数であり、（ｎ）が条件（ｎ＋１）＊
    （Ｓ）≧（ｓ）＊（Ｎ）を満足する最小数であるとき、
    前記第１の線形補間器が前記Ｎ個の元の画像データの中
    のｎ番目及びｎ＋１番目の画像データの線形補間を実行
    し、前記ｎ番目の画像データと前記ｎ＋１番目の画像デ
    ータの前記線形補間によって前記ｎ番目の画像データと
    前記ｎ＋１番目の画像データの間に挿入される残りの補
    間画像データを生成するように制御する第１の制御手段
    とよりなる装置。
21. 【請求項２１】 前記第１の制御手段は、前記第１の線
    形補間器が前記元の画像データの中のｎ番目及びｎ＋１
    番目の画像データの線形補間を実行し、（Ｍ−Ｎ）が
    （Ｎ−１）よりも大きく、数（Ｔ）は（Ｍ−Ｎ）を（Ｎ
    −１）で割った結果生じる商に等しい数であるとき、前
    記ｎ番目の画像データと前記ｎ＋１番目の画像データの
    前記線形補間によって前記ｎ番目の画像データと前記ｎ
    ＋１番目の画像データの間に挿入される付加的なＴ個の
    順次の補間画像データを生成するようにさらに制御する
    請求項２０記載の装置。
22. 【請求項２２】 前記第１の線形補間器は、バイリニア
    加算器である請求項２１記載の装置。
23. 【請求項２３】 前記元の画像データは走査線データで
    ある請求項２０記載の装置。
24. 【請求項２４】 前記元の画像データの各々はＮ’個の
    順次的な元の画素データを有し、前記所望の画像データ
    の各々は前記Ｎ’個よりも多いＭ’個の順次的な所望の
    画素データを有し、 第２の線形補間器と、 前記第２の線形補間器に接続されて、（Ｍ’−Ｎ’）を
    （Ｎ’−１）で割った結果余り（Ｓ’）を生じ、
    （ｓ’）が１から（Ｓ’）の範囲の数であり、（ｎ’）
    が条件（ｎ’＋１）＊（Ｓ’）≧（ｓ’）＊（Ｎ’）を
    満足する最小数であるとき、前記第２の線形補間器が前
    記Ｎ’個の元の画素データの中のｎ’番目及びｎ’＋１
    番目の画素データの線形補間を実行し、前記ｎ’番目の
    画素データと前記ｎ’＋１番目の画素データの前記線形
    補間によって前記ｎ’番目の画素データと前記ｎ’＋１
    番目の画素データの間に挿入される残りの補間画素デー
    タを生成するように制御する第２の制御手段とをさらに
    含む請求項２３記載の装置。
25. 【請求項２５】 前記第２の制御手段は、前記第２の線
    形補間器が前記元の画像データの中のｎ’番目及びｎ’
    ＋１番目の画素データの線形補間を実行し、（Ｍ’−
    Ｎ’）が（Ｎ’−１）よりも大きく、数（Ｔ’）は
    （Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果生じる商に
    等しい数であるとき、前記ｎ’番目の画素デ ータと前記
    ｎ’＋１番目の画素データの前記線形補間によって前記
    ｎ’番目の画素データと前記ｎ’＋１番目の画素データ
    の間に挿入される付加的なＴ’個の順次の補間画素デー
    タを生成するようにさらに制御する請求項２４記載の装
    置。
26. 【請求項２６】 前記第２の線形補間器は、バイリニア
    加算器である請求項２５記載の装置。
27. 【請求項２７】 前記元の画像データの各々はＮ’個の
    順次的な元の画素データを有し、前記所望の画像データ
    の各々は前記Ｎ’個よりも少ないＭ’個の順次的な所望
    の画素データを有し、 前記元の画像データのうち１つを記憶するメモリユニッ
    トと、 前記メモリユニットに接続され前記元の画素データの第
    １番目のものを出力するために前記メモリユニットを制
    御するアドレス発生器と、 前記数（Ｎ’）を前記数（Ｍ’）で割った結果生ずる余
    りである数（Ｕ’）を生成するための生成手段と、 データレジスタと、 前記生成手段及び前記データレジスタに接続され前記数
    （Ｕ’）と前記データレジスタの内容とを加算し和を求
    める加算手段と、 前記加算手段、前記アドレス発生器、及び前記データレ
    ジスタに接続され、前記和を前記数（Ｍ’）と比較し、
    前記メモリユニットを制御して前記元の画素データの他
    の１つを出力するように前記アドレス発生器を活性化
    し、前記元の画素データの前記他の１つは前記メモリユ
    ニットによって出力されたすぐ前の元の画素データか
    ら、前記和が前記数（Ｍ’）よりも小さいときは数
    （Ｎ’）を数（Ｍ’）で割った結果生ずる商に等しい数
    （Ｖ’）だけオフセットされ、また、前記和が前記数
    （Ｍ’）に少なくとも等しいときは数（Ｖ’＋１）だけ
    オフセットされる計算手段とをさらに含み、 前記計算手段は、前記和が前記数（Ｍ’）に少なくとも
    等しいとき前記和から前記数（Ｍ’）を減算した結果得
    られた差を前記データレジスタに記憶し、前記和が前記
    数（Ｍ’）よりも小さいとき前記データレジスタに前記
    和を記憶する請求項２３記載の装置。
28. 【請求項２８】 前記元の画像データは１つの走査線の
    元の画素データである請求項２０記載の装置。
29. 【請求項２９】 均一にスケーリングされた所望のデジ
    タル画像を得るために元のデジタル画像を処理する装置
    であって、前記元のデジタル画像はＮ個の順次的な元の
    画像データを有し、前記所望のデジタル画像は前記Ｎ個
    よりも少ないＭ個の順次的な所望の画像データを有し、 前記元の画像データを記憶する第１のメモリユニット
    と、 前記第１のメモリユニットに接続され前記元の画像デー
    タの第１番目のものを出力するために前記第１のメモリ
    ユニットを制御する第１のアドレス発生器と、 前記数（Ｎ）を前記数（Ｍ）で割った結果生ずる余りで
    ある数（Ｕ）を生成する第１の生成手段と、 第１のデータレジスタと、 前記第１の生成手段及び前記第１のデータレジスタに接
    続されて前記数（Ｕ）と前記第１のデータレジスタの内
    容とを加算し和を求める第１の加算手段と、 前記第１の加算手段、前記第１のアドレス発生器、及び
    前記第１のデータレジスタに接続され、前記和を前記数
    （Ｍ）と比較し、前記第１のメモリユニットを制御して
    前記元の画像データの他の１つを出力するように前記第
    １のアドレス発生器を活性化し、前記元の画像データの
    前記他の１つは、前記第１のメモリユニットによって出
    力されたすぐ前の元の画像データから、前記和が前記数
    （Ｍ）よりも小さいときは数（Ｎ）を数（Ｍ）で割った
    結果生ずる商に等しい数（Ｖ）だけオフセットされ、ま
    た、前記和が前記数（Ｍ）に少なくとも等しいときは数
    （Ｖ＋１）だけオフセットされる、第１の計算手段とよ
    りなり、 前記第１の計算手段は、前記和が前記数（Ｍ）に少なく
    とも等しいとき前記和から前記数（Ｍ）を減算して得ら
    れた差を前記第１のデータレジスタに記憶し、前記和が
    前記数（Ｍ）よりも小さいとき前記第１のデータレジス
    タに前記和を記憶する装置。
30. 【請求項３０】 前記元の画像データは走査線データで
    ある請求項２９記載の装置。
31. 【請求項３１】 前記元の画像データの各々はＮ’個の
    順次的な元の画素データを有し、前記所望の画像データ
    の各々は前記Ｎ’個よりも多いＭ’個の順次的な所望の
    画素データを有し、 線形補間器と、 前記線形補間器に接続され、（Ｍ’−Ｎ’）を（Ｎ’−
    １）で割った結果余り（Ｓ’）を生じ、（ｓ’）が１か
    ら（Ｓ’）の範囲の数であり、（ｎ’）が条件（ｎ’＋
    １）＊（Ｓ’）≧（ｓ’）＊（Ｎ’）を満足する最小数
    であるとき、前記第２の線形補間器が前記Ｎ’個の元の
    画素データの中のｎ’番目及びｎ’＋１番目の画素デー
    タの線形補間を実行し、前記ｎ’番目の画素データと前
    記ｎ’＋１番目の画素データの前記線形補間によって前
    記ｎ’番目の画素データと前記ｎ’＋１番目の画素デー
    タの間に挿入される残りの補間画素データを生成するよ
    うに制御する制御手段とをさらに含む請求項３０記載の
    装置。
32. 【請求項３２】 前記制御手段は、前記線形補間器が前
    記元の画像データの中のｎ’番目及びｎ’＋１番目の画
    素データの線形補間を実行し、（Ｍ’−Ｎ’）が（Ｎ’
    −１）よりも大きく、数（Ｔ’）は（Ｍ’−Ｎ’）を
    （Ｎ’−１）で割った結果生じる商に等しい数であると
    き、前記ｎ’番目の画素データと前記ｎ’＋１番目の画
    素データの前記線形補間によって前記ｎ’番目の画素デ
    ータと前記ｎ’＋１番目の画素データの間に挿入される
    付加的なＴ’個の順次の補間画素データを生成するよう
    にさらに制御する請求項３１記載の装置。
33. 【請求項３３】 前記線形補間器は、バイリニア加算器
    である請求項３２記載の装置。
34. 【請求項３４】 前記元の画像データの各々はＮ’個の
    順次的な元の画素データを有し、前記所望の画像データ
    の各々は前記Ｎ’個よりも少ないＭ’個の順次的な所望
    の画素データを有し、 前記元の画像データのうち１つを記憶する第２のメモリ
    ユニットと、 前記第２のメモリユニットに接続され前記元の画素デー
    タの第１番目のものを出力するために前記第２のメモリ
    ユニットを制御する第２のアドレス発生器と、 前記数（Ｎ’）を前記数（Ｍ’）で割った結果生ずる余
    りである数（Ｕ’）を生成する第２の生成手段と、 第２のデータレジスタと、 前記第２の生成手段及び前記第２のデータレジスタに接
    続され前記数（Ｕ’）と前記データレジスタの内容とを
    加算し和を求める第２の加算手段と、 前記第２の加算手段、前記第２のアドレス発生器、及び
    前記第２のデータレジスタに接続され、前記和を前記数
    （Ｍ’）と比較し、前記第２のメモリユニットを制御し
    て前記元の画素データの他の１つを出力するように前記
    第２のアドレス発生器を活性化し、前記元の画素データ
    の前記他の１つは、前記第２のメモリユニットによって
    出力されたすぐ前の元の画素データから、前記和が前記
    数（Ｍ’）よりも小さいときは数（Ｎ’）を数（Ｍ’）
    で割った結果生ずる商に等しい数（Ｖ’）だけオフセッ
    トされ、また前記和が前記数（Ｍ’）に少なくとも等し
    いときは数（Ｖ’＋１）だけオフセットされる第２の計
    算手段とをさらに含み、 前記第２の計算手段は、前記和が前記数（Ｍ’）に少な
    くとも等しいとき前記和から前記数（Ｍ’）を減算して
    得られた差を前記第２のデータレジスタに記憶し、前記
    和が前記数（Ｍ’）よりも小さいとき前記第２のデータ
    レジスタに前記和を記憶する請求項３０記載の装置。
35. 【請求項３５】 前記元の画像データは１つの走査線の
    元の画素データである請求項２９記載の装置。
36. 【請求項３６】 均一にスケールされた所望のデジタル
    画像を得るために元のデジタル画像を処理する装置であ
    って、数（Ｍ）が数（Ｎ）より大きく、数（Ｍ’）が数
    （Ｎ’）より大きいとき、Ｎ本の 順次的な元の走査線及
    び各元の走査線毎のＮ’個の順次的な元の画素データを
    有する元のデジタル画像を記憶するためのフレームメモ
    リを具え、垂直方向で元のデジタル画像をスケーリング
    してＭ本の順次的な所望の走査線を得る垂直スケーリン
    グユニットと、水平方向で垂直スケーリングユニットか
    らの所望の走査線をスケーリングして各走査線毎のＭ’
    個の順次的な所望の画素データを得る水平スケーリング
    ユニットとを含み、前記 垂直スケーリングユニットは、 フレームメモリと接続してフレームメモリからの元の走
    査線の中の（ｎ＋１）番目の走査線を記憶するラインメ
    モリと、 ラインメモリと接続して元の走査線の中の（ｎ）番目の
    走査線を記憶するラインバッファと、 ラインメモリ及びラインバッファと接続する第１の線形
    補間器と、 フレームメモリ、ラインバッファ及び第１の線形補間器
    と接続する垂直スケーリングコントローラとを含み、 該垂直スケーリングコントローラがラインメモリ及びラ
    インバッファに元の走査線を記憶するように制御し、該
    垂直スケーリングコントローラが更に第１の線形補間器
    を制御して、（Ｍ−Ｎ）を（Ｎ−１）で割った結果の余
    りが（Ｓ）であり、（ｓ）が１から（Ｓ）までの範囲に
    あり、（ｎ）が条件（ｎ＋１）×（Ｓ）≧（ｓ）×
    （Ｎ）を満たす最小数であるとき、ラインメモリ及びラ
    インバッファからの元の走査線の中の（ｎ）番目の走査
    線と（ｎ＋１）番目の走査線を線形補間させ、元の走査
    線の中の（ｎ）番目の走査線と（ｎ＋１）番目の走査線
    の間に挿入される残りの補間走査線を生成し、 前記 水平スケーリングユニットは、 第１の線形補間器と接続して該第１の線形補間器からの
    １本の走査線の（ｎ’＋１）番目の画素データを記憶す
    るドットレジスタと、 ドットレジスタと接続して前記１本の走査線のｎ’番目
    の画素データを記憶するドットバッファと、 ドットレジスタ及びドットバッファと接続する第２の線
    形補間器と、 ラインメモリ、ラインバッファ、ドットバッファ及び第
    ２の線形補間器と接続する水平スケーリングコントロー
    ラとを含み、 該水平スケーリングコントローラがドットレジスタ及び
    ドットバッファの画素データを記憶するのを制御し、該
    水平スケーリングコントローラが更に第２の線形補間器
    を制御して、（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結
    果の余りが（Ｓ’）であり、（ｓ’）が１から（Ｓ’）
    までの範囲にあり、（ｎ’）が条件（ｎ’＋１）×
    （Ｓ’）≧（ｓ’）×（Ｎ’）を満たす最小数であると
    き、ドットレジスタ及びドットバッファからの（ｎ’）
    番目の画素データと（ｎ’＋１）番目の画素データを線
    形補間させ、元の画素データの中の（ｎ’）番目の画素
    データと（ｎ’＋１）番目の画素データの間に挿入され
    る残りの補間画素データを生成し、 これにより第２の線形補間器の出力を直接出力装置に供
    給できるようにしてなる元のデジタル画像を処理する装
    置。
37. 【請求項３７】 前記垂直スケーリングコントローラ
    が、更に第１の線形補間器を制御して、元の走査線の中
    の（ｎ）番目の走査線と（ｎ＋１）番目の走査線の線形
    補間を実行させ、（Ｍ−Ｎ）が（Ｎ−１）よりも大き
    く、数（Ｔ）は（Ｍ−Ｎ）を（Ｎ−１）で割った結果生
    じる商に等しい数であるとき、前記ｎ番目の走査線と前
    記ｎ＋１番目の走査線の前記線形補間によって前記ｎ番
    目の走査線と前記ｎ＋１番目の走査線の間に挿入される
    付加的なＴ個の順次の補間走査線を生成する請求項３６
    に記載の元のデジタル画像を処理する装置。
38. 【請求項３８】 前記第１の線形補間器がバイリニア加
    算器である請求項３７に記載の元のデジタル画像を処理
    する装置。
39. 【請求項３９】 前記水平スケーリングコントローラ
    が、更に第２の線形補間器を制御して、第１の線形補間
    器からの１本の走査線の（ｎ’）番目の画素データと
    （ｎ’＋１）番目の画素データの線形補間を実行させ、
    （Ｍ’−Ｎ’）が（Ｎ’−１）よりも大きく、数
    （Ｔ’）が（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果
    生ずる商に等しいときに、（ｎ’）番目の画素データと
    （ｎ’＋１）番目の画素データの間に挿入される付加的
    なＴ’個の順次的な補間画素データを生成させる、請求
    項３６に記載の元のデジタル画像を処理する装置。
40. 【請求項４０】 前記第２の線形補間器がバイリニア加
    算器である請求項３９に記載の元のデジタル画像を処理
    する装置。
41. 【請求項４１】 均一にスケールされた所望のデジタル
    画像を得るために元のデジタル画像を処理する装置であ
    って、数（Ｍ）が数（Ｎ）より大き、数（Ｍ’）が数
    （Ｎ’）より小さいとき、Ｎ本の順次的な元の走査線及
    び各元の走査線毎のＮ’個の順次的な元の画素データを
    有する元のデジタル画像を記憶するためのフレームメモ
    リを具え、垂直方向で元のデジタル画像をスケーリング
    してＭ本の順次的な所望の走査線を得る垂直スケーリン
    グユニットと、水平方向で垂直スケーリングユニットか
    らの所望の走査線をスケーリングして各走査線毎のＭ’
    個 の順次的な所望の画素データを得る水平スケーリング
    ユニットとを含み、前記 垂直スケーリングユニットは、 フレームメモリと接続してフレームメモリからの（ｎ＋
    １）番目の元の走査線を記憶するラインメモリと、 ラインメモリと接続して（ｎ）番目の元の走査線を記憶
    するラインバッファと、 ラインメモリ及びラインバッファと接続する線形補間器
    と、 フレームメモリ、ラインバッファ及び線形補間器と接続
    する垂直スケーリングコントローラとを含み、 該垂直スケーリングコントローラがラインメモリ及びラ
    インバッファに元の走査線を記憶するのを制御し、該垂
    直スケーリングユニットが更に線形補間器を制御して、
    （Ｍ−Ｎ）を（Ｎ−１）で割った結果の余りが（Ｓ）で
    あり、（ｓ）が１から（Ｓ）までの範囲にあり、（ｎ）
    が条件（ｎ＋１）×（Ｓ）≧（ｓ）×（Ｎ）を満たす最
    小数であるとき、ラインメモリ及びラインバッファから
    の（ｎ）番目の元の走査線と（ｎ＋１）番目の元の走査
    線を線形補間させ、前記（ｎ）番目の元の走査線と前記
    （ｎ＋１）番目の元の走査線の間に挿入される残りの補
    間走査線を生成し、 前記 水平スケーリングユニットは水平スケーリングコン
    トローラを具え、 該水平スケーリングコントローラは、 ラインメモリとラインバッファと接続して、該ラインメ
    モリとラインバッファを制御して１本の走査線の第１番
    目の元の画素データを出力させるアドレス発生器と、 数（Ｎ’）を数（Ｍ’）で割った結果の余りである数
    （Ｕ’）を発生する生成手段と、 データレジスタと、 生成手段及びデータレジスタと接続して、数（Ｕ’）と
    データレジスタの内容とを加算して和を得る加算手段
    と、 加算手段、アドレス発生器及びデータレジスタと接続し
    て、前記和を前記数（Ｍ’）と比較させ、アドレス発生
    器を促してラインメモリ及びラインバッファが元の走査
    線の１つの元の画素データの他のものを出力するように
    制御して、前記１本の元の走査線の他の元の画素データ
    が、同じラインメモリ及びラインバッファから直前に出
    力された元の画素データから、和が数（Ｍ’）より小さ
    い場合は数（Ｎ’）を数（Ｍ’）で割った結果生ずる商
    と等しい数（Ｖ’）だけオフセットさせ、和が少なくと
    も数（Ｍ’）と等しい場合は数（Ｖ’＋１）だけオフセ
    ットする計算手段と、 を含み、 前記計算手段は、和が少なくとも数（Ｍ’）に等しいと
    きに前記和から前記数（Ｍ’）を減算して得られた差を
    前記データレジスタに記憶し、前記和が前記数（Ｍ’）
    より小さいときは前記和を前記データレジスタに記憶さ
    せ、 これにより水平スケーリングユニットの出力を直接出力
    装置に供給するようにしてなる元のデジタル画像を処理
    する装置。
42. 【請求項４２】 前記垂直スケーリングコントローラ
    が、更に線形補間器を制御して、（ｎ）番目の元の走査
    線と（ｎ＋１）番目の元の走査線の線形補間を実行さ
    せ、（Ｍ−Ｎ）が（Ｎ−１）よりも大きく、数（Ｔ）は
    （Ｍ−Ｎ）を（Ｎ−１）で割った結果生じる商に等しい
    数であるとき、前記ｎ番目の走査線と前記ｎ＋１番目の
    走査線の前記線形補間によって前記ｎ番目の走査線と前
    記ｎ＋１番目の走査線の間に挿入される付加的なＴ個の
    順次の補間走査線を生成する請求項４１に記載の元のデ
    ジタル画像を処理する装置。
43. 【請求項４３】 前記線形補間器がバイリニア加算器で
    ある請求項４２に記載の元のデジタル画像を処理する装
    置。
44. 【請求項４４】 均一にスケールされた所望のデジタル
    画像を得るために元のデジタル画像を処理する装置であ
    って、数（Ｍ）が数（Ｎ）より小さく、数（Ｍ’）が数
    （Ｎ’）より大きいとき、Ｎ本の順次的な元の走査線及
    び各元の走査線毎のＮ’個の順次的な元の画素データを
    有する元のデジタル画像を記憶するためのフレームメモ
    リを具え、垂直方向で元のデジタル画像をスケーリング
    してＭ本の順次的な所望の走査線を得る垂直スケーリン
    グユニットと、水平方向で垂直スケーリングユニットか
    らの所望の走査線をスケーリングして各走査線毎のＭ’
    個の順次的な所望の画素データを得る水平スケーリング
    ユニットとを含み、前記 垂直スケーリングユニットは、垂直スケーリングコ
    ントローラと、前記フレームメモリに接続したラインメ
    モリとを具え、前記垂直スケーリングコントローラは、 フレームメモリと接続して、該フレームメモリが第１番
    目の元の走査線を出力してラインメモリに記憶させるよ
    うに制御するアドレス発生器と、 数（Ｎ）を数（Ｍ）で割った結果の余りである数（Ｕ）
    を生成する生成手段と、 データレジスタと、 生成手段及びデータレジスタと接続して、数（Ｕ）とデ
    ータレジスタの内容とを加算して和を得る加算手段と、 加算手段、アドレス発生器及びデータレジスタと接続し
    て、前記和を前記数（Ｍ）と比較させ、アドレス発生器
    を促してフレームメモリが他の元の走査線を出力してラ
    インメモリに記憶させるように制御して、前記他の元の
    走査線が、同じフレームメモリから直前に出力された元
    の走査線から、前記和が前記数（Ｍ）より小さい場合は
    数（Ｎ）を数（Ｍ）で割った結果生ずる商と等しい数
    （Ｖ）だけオフセットさせ、和が少なくとも数（Ｍ）と
    等しい場合は数（Ｖ＋１）だけオフセットする計算手段
    と、 を含み、 前記計算手段は、和が少なくとも数（Ｍ’）に等しいと
    きに前記和から前記数（Ｍ’）を減算して得られた差を
    前記データレジスタに記憶し、前記和が前記数（Ｍ’）
    より小さいときは前記和を前記データレジスタに記憶さ
    せ、 上記 水平スケーリングユニットは、 ラインメモリと接続してラインメモリからの１本の走査
    線の（ｎ’＋１）番目の画素データを記憶するドットレ
    ジスタと、 ドットレジスタと接続してラインメモリからの１本の走
    査線の（ｎ’）番目の画素データを記憶するドットバッ
    ファと、 ドットレジスタ及びドットバッファと接続する線形補間
    器と、 ラインメモリ、ドットバッファ及び線形補間器と接続す
    る水平スケーリングコントローラとを含み、 該水平スケーリングコントローラがドットレジスタ及び
    ドットバッファの画素データを記憶するのを制御し、該
    水平スケーリングコントローラが更に線形補間器を制御
    して、（Ｍ’−Ｎ’）を（Ｎ’−１）で割った結果の余
    りが（Ｓ’）であり、（ｓ’）が１から（Ｓ’）までの
    範囲にあり、（ｎ’）が条件（ｎ’＋１）×（Ｓ’）≧
    （ｓ’）×（Ｎ’）を満たす最小数であるとき、ドット
    レジスタ及びドットバッファからの（ｎ’）番目の画素
    データと（ｎ’＋１）番目の画素データを線形補間さ
    せ、元の画素データの中の（ｎ’）番目の画素データと
    （ｎ’＋１）番目の画素データの間に挿入される残りの
    補間画素データを生成し、 これにより線形補間器の出力を直接出力装置に供給する
    ようにしてなる元のデジタル画像を処理する装置。
45. 【請求項４５】 前記水平スケーリングコントローラ
    が、更に線形補間器を制御して、ラインメモリからの１
    本の走査線の（ｎ’）番目の画素データと（ｎ’１）番
    目の画素データの線形補間を実行させ、（Ｍ’−Ｎ’）
    が（Ｎ’−１）よりも大きく、数（Ｔ’）が（Ｍ’−
    Ｎ’）を（Ｎ’−１）で割った結果生ずる商に等しいと
    きに、（ｎ’）番目の画素データと（ｎ’＋１）番目の
    画素データの間に挿入される付加的なＴ’個の順次的な
    補間画素データを生成させる請求項４４に記載の元のデ
    ジタル画像を処理する装置。
46. 【請求項４６】 前記線形補間器がバイリニア加算器で
    ある請求項４５に記載の元のデジタル画像を処理する装
    置。
47. 【請求項４７】 均一にスケールされた所望のデジタル
    画像を得るために元のデジタル画像を処理する装置であ
    って、数（Ｍ）が数（Ｎ）より小さく、数（Ｍ’）が数
    （Ｎ’）より小さいとき、Ｎ本の順次的な元の走査線及
    び各元の走査線毎のＮ’個の順次的な元の画素データを
    有する元のデジタル画像を記憶するためのフレームメモ
    リを具え、垂直方向で元のデジタル画像をスケーリング
    してＭ本の順次的な所望の走査線を得る垂直スケーリン
    グユニットと、水平方向で垂直スケーリングユニットか
    らの所望の走査線をスケーリングして各走査線毎のＭ’
    個の順次的な所望の画素データを得る水平スケーリング
    ユニットとを含み、前記 垂直スケーリングユニットは、垂直スケーリングコ
    ントローラと、フレームメモリに接続したラインメモリ
    を具え、前記 垂直スケーリングコントローラは、 フレームメモリと接続して、フレームメモリが第１番目
    の元の走査線を出力してラインメモリに記憶させるよう
    に制御する第１のアドレス発生器と、 数（Ｎ）を数（Ｍ）で割った結果の余りである数（Ｕ）
    を発生する第１の生成手段と、 第１のデータレジスタと、 第１の生成手段及び第１のデータレジスタと接続して、
    数（Ｕ）と第１のデータレジスタの内容を加算して和を
    得る第１の加算手段と、 第１の加算手段、第１のアドレス発生器及び第１のデー
    タレジスタと接続して、前記和と前記数（Ｍ）とを比較
    させ、第１のアドレス発生器を促してフレームメモリが
    他の元の走査線を出力してラインメモリに記憶させるよ
    うに制御して、前記他の元の走査線が、同じフレームメ
    モリから直前に出力された元の走査線から、前記和が前
    記数（Ｍ）より小さい場合は数（Ｎ）を数（Ｍ）で割っ
    た結果生ずる商と等しい数（Ｖ）だけオフセットさせ、
    和が少なくとも数（Ｍ）と等しい場合は数（Ｖ＋１）だ
    けオフセットする第１の計算手段（４４）と、 を含み、 前記第１の計算手段は、前記和が少なくとも前記数
    （Ｍ）に等しいときに前記和から前記数（Ｍ）を減算し
    て得られた差を第１のデータレジスタに記憶し、前記和
    が前記数（Ｍ）より小さいときは前記和を第１のデータ
    レジスタに記憶させ、 前記 水平スケーリングユニットが水平スケーリングコン
    トローラを具え、 前記水平スケーリングコントローラは、 ラインメモリと接続して、該ラインメモリを制御して１
    本の元の走査線の第１番目の元の画素データを出力させ
    る第２のアドレス発生器と、 数（Ｎ’）を数（Ｍ’）で割った結果の余りである数
    （Ｕ’）を生成する第２の生成手段と、 第２のデータレジスタと、 第２の生成手段及び第２のデータレジスタと接続して、
    数（Ｕ’）と第２のデータレジスタの内容とを加算して
    和を得る第２の加算手段と、 第２の加算手段、第２のアドレス発生器及び第２のデー
    タレジスタと接続して、前記和と前記数（Ｍ’）とを比
    較させ、第２のアドレス発生器を促してラインメモリが
    １本の元の走査線の他の元の画素データを出力するよう
    に制御して、前記１本の元の走査線の他の元の画素デー
    タが、同じラインメモリから直前に出力された元の画素
    データから、和が数（Ｍ’）より小さい場合は数
    （Ｎ’）を数（Ｍ’）で割った結果生ずる商と等しい数
    （Ｖ’）だけオフセットさせ、和が少なくとも数
    （Ｍ’）と等しい場合は数（Ｖ’＋１）だけオフセット
    する第２の計算手段と、 を含み、 前記第２の計算手段は、前記和が少なくとも前記数
    （Ｍ’）に等しいときに前記和から前記数（Ｍ’）を減
    算して得られた差を第２のデータレジスタに記憶し、前
    記和が前記数（Ｍ’）より小さいときは前記和を第２の
    データレジスタ（５６）に記憶させ、 これにより水平スケーリングユニットの出力を直接出力
    装置に供給するようにしてなる元のデジタル画像を処理
    する装置。