JP2005173944A

JP2005173944A - 解像度変換方法、解像度変換回路、表示装置

Info

Publication number: JP2005173944A
Application number: JP2003412596A
Authority: JP
Inventors: Hiroshi Nagata; 宏永田
Original assignee: Pioneer Plasma Display Corp
Current assignee: Pioneer Plasma Display Corp
Priority date: 2003-12-10
Filing date: 2003-12-10
Publication date: 2005-06-30

Abstract

【課題】画質の劣化を防止すること。
【解決手段】元画素と補間画素の倍率ｍ（ｍは正数であり）を入力し、補間画素の各々の階調レベルを、ｎ画素の各々の階調レベルに基づいて各補間画素が表示されるように表示部を制御する。ｎ画素のうちの各補間画素に対応する画素に隣接する第１画素と、ｎ画素のうちの第１画素に隣接する第２画素との階調レベル差を調べ（ステップＳ１１−ＮＯ、Ｓ１２）、第１画素と第２画素との階調レベル差が所定の値より大きいとき、第２画素の階調レベルを第２画素の仮想階調レベルに設定する（ステップＳ１２−ＮＯ、Ｓ１３）。第２画素の仮想階調レベルは、第1画素の階調レベルと第２画素の階調レベルとの間の階調レベルを表す。本発明の解像度変換方法では、第２画素の仮想階調レベルと、ｎ画素の各々の階調レベルのうちの第２画素以外の階調レベルとに基づいて、各補間画素の階調レベルを決定する（ステップＳ１４）。
【選択図】図１１

Description

本発明は、解像度を変換する解像度変換方法、解像度変換回路、表示装置に関する。

近年、ディスプレイの大型化や薄型化のニーズが高まっており、急激に普及されている。ディスプレイとしてはプラズマディスプレイ、液晶ディスプレイが例示される。このようなディスプレイの画素数は固定である（予めに決められている）。このため、様々な入力信号をディスプレイに表示するために、入力信号の画素数をディスプレイ固有の画素数に変換する解像度変換が必要となる。解像度変換では、入力信号の画素を元画素とし、ディスプレイ固有の画素を補間画素としたとき、元画素と補間画素の倍率とにより補間画素を生成する。

解像度変換方法の代表的な例としては（財）画像情報教育振興協会発行の画像処理テキストブック２０８ページに記載されているような共１次内挿法とよばれる方法がある。共１次内挿法は、比較的処理が簡単であり、自然画の場合、良好な画質を得られるため、広く用いられている方法のひとつである。しかしながら共１次内挿法による解像度変換は、画像のエッジ部分（画素と画素の境界部分）がぼけるという問題がある。そこで、近年は画像処理テキストブック２０８ページに記載されているような３次たたみ込み内挿法という手法を用いる場合が増えてきている。３次たたみ込み内挿法は、例えば、水平方向に４画素、垂直方向に４画素の合計１６画素を用いる。このため、３次たたみ込み内挿法は、補間係数の生成方法が複雑になるために回路規模が増大するが、平滑化と同時に比較的に入力画像のエッジ成分を保持した状態で解像度変換を行うことが可能であるという利点がある。

３次たたみ込み内挿法は、インパルス応答というｓｉｎ関数を３次近似式で近似したものである。この３次たたみ込み内挿法は、元画素と補間画素との空間的な距離によって決まる正または負の係数を乗じ、それらを加算することによって補間画素の階調レベルを決定するという方法である。（財）画像情報教育振興協会画像処理テキストブック、ｐｐ．２０８、式３．１４６では、３次たたみ込み内挿法による補間係数を数１により表している。

数１のｔは、元画素に対する補間画素の空間的な距離（空間距離）を示している。図１に数１で表される補間カーブを示す。図１に示される横軸は、数１のｔを表し、図１に示される縦軸は、数１のｆ（ｔ）を表す。

また、他の解像度変換方法のひとつにＢ−スプライン曲線法という補間係数を使う方法がある。このＢ−スプライン曲線法による補間は、例えば、３次たたみ込み内挿法と同じく水平方向に４画素、垂直方向に４画素の合計１６画素を用いるが、各元画素に乗じる係数はすべて正の係数を持ち、主に平滑化を目的とする方法である。Ｂ−スプライン曲線法による代表的な補間係数の例を数２に示す。

数２のｔは、元画素に対する補間画素の空間的な距離（空間距離）を示している。図２に数２で表される補間カーブを示す。図２に示される横軸は、数２のｔを表し、図２に示される縦軸は、数２のｆ（ｔ）を表す。

図３は、上記の解像度変換方法に適用される解像度変換回路の構成を示す。その解像度変換回路は、表示装置１０１に適用されている。表示装置１０１は、表示装置本体１０２と、解像度変換回路１０３とを具備する。解像度変換回路１０３は、入力部１０４と、補間処理部１０５と、表示制御部１０６とを具備する。入力部１０４は、元画素と補間画素の倍率ｍを入力する。ｍは正数である。元画素は一方向に配置されるｎ画素を含む。ｎは３以上の整数である。補間画素は一方向に配置されるｍｎ画素を含む。ｍｎは整数になるように、ｎに対してｍが設定される。補間処理部１０５は、補間画素の各々の階調レベルを、ｎ画素に基づいて計算する。表示制御部１０６は、補間処理部１０５により計算された階調レベルに基づいて、各補間画素を表示装置本体１０２に表示する。

例えば、ｎが４であるとき、上記のｎ画素は、４画素として画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とにより構成される。画素Ｄ_ｐは画素Ｄ_ｐ＋１に隣接し、画素Ｄ_ｐ＋１は画素Ｄ_ｐ＋２に隣接し、画素Ｄ_ｐ＋２は画素Ｄ_ｐ＋３に隣接する。以下、ｎが４であるものとして説明する。また、例えば、ｍが３であるとき、補間処理部５は、画素Ｄ_ｐの階調レベルと画素Ｄ_ｐ＋１の階調レベルと画素Ｄ_ｐ＋２の階調レベルと画素Ｄ_ｐ＋３の階調レベルとを用いて、画素Ｄ_ｐ＋１に対応する補間画素として補間画素Ｄ_ｐ＋１’、補間画素Ｄ_ｐ＋１’’、補間画素Ｄ_ｐ＋１’’’を生成し、各補間画素（補間画素Ｄ_ｐ＋１’、補間画素Ｄ_ｐ＋１’’、補間画素Ｄ_ｐ＋１’’’）の階調レベルを計算する。階調レベルは、一般にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３色が混合して生成され、その３色の色の濃さを示す。

上記の一方向が水平方向であるときの解像度変換回路１０３の構成を説明する。

入力部１０４は、拡大率設定値入力端子１１１と水平信号入力端子１１２とクロック信号入力端子１１３と映像信号入力端子１１４とを具備する。補間処理部１０５は、乗算係数生成部１１５と遅延器１２１〜１２４と乗算器１２５〜１２８と加算器１２９とを具備する。遅延器１２１〜１２４としては、Ｄフリップフロップが例示される。

拡大率設定値入力端子１１１と水平信号入力端子１１２とクロック信号入力端子１１３とは、乗算係数生成部１１５に接続されている。乗算係数生成部１１５は、乗算器１２５〜１２８に接続されている。図示しないが、クロック信号入力端子１１３は、更に、遅延器１２１〜１２４に接続されている。映像信号入力端子１１４は、遅延器１２４に接続されている。遅延器１２４は、遅延器１２３と乗算器１２８とに接続されている。遅延器１２３は、遅延器１２２と乗算器１２７とに接続されている。遅延器１２２は、遅延器１２１と乗算器１２６とに接続されている。遅延器１２１は、乗算器１２５に接続されている。乗算器１２５〜１２８は、加算器１２９に接続されている。加算器１２９は、表示制御部１０６に接続されている。表示制御部１０６は、表示装置本体１０２に接続されている。

拡大率設定値入力端子１１１には、拡大率設定信号ｍが入力される。水平信号入力端子１１２には、水平同期信号１１０が入力される。クロック信号入力端子１１３には、クロック信号ＣＬＫが入力される。映像信号入力端子１１４には、映像信号１２０が入力される。映像信号１２０は、１つの画面を構成するＮ個（Ｎはｎ以上の整数）の画素（元画素）のうちの１つの画素を表す。１つの画面は、Ｎ個の元画素が水平方向と垂直方向とに格子状に配置されて、動画もしくは静止画を示す映像を構成する。

水平同期信号１１０は、映像信号１２０が構成する走査線が次の走査線に変わるタイミングを立ち下がり（又は立上がり）により示している。すなわち、このタイミングは、一水平同期毎に行われる。クロック信号ＣＬＫは、映像信号１２０（元画素）が伝送されるタイミングを示し、映像信号１２０（元画素）は、クロック信号ＣＬＫに同期して、伝送される。

拡大率設定信号ｍは、上記の補間画素の倍率を示している。その拡大率設定信号ｍは、ｍＮ個の画素により１つの画面を構成する表示装置本体１０２にＮ個の元画素を表示するときに、Ｎ個の元画素をｍ倍して補間画素を生成するための命令を示す。ここで、ｍＮは整数になるように、Ｎに対してｍが設定される。

遅延器１２４は、映像信号入力端子１１４からの映像信号１２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号１２０（元画素）を乗算器１２８と遅延器１２３とに出力する。遅延器１２３は、遅延器１２４からの映像信号１２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号１２０（元画素）を乗算器１２７と遅延器１２２とに出力する。遅延器１２２は、遅延器１２３からの映像信号１２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号１２０（元画素）を乗算器１２６と遅延器１２１とに出力する。遅延器１２１は、遅延器１２２からの映像信号１２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号１２０（元画素）を乗算器１２５に出力する。
遅延器１２１から出力される映像信号１２０（元画素）は上記の画素Ｄ_ｐを表す。遅延器１２２から出力される映像信号１２０（元画素）は上記の画素Ｄ_ｐ＋１を表す。遅延器１２３から出力される映像信号１２０（元画素）は上記の画素Ｄ_ｐ＋２を表す。遅延器１２４から出力される映像信号１２０（元画素）は上記の画素Ｄ_ｐ＋３を表す。

乗算係数生成部１１５は、拡大率設定信号ｍと水平同期信号１１０とクロック信号ＣＬＫとに基づいて、乗算係数を示す乗算係数信号Ｘ１〜Ｘ４を生成して、乗算係数信号Ｘ１、Ｘ２、Ｘ３、Ｘ４をそれぞれ乗算器１２５、１２６、１２７、１２８に出力する。クロック信号ＣＬＫから次のクロック信号ＣＬＫまでの時間をＴとしたとき、乗算係数生成部１１５は、時間Ｔ／ｍ毎に乗算係数信号Ｘ１〜Ｘ４をｍ回出力する。第１番目から第ｍ番目までの乗算係数信号Ｘ１〜Ｘ４は、それぞれ異なり、元画素と補間画素との空間的な距離（空間距離ｔ）によって決まる。空間距離ｔの決定方法については後述する。

乗算器１２５は、遅延器１２１からの映像信号１２０が表す元画素（画素Ｄ_ｐ）の階調レベルと乗算係数生成部１１５からの乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２６は、遅延器１２２からの映像信号１２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルと乗算係数生成部１１５からの乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２７は、遅延器１２３からの映像信号１２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルと乗算係数生成部１１５からの乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２８は、遅延器１２４からの映像信号１２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルと乗算係数生成部１１５からの乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。

加算器１２９は、乗算器１２５からの乗算信号が示す値と乗算器１２６からの乗算信号が示す値と乗算器１２７からの乗算信号が示す値と乗算器１２８からの乗算信号が示す値とを加算した値を生成し、加算した値を示す補間映像信号１３０を表示制御部１０６に出力する。補間映像信号１３０は、ｍＮ個の画素（補間画素）のうちの１つの補間画素を表す。補間映像信号１３０（補間画素）が示す値は、補間画素の階調レベルである。ｍが３であるとき、加算器１２９は、時間Ｔ／３毎に補間映像信号１３０（補間画素）として上記の補間画素Ｄ_２’、補間画素Ｄ_２’’、補間画素Ｄ_２’’’を表示制御部１０６に出力する。

表示制御部１０６は、加算器１２９からの補間映像信号１３０（補間画素）が表示されるように表示装置本体１０２を制御する。

ここで、上記の一方向が垂直方向であるときの解像度変換回路１０３の構成では、遅延器１２１〜１２４をそれぞれ１水平期間遅延させるラインメモリに置き換え、乗算係数生成部１１５の出力を１水平同期期間単位で更新することにより、実現できる。

次に、３次たたみ込み内挿法を用いたときの解像度変換回路１０３の動作について説明する。拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。解像度変換回路１０３は、入力処理、補間処理、表示処理を実行する。

入力処理は、入力部１０４により実行される。拡大率設定値入力端子１１１に拡大率設定信号ｍが入力され、水平信号入力端子１１２に水平同期信号１１０が入力され、クロック信号入力端子１１３にクロック信号ＣＬＫが入力される。映像信号入力端子１１４に映像信号１２０が入力される。

補間処理は、補間処理部１０５により実行される。補間処理は、乗算係数決定処理と参照処理と加算処理とを含む。

３次たたみ込み内挿法を用いたときの補間処理の乗算係数決定処理について図４を用いて説明する。乗算係数決定処理は、乗算係数生成部１１５により実行される。乗算係数生成部１１５は、拡大率設定信号ｍと水平同期信号１１０とクロック信号ＣＬＫとに基づいて、時間Ｔ／ｍと乗算係数とを決定する。乗算係数生成部１１５は、ｍが３であるため（拡大率設定信号ｍが示す補間画素の倍率が３であるため）、時間Ｔ／ｍをＴ／３に設定する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’を生成する場合、補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１との空間距離ｔは、０／３（＝０）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１に隣接する画素Ｄ_ｐとの空間距離ｔは、−３／３（＝−１）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１に隣接する画素Ｄ_ｐ＋２との空間距離ｔは、３／３（＝１）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋２に隣接する画素Ｄ_ｐ＋３との空間距離ｔは、６／３（＝２）を表す。
この場合、乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“０”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“１”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“０”を決定する。
乗算係数生成部１１５は、時間Ｔ／３のときに、乗算係数信号Ｘ１“０”、乗算係数信号Ｘ２“１”、乗算係数信号Ｘ３“０”、乗算係数信号Ｘ４“０”を乗算器１２５、１２６、１２７、１２８に出力する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’を生成する場合、補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１との空間距離ｔは、１／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐとの空間距離ｔは、−４／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐ＋２との空間距離ｔは、２／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋２に隣接する補間画素Ｄ_ｐ＋３との空間距離ｔは、５／３を表す。
この場合、乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．１４８…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．０７４０…”を決定する。
乗算係数生成部１１５は、時間Ｔ×２／３のときに、乗算係数信号Ｘ１“−０．１４８…”、乗算係数信号Ｘ２“０．８１４…”、乗算係数信号Ｘ３“０．４０７…”、乗算係数信号Ｘ４“−０．０７４０…”を乗算器１２５、１２６、１２７、１２８に出力する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’’を生成する場合、補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１との空間距離ｔは、２／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐとの空間距離ｔは、−５／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐ＋２との空間距離ｔは、１／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋２に隣接する補間画素Ｄ_ｐ＋３との空間距離ｔは、４／３を表す。
この場合、乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．０７４０…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１１５は、上記の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．１４８…”を決定する。
乗算係数生成部１１５は、時間Ｔのときに、乗算係数信号Ｘ１“−０．０７４０…”、乗算係数信号Ｘ２“０．４０７…”、乗算係数信号Ｘ３“０．８１４…”、乗算係数信号Ｘ４“−０．１４８…”を乗算器１２５、１２６、１２７、１２８に出力する。

これにより、乗算係数生成部１１５は、時間Ｔ／３毎に乗算係数信号Ｘ１〜Ｘ４を乗算器１２５〜１２８に３回出力する。

３次たたみ込み内挿法を用いたときの補間処理の参照処理について説明する。補間処理の参照処理は、遅延器１２１〜１２４、乗算器１２５〜１２８により実行される。

乗算器１２５は、遅延器１２１からの映像信号１２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１１５からの時間Ｔ／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２５は、遅延器１２１からの映像信号１２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１１５からの時間Ｔ×２／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２５は、遅延器１２１からの映像信号１２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１１５からの時間Ｔにおける乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。

乗算器１２６は、遅延器１２２からの映像信号１２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１１５からの時間Ｔ／３における乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２６は、遅延器１２２からの映像信号１２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１１５からの時間Ｔ×２／３における乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２６は、遅延器１２２からの映像信号１２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１１５からの時間Ｔにおける乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。

乗算器１２７は、遅延器１２３からの映像信号１２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１１５からの時間Ｔ／３における乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２７は、遅延器１２３からの映像信号１２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１１５からの時間Ｔ×２／３における乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２７は、遅延器１２３からの映像信号１２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１１５からの時間Ｔにおける乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。

乗算器１２８は、遅延器１２４からの映像信号１２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１１５からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２８は、遅延器１２４からの映像信号１２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１１５からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。乗算器１２８は、遅延器１２４からの映像信号１２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１１５からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器１２９に出力する。

３次たたみ込み内挿法を用いたときの補間処理の加算処理について説明する。補間処理の加算処理は、加算器１２９により実行される。

加算器１２９は、乗算器１２５からの時間Ｔ／３における乗算信号が示す値と、乗算器１２６からの時間Ｔ／３における乗算信号が示す値と、乗算器１２７からの時間Ｔ／３における乗算信号が示す値と、乗算器１２８からの時間Ｔ／３における乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’を表す補間映像信号１３０を表示制御部１０６に出力する。

加算器１２９は、乗算器１２５からの時間Ｔ×２／３における乗算信号が示す値と、乗算器１２６からの時間Ｔ×２／３における乗算信号が示す値と、乗算器１２７からの時間Ｔ×２／３における乗算信号が示す値と、乗算器１２８からの時間Ｔ×２／３における乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’’を表す補間映像信号１３０を表示制御部１０６に出力する。

加算器１２９は、乗算器１２５からの時間Ｔにおける乗算信号が示す値と、乗算器１２６からの時間Ｔにおける乗算信号が示す値と、乗算器１２７からの時間Ｔにおける乗算信号が示す値と、乗算器１２８からの時間Ｔにおける乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’’’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’’’を表す補間映像信号１３０を表示制御部１０６に出力する。

表示処理は、表示制御部１０６により実行される。

表示制御部１０６は、加算器１２９からの時間Ｔ／３における補間映像信号１３０（補間画素Ｄ_ｐ＋１’）が表示されるように表示装置本体１０２を制御する。表示制御部１０６は、加算器１２９からの時間Ｔ×２／３における補間映像信号１３０（補間画素Ｄ_ｐ＋１’’）が表示されるように表示装置本体１０２を制御する。表示制御部１０６は、加算器１２９からの時間Ｔにおける補間映像信号１３０（補間画素Ｄ_ｐ＋１’’’）が表示されるように表示装置本体１０２を制御する。

解像度変換回路１０３は、上記の入力処理、補間処理、表示処理をクロック信号ＣＬＫに応じて実行する。映像信号１２０が示す元画素として元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…とする。元画素Ｄ_０〜Ｄ_８の括弧内の数値は、元画素Ｄ０〜Ｄ８の階調レベルを示す。３次たたみ込み内挿法を用いた場合の補間処理では、元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…が、補間画素Ｄ_１’（２０６）、Ｄ_１’’（２０５）、Ｄ_１’’’（２０５）、Ｄ_２’（２０４）、Ｄ_２’’（２１５）、Ｄ_２’’’（２２６）、Ｄ_３’（２０２）、Ｄ_３’’（１４８）、Ｄ_３’’’（９５）、Ｄ_４’（４２）、Ｄ_４’’（７）、Ｄ_４’’（８）、Ｄ_５’（４４）、Ｄ_５’’（９７）、Ｄ_５’’’（１５１）、Ｄ_６’（２０４）、Ｄ_６’’（２２８）、Ｄ_６’’’（２１７）に変換される。画素（元画素、補間画素）と階調レベルとの関係を図６に示す。図６に示される横軸は、画素（元画素、補間画素）を表し、図６に示される縦軸は、階調レベルを表す。

しかしながら、３次たたみ込み内挿法を用いて解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きいとき、オーバーシュートやアンダーシュートと呼ばれる歪みが発生することがある。図６に示されるように、オーバーシュートが発生する補間画素は、Ｄ_２’’（２１５）、Ｄ_２’’’（２２６）と、Ｄ_６’’（２２８）、Ｄ_６’’’（２１７）である。また、アンダーシュートが発生する補間画素は、Ｄ_４’’（７）、Ｄ_４’’（８）である。
ある程度のオーバーシュートやアンダーシュートは、画像の輪郭を強調するという効果をもたらす。その一方、オーバーシュートやアンダーシュートにより階調レベルが大きい場合、拡大率が大きいことにより（拡大率設定信号ｍの値が大きいことにより）広い範囲でオーバーシュートやアンダーシュートが発生する場合、これらが弊害となり画質の劣化を招くことになる。またパーソナルコンピュータの画面であるような文字や幾何学的な模様では輪郭強調そのものが画質の劣化として認識される場合がある。

このようなオーバーシュートやアンダーシュートを抑制できることが望まれる。

次に、Ｂ−スプライン曲線法を用いたときの解像度変換回路１０３の動作について説明する。上述の３次たたみ込み内挿法と同じように、拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。解像度変換回路１０３は、入力処理、補間処理、表示処理を実行する。Ｂ−スプライン曲線法を用いたときの解像度変換回路１０３の動作について上述の３次たたみ込み内挿法と同じ説明を省略する。入力処理、表示処理は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路１０３の動作と同じである。また、補間処理の参照処理と加算処理は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路１０３の動作と同じである。

Ｂ−スプライン曲線法を用いたときの補間処理の乗算係数決定処理について図５を用いて説明する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’を生成する場合、乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．１６６…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．６６６…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．１６６…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０”を決定する。
乗算係数生成部１１５は、時間Ｔ／３のときに、乗算係数信号Ｘ１“０．１６６…”、乗算係数信号Ｘ２“０．６６６…”、乗算係数信号Ｘ３“０．１６６…”、乗算係数信号Ｘ４“０”を乗算器１２５、１２６、１２７、１２８に出力する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’を生成する場合、乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．０４９３…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．５７４…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．３７０…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０．００６１７…”を決定する。
乗算係数生成部１１５は、時間Ｔ×２／３のときに、乗算係数信号Ｘ１“０．０４９３…”、乗算係数信号Ｘ２“０．５７４…”、乗算係数信号Ｘ３“０．３７０…”、乗算係数信号Ｘ４“０．００６１７…”を乗算器１２５、１２６、１２７、１２８に出力する。

補間処理部１０５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’’を生成する場合、乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．００６１７…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．３７０…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．５７４…”を決定する。乗算係数生成部１１５は、上記の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０．０４９３…”を決定する。
乗算係数生成部１１５は、時間Ｔのときに、乗算係数信号Ｘ１“０．００６１７…”、乗算係数信号Ｘ２“０．３７０…”、乗算係数信号Ｘ３“０．５７４…”、乗算係数信号Ｘ４“０．０４９３…”を乗算器１２５、１２６、１２７、１２８に出力する。

解像度変換回路１０３は、上記の入力処理、補間処理、表示処理をクロック信号ＣＬＫに応じて実行する。上述の３次たたみ込み内挿法と同じように、映像信号１２０が示す元画素として元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…とする。元画素Ｄ_０〜Ｄ_８の括弧内の数値は、元画素Ｄ０〜Ｄ８の階調レベルを示す。Ｂ−スプライン曲線法を用いた場合の補間処理では、元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…が、補間画素Ｄ_１’（２０６）、Ｄ_１’’（２０５）、Ｄ_１’’’（２０５）、Ｄ_２’（２０４）、Ｄ_２’’（２０３）、Ｄ_２’’’（１９７）、Ｄ_３’（１７６）、Ｄ_３’’（１４７）、Ｄ_３’’’（９８）、Ｄ_４’（６９）、Ｄ_４’’（４９）、Ｄ_４’’（５０）、Ｄ_５’（７０）、Ｄ_５’’（９９）、Ｄ_５’’’（１４９）、Ｄ_６’（１７８）、Ｄ_６’’（１９９）、Ｄ_６’’’（２０５）に変換される。画素（元画素、補間画素）と階調レベルとの関係を図７に示す。図７に示される横軸は、画素（元画素、補間画素）を表し、図７に示される縦軸は、階調レベルを表す。

しかしながら、Ｂ−スプライン曲線法を用いて解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きいとき、平滑化が必要以上に大きくなってぼけ感が増すという問題が発生することがある。図７に示されるように、平滑化が必要以上に大きくなる補間画素は、Ｄ_３’’’（９８）、Ｄ_４’（６９）、Ｄ_４’’（４９）と、Ｄ_５’’’（１４９）、Ｄ_６’（１７８）、Ｄ_６’’（１９９）である。ぼけ感が増すことにより画質の劣化を招く場合がある。

このようなぼけ感を低減できることが望まれる。

画像処理標準テキストブック編集委員会監修「画像処理テキストブック」財団法人画像情報教育振興協会、平成９年２月２５日、ｐ．２０８−２０９

本発明の課題は、画質の劣化を防止することができる解像度変換方法、解像度変換回路、表示装置を提供することにある。

本発明の他の課題は、オーバーシュートやアンダーシュートを抑制することができる解像度変換方法、解像度変換回路、表示装置を提供することにある。

本発明の更に他の課題は、ぼけ感を低減することができる解像度変換方法、解像度変換回路、表示装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の形態に係る解像度変換方法は、例えば、解像度変換回路（３）により実現され、表示部である表示装置本体（２）と解像度変換回路（３）とを具備する表示装置（１）に適用される。

解像度変換回路（３）は、入力部（４）と、補間処理部（５）と、表示制御部（６）とを具備する。入力部（４）は、元画素（２０）と補間画素（３０）の倍率ｍ（ｍは正数であり）を入力する（図９のステップＳ１）。元画素（２０）は一方向に配置されるｎ画素（２０；Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…；ｐ＝０、１、２、…）（ｎは３以上の整数であり）を含む。補間画素（３０；Ｄ_ｐ’、Ｄ_ｐ’’、Ｄ_ｐ’’’、Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’、…）は一方向に配置されるｍｎ画素を含む。補間処理部（５）は、補間画素（Ｄ_ｐ’、Ｄ_ｐ’’、Ｄ_ｐ’’’、Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’、…）の各々の階調レベルを、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルに基づいて計算する（図９のステップＳ２）。表示制御部（６）は、上記計算された階調レベルに基づいて各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）が表示されるように表示部を制御する（図９のステップＳ３）。
補間処理部（５）は、相関検出部（３１、３２）と、仮想階調レベル設定部（３３、３４、３５、３８）と、階調レベル決定部（１５、２５〜２９）とを具備する。相関検出部（３１、３２）は、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）のうちの各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、ｎ画素のうちの第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差を調べる（図９のステップＳ２、図１１のステップＳ１１−ＮＯ、Ｓ１２）。仮想階調レベル設定部（３３、３４、３５、３８）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値（ｄ）より大きいとき、第２画素（Ｄ_ｐ＋３）の階調レベルを第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）は、第1画素（Ｄ_ｐ＋２）の階調レベルと第２画素（Ｄ_ｐ＋３）の階調レベルとの間の階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）と、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルを上記の仮想階調レベルに設定する。
３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素の階調レベルが抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりアンダーシュートが発生する補間画素の階調レベルが抑制される。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルを上記の仮想階調レベルに設定する。
Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素の階調レベルが改善される。

仮想階調レベル設定部（３３、３４、３５、３８）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値（ｄ）より大きく、第２画素（Ｄ_ｐ＋３）の階調レベルが第１画素（Ｄ_ｐ＋２）の階調レベルよりも小さいとき、第２画素（Ｄ_ｐ＋３）の階調レベルを第２画素（Ｄ_ｐ＋３）の仮想階調レベルとして加算仮想階調レベル（Ｌ_ａ＋）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第２画素（Ｄ_ｐ＋３）の加算仮想階調レベル（Ｌ_ａ＋）は、第２画素（Ｄ_ｐ＋３）の階調レベルよりも大きく第１画素（Ｄ_ｐ＋２）の階調レベルよりも小さい階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の加算仮想階調レベル（Ｌ_ａ＋）と、ｎ画素の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

仮想階調レベル設定部（３３、３４、３５、３８）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値（ｄ）より大きく、第２画素（Ｄ_ｐ＋３）の階調レベルが第１画素（Ｄ_ｐ＋２）の階調レベルよりも大きいとき、第２画素（Ｄ_ｐ＋３）の階調レベルを第２画素（Ｄ_ｐ＋３）の仮想階調レベルとして減算仮想階調レベル（Ｌ_ａ−）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第２画素（Ｄ_ｐ＋３）の減算仮想階調レベル（Ｌ_ａ−）は、第２画素（Ｄ_ｐ＋３）の階調レベルよりも小さく第１画素（Ｄ_ｐ＋２）の階調レベルよりも大きい階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の減算仮想階調レベル（Ｌ_ａ−）と、ｎ画素の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

例えばｎが４である。この場合、相関検出部（３１、３２）は、対応する画素（Ｄ_ｐ＋１）と、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）のうちの対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）以外の第３画素（Ｄ_ｐ）との階調レベル差を調べる（図９のステップＳ２、図１１のステップＳ１１−ＮＯ、Ｓ１２）。仮想階調レベル設定部（３３、３４、３５、３８）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きいとき、第３画素（Ｄ_ｐ）の階調レベルを第３画素（Ｄ_ｐ）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第３画素（Ｄ_ｐ）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）は、対応する画素（Ｄ_ｐ＋１）の階調レベルと第３画素（Ｄ_ｐ）の階調レベルとの間の階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）と、第３画素（Ｄ_ｐ）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）と、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）及び第３画素（Ｄ_ｐ）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルを上記の仮想階調レベルに設定する。また、解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）と、対応する画素（Ｄ_ｐ＋１）に隣接する第３画素（Ｄ_ｐ）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルを上記の仮想階調レベルに設定する。
このため、図１４に示されるように、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素Ｄ_２’’、Ｄ_２’’’の階調レベル２１５、２２６が、２１０、２１７に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素Ｄ_６’’、Ｄ_６’’’の階調レベル２２８、２１７が、２１９、２１２に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりアンダーシュートが発生する補間画素Ｄ_４’’、Ｄ_４’’の階調レベル７、８が、２０、２１に抑制される。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルを上記の仮想階調レベルに設定する。また、解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）と、対応する画素（Ｄ_ｐ＋１）に隣接する第３画素（Ｄ_ｐ）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルを上記の仮想階調レベルに設定する。
このため、図１５に示されるように、Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素Ｄ_３’’’、Ｄ_４’、Ｄ_４’’の階調レベル９８、６９、４９が、９８、５９、４７に改善される。また、Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素Ｄ_５’’’、Ｄ_６’、Ｄ_６’’の階調レベル１４９、１７８、１９９が、１４９、１８８、２０１に改善される。

仮想階調レベル設定部（３３、３４、３５、３８）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きく、第３画素（Ｄ_ｐ）の階調レベルが対応する画素（Ｄ_ｐ＋１）の階調レベルよりも小さいとき、第３画素（Ｄ_ｐ）の階調レベルを第３画素（Ｄ_ｐ）の仮想階調レベルとして加算仮想階調レベル（Ｌ_ａ＋）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第３画素（Ｄ_ｐ）の加算仮想階調レベル（Ｌ_ａ＋）は、第３画素（Ｄ_ｐ）の階調レベルよりも大きく対応する画素（Ｄ_ｐ＋１）の階調レベルよりも小さい階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）と、第３画素（Ｄ_ｐ）の加算仮想階調レベル（Ｌ_ａ＋）と、ｎ画素の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）及び第３画素（Ｄ_ｐ）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

仮想階調レベル設定部（３３、３４、３５、３８）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きく、第３画素（Ｄ_ｐ）の階調レベルが対応する画素（Ｄ_ｐ＋１）の階調レベルよりも大きいとき、第３画素（Ｄ_ｐ）の階調レベルを第３画素（Ｄ_ｐ）の仮想階調レベルとして減算仮想階調レベル（Ｌ_ａ−）に設定する（図９のステップＳ２、Ｓ５、図１１のステップＳ１２−ＮＯ、Ｓ１３）。第３画素（Ｄ_ｐ）の減算仮想階調レベル（Ｌ_ａ−）は、第３画素（Ｄ_ｐ）の階調レベルよりも小さく対応する画素（Ｄ_ｐ＋１）の階調レベルよりも大きい階調レベルを表す。階調レベル決定部（１５、２５〜２９）は、第２画素（Ｄ_ｐ＋３）の仮想階調レベル（Ｌ_ａ＋、Ｌ_ａ−）と、第３画素（Ｄ_ｐ）の減算仮想階調レベル（Ｌ_ａ−）と、ｎ画素の各々の階調レベルのうちの第２画素（Ｄ_ｐ＋３）及び第３画素（Ｄ_ｐ）以外の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１１のステップＳ１４）。

本発明の第２の形態に係る解像度変換方法は、例えば、解像度変換回路（３）により実現され、表示部である表示装置本体（２）と解像度変換回路（３）とを具備する表示装置（１）に適用される。

解像度変換回路（３）は、入力部（４）と、補間処理部（５）と、表示制御部（６）とを具備する。入力部（４）は、元画素（２０）と補間画素（３０）の倍率ｍ（ｍは正数であり）を入力する（図９のステップＳ１）。元画素（２０）は一方向に配置されるｎ画素（２０；Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…；ｐ＝０、１、２、…）（ｎは３以上の整数であり）を含む。補間画素（３０；Ｄ_ｐ’、Ｄ_ｐ’’、Ｄ_ｐ’’’、Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’、…）は一方向に配置されるｍｎ画素を含む。補間処理部（５）は、補間画素（Ｄ_ｐ’、Ｄ_ｐ’’、Ｄ_ｐ’’’、Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’、…）の各々の階調レベルを、第１乗算係数（α）とｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルとに基づいて計算する（図９のステップＳ２）。表示制御部（６）は、上記計算された階調レベルに基づいて各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）が表示されるように表示部を制御する（図９のステップＳ３）。
補間処理部（５）は、相関検出部（４１、４２）と、乗算係数制御部（４３、４４）と、階調レベル決定部（１５、２５〜２９）とを具備する。相関検出部（４１、４２）は、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）のうちの各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、ｎ画素のうちの第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差を調べる（図９のステップＳ２、図１９のステップＳ２１−ＮＯ、Ｓ２２）。乗算係数制御部（４３、４４）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値より大きいとき、第１乗算係数（α）を第２乗算係数（α、β、γ）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。階調レベル決定部（１５、２５〜２９）は、第２乗算係数（α、β、γ）と、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１９のステップＳ２５、Ｓ２６）。

階調レベル決定部（１５、２５〜２９）は、第１乗算係数（α）とｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルとを乗じて各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１９のステップＳ２５、Ｓ２６）。階調レベル決定部（１５、２５〜２９）は、第２乗算係数（α、β、γ）とｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルとを乗じて各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１９のステップＳ２５、Ｓ２６）。ｎが４である。この場合、第１乗算係数（α）は、対応する画素（Ｄ_ｐ＋１）の階調レベルに乗ずるための対応画素用乗算係数（α）と、第１画素（Ｄ_ｐ＋２）の階調レベルに乗ずるための第１画素用乗算係数（α）と、第２画素（Ｄ_ｐ＋２）の階調レベルに乗ずるための第２画素用乗算係数（α）と、対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）以外の第３画素（Ｄ_ｐ）の階調レベルに乗ずるための第３画素用乗算係数（α）とを含む。第２乗算係数（α、β、γ）は、対応画素用乗算係数（α）と、第１画素用乗算係数（α）と、第２画素用乗算係数（α）と、第３画素（Ｄ_ｐ）の階調レベルに乗ずるための、第３画素用乗算係数（α）とは異なる第３画素調整用乗算係数（β、γ）とを含む。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルに乗じる第３画素用乗算係数（α）を上記の第３画素調整用乗算係数（β、γ）に設定する。
３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素の階調レベルが上記の第１の形態と同様に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりアンダーシュートが発生する補間画素の階調レベルが上記の第１の形態と同様に抑制される。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルに乗じる第３画素用乗算係数（α）を上記の第３画素調整用乗算係数（β、γ）に設定する。
このため、Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素の階調レベルが上記の第１の形態と同様に改善される。

乗算係数制御部（４３、４４）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値（ｄ）より大きく、第２画素（Ｄ_ｐ＋３）の階調レベルが第１画素（Ｄ_ｐ＋２）の階調レベルよりも小さいとき、第３画素用乗算係数（α）を第３画素調整用乗算係数として第３画素調整用増大乗算係数（β）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。第３画素調整用増大乗算係数（β）は、第３画素用乗算係数（α）よりも大きい。

乗算係数制御部（４３、４４）は、第１画素（Ｄ_ｐ＋２）と第２画素（Ｄ_ｐ＋３）との階調レベル差が所定の値（ｄ）より大きく、第２画素（Ｄ_ｐ＋３）の階調レベルが第１画素（Ｄ_ｐ＋２）の階調レベルよりも大きいとき、第３画素用乗算係数（α）を第３画素調整用乗算係数として第３画素調整用減少乗算係数（γ）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。第３画素調整用減少乗算係数（γ）は、第３画素用乗算係数（α）よりも小さい。

相関検出部（４１、４２）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差を調べる（図９のステップＳ２、図１９のステップＳ２１−ＮＯ、Ｓ２２）。乗算係数制御部（４３、４４）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きいとき、第１乗算係数（α）を第３乗算係数（α、β、γ）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。階調レベル決定部（１５、２５〜２９）は、第３乗算係数（α、β、γ）と、ｎ画素（Ｄ_ｐ、Ｄ_ｐ＋１、Ｄ_ｐ＋２、…）の各々の階調レベルとに基づいて、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）の階調レベルを決定する（図９のステップＳ２、Ｓ５、Ｓ６、図１９のステップＳ２５、Ｓ２６）。第３乗算係数（α、β、γ）は、対応画素用乗算係数（α）と、第１画素用乗算係数（α）と、第２画素（Ｄ_ｐ＋２）の階調レベルに乗ずるための、第２画素用乗算係数（α）とは異なる第２画素調整用乗算係数（β、γ）と、第３画素調整用乗算係数（β、γ）とを含む。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルに乗じる第３画素用乗算係数（α）を上記の第３画素調整用乗算係数（β、γ）に設定する。また、解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）と、対応する画素（Ｄ_ｐ＋１）に隣接する第３画素（Ｄ_ｐ）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルに乗じる第２画素用乗算係数（α）を第２画素調整用乗算係数（β、γ）に設定する。
このため、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素Ｄ_２’’、Ｄ_２’’’の階調レベルが上記の第１の形態と同様に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりオーバーシュートが発生する補間画素Ｄ_６’’、Ｄ_６’’’の階調レベルが上記の第１の形態と同様に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）によりアンダーシュートが発生する補間画素Ｄ_４’’、Ｄ_４’’の階調レベルが上記の第１の形態と同様に抑制される。

解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）に隣接する第１画素（Ｄ_ｐ＋２）と、第１画素（Ｄ_ｐ＋２）に隣接する第２画素（Ｄ_ｐ＋３）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第３画素（Ｄ_ｐ）の階調レベルに乗じる第３画素用乗算係数（α）を上記の第３画素調整用乗算係数（β、γ）に設定する。また、解像度変換回路（３）では、各補間画素（Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’）に対応する画素（Ｄ_ｐ＋１）と、対応する画素（Ｄ_ｐ＋１）に隣接する第３画素（Ｄ_ｐ）との階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、第２画素（Ｄ_ｐ＋３）の階調レベルに乗じる第２画素用乗算係数（α）を上記の第２画素調整用乗算係数（β、γ）に設定する。
このため、Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値（ｄ）よりも大きい）とき、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素Ｄ_３’’’、Ｄ_４’、Ｄ_４’’の階調レベルが上記の第１の形態と同様に改善される。また、Ｂ−スプライン曲線法を用いて解像度変換回路（３）により解像度を変換した場合、従来の解像度変換回路（１０３）により平滑化が必要以上に大きくなる補間画素Ｄ_５’’’、Ｄ_６’、Ｄ_６’’の階調レベルが上記の第１の形態と同様に改善される。

乗算係数制御部（４３、４４）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きく、第３画素（Ｄ_ｐ）の階調レベルが対応する画素（Ｄ_ｐ＋１）の階調レベルよりも小さいとき、第２画素用乗算係数（α）を第２画素調整用乗算係数として第２画素調整用増大乗算係数（β）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。第２画素調整用増大乗算係数（β）は、第２画素用乗算係数（α）よりも大きい。

乗算係数制御部（４３、４４）は、対応する画素（Ｄ_ｐ＋１）と第３画素（Ｄ_ｐ）との階調レベル差が所定の値（ｄ）より大きく、第３画素（Ｄ_ｐ）の階調レベルが対応する画素（Ｄ_ｐ＋１）の階調レベルよりも大きいとき、第２画素用乗算係数（α）を第２画素調整用乗算係数として第２画素調整用減少乗算係数（γ）に設定する（図９のステップＳ２、Ｓ５、図１９のステップＳ２１−ＮＯ、Ｓ２２−ＮＯ）。第２画素調整用減少乗算係数（γ）は、第２画素用乗算係数（α）よりも小さい。

本発明の解像度変換方法は、３次たたみ込み内挿法を用いて解像度を変換した場合、オーバーシュートやアンダーシュートを抑制することができる。

本発明の解像度変換方法は、オーバーシュートやアンダーシュートを抑制するため、画質の劣化を防止することができる。

本発明の解像度変換方法は、Ｂ−スプライン曲線法を用いて解像度を変換した場合、平滑化が必要以上に大きくなる補間画素の階調レベルを改善するため、ぼけ感を低減することができる。

本発明の解像度変換方法は、ぼけ感を低減するため、画質の劣化を防止することができる。

添付図面を参照して、本発明による解像度変換方法を実施するための最良の形態を以下に説明する。

（第１実施形態）
図８は、本発明の第１実施形態に係る解像度変換方法に適用される解像度変換回路の構成を示す。その解像度変換回路は、表示装置１に適用されている。表示装置１は、表示装置本体２と、解像度変換回路３とを具備する。解像度変換回路３は、入力部４と、補間処理部５と、表示制御部６とを具備する。入力部４は、元画素と補間画素の倍率ｍを入力する。ｍは正数である。元画素は一方向に配置されるｎ画素を含む。ｎは３以上の整数である。補間画素は一方向に配置されるｍｎ画素を含む。ｍｎは整数になるように、ｎに対してｍが設定される。補間処理部５は、補間画素の各々の階調レベルを、ｎ画素に基づいて計算する。表示制御部６は、補間処理部５により計算された階調レベルに基づいて、各補間画素を表示装置本体２に表示する。

例えば、ｎが４であるとき、上記のｎ画素は、４画素として画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とにより構成される。画素Ｄ_ｐは画素Ｄ_ｐ＋１に隣接し、画素Ｄ_ｐ＋１は画素Ｄ_ｐ＋２に隣接し、画素Ｄ_ｐ＋２は画素Ｄ_ｐ＋３に隣接する。以下、ｎが４であるものとして説明する。また、例えば、ｍが３であるとき、補間処理部５は、画素Ｄ_ｐの階調レベルと画素Ｄ_ｐ＋１の階調レベルと画素Ｄ_ｐ＋２の階調レベルと画素Ｄ_ｐ＋３の階調レベルとを用いて、画素Ｄ_ｐ＋１に対応する補間画素として補間画素Ｄ_ｐ＋１’、補間画素Ｄ_ｐ＋１’’、補間画素Ｄ_ｐ＋１’’’を生成し、各補間画素（補間画素Ｄ_ｐ＋１’、補間画素Ｄ_ｐ＋１’’、補間画素Ｄ_ｐ＋１’’’）の階調レベルを計算する。階調レベルは、一般にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３色が混合して生成され、その３色の色の濃さを示す。
ここで、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する画素Ｄ_ｐ＋１と、画素Ｄ_ｐ＋１に隣接する画素Ｄ_ｐ＋２とを、“補間画素に隣接する元画素”と表す場合もある。画素Ｄ_ｐ＋３と画素Ｄ_ｐとを、“補間画素に隣接しない元画素”と表す場合もある。

上記の一方向が水平方向であるときの解像度変換回路３の構成を説明する。

入力部４は、拡大率設定値入力端子１１と水平信号入力端子１２とクロック信号入力端子１３と映像信号入力端子１４とを具備する。補間処理部５は、乗算係数生成部１５と遅延器２１〜２４と乗算器２５〜２８と加算器２９と相関検出部３１、３２と加算量設定部３３、３４と加算器３５、３８とを具備する。遅延器２１〜２４としては、Ｄフリップフロップが例示される。

拡大率設定値入力端子１１と水平信号入力端子１２とクロック信号入力端子１３とは、乗算係数生成部１５に接続されている。乗算係数生成部１５は、乗算器２５〜２８に接続されている。図示しないが、クロック信号入力端子１３は、更に、遅延器２１〜２４に接続されている。映像信号入力端子１４は、遅延器２４に接続されている。遅延器２４は、遅延器２３と相関検出部３２と加算器３８とに接続されている。遅延器２３は、遅延器２２と相関検出部３２と乗算器２７と加算量設定部３４とに接続されている。遅延器２２は、遅延器２１と相関検出部３１と乗算器２６と加算量設定部３３とに接続されている。遅延器２１は、相関検出部３１と加算器３５とに接続されている。相関検出部３２は、加算量設定部３４に接続されている。加算量設定部３４は、加算器３８に接続されている。加算器３８は、乗算器２８に接続されている。相関検出部３１は、加算量設定部３３に接続されている。加算量設定部３３は、加算器３５に接続されている。加算器３５は、乗算器２５に接続されている。乗算器２５〜２８は、加算器２９に接続されている。加算器２９は、表示制御部６に接続されている。表示制御部６は、表示装置本体２に接続されている。

拡大率設定値入力端子１１には、拡大率設定信号ｍが入力される。水平信号入力端子１２には、水平同期信号１０が入力される。クロック信号入力端子１３には、クロック信号ＣＬＫが入力される。映像信号入力端子１４には、映像信号２０が入力される。映像信号２０は、１つの画面を構成するＮ個（Ｎはｎ以上の整数）の画素（元画素）のうちの１つの画素を表す。１つの画面は、Ｎ個の元画素が水平方向と垂直方向とに格子状に配置されて、動画もしくは静止画を示す映像を構成する。

水平同期信号１０は、映像信号２０が構成する走査線が次の走査線に変わるタイミングを立ち下がり（又は立上がり）により示している。すなわち、このタイミングは、一水平同期毎に行われる。クロック信号ＣＬＫは、映像信号２０（元画素）が伝送されるタイミングを示し、映像信号２０（元画素）は、クロック信号ＣＬＫに同期して、伝送される。

拡大率設定信号ｍは、上記の補間画素の倍率を示している。その拡大率設定信号ｍは、ｍＮ個の画素により１つの画面を構成する表示装置本体２にＮ個の元画素を表示するときに、Ｎ個の元画素をｍ倍して補間画素を生成するための命令を示す。ここで、ｍＮは整数になるように、Ｎに対してｍが設定される。

遅延器２４は、映像信号入力端子１４からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部３２と加算器３８と遅延器２３とに出力する。遅延器２３は、遅延器２４からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部３２と乗算器２７と遅延器２２と加算量設定部３４とに出力する。遅延器２２は、遅延器２３からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部３１と乗算器２６と遅延器２１と加算量設定部３３とに出力する。遅延器２１は、遅延器２２からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部３１と加算器３５とに出力する。
遅延器２１から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐを表す。遅延器２２から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋１を表す。遅延器２３から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋２を表す。遅延器２４から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋３を表す。

相関検出部３２は、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルから、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルを減算する。ここで、画素Ｄ_ｐ＋３を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素ａとし、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルをＬ_ａとし、画素Ｄ_ｐ＋２を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接する元画素ｂとし、画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルをＬ_ｂとしたとき、階調レベルＬ_ａと階調レベルＬ_ｂとの差分（階調レベル差）は、Ｌ_ａ−Ｌ_ｂにより表される。相関検出部３２は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、所定の値であるスレッショルド値ｄとを比較する。ｄは正数である。ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合、相関検出部３２は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとに相関がないと判断する。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂより小さい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂ）、相関検出部３２は、加算命令相関信号を加算量設定部３４に出力する。加算命令相関信号は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む。加算命令相関値Ｌ_ｂａは、数３により表される。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂより大きい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）、相関検出部３２は、減少命令相関信号を加算量設定部３４に出力する。減少命令相関信号は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む。減少命令相関値Ｌ_ａｂは、数４により表される。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄ以下である場合（ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜）、相関検出部３２は、維持命令信号を加算量設定部３４に出力する。維持命令信号は、維持命令値Ｌ_ａ０を含み、維持命令値Ｌ_ａ０は、“０”を表す。

加算量設定部３４は、相関検出部３２から加算命令相関信号を入力した場合、加算命令相関信号に含まれる加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂと、仮想階調設定係数ｋとに基づいて、加算命令値Ｌ_＋を示す加算命令信号を生成して加算器３８に出力する。ｋは、０＜ｋ＜１を満たす正数である。加算命令値Ｌ_＋は、数５と数６とにより表される。

Ｌ_ａ＋は仮想階調レベルであり、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの間の階調レベルを表す。この仮想階調レベルＬ_ａ＋は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａとして加算器３８により設定されたときの値を表す。

加算量設定部３４は、相関検出部３２から減算命令相関信号を入力した場合、減算命令相関信号に含まれる減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂと、仮想階調設定係数ｋとに基づいて、減算命令値Ｌ₋を示す減算命令信号を生成して加算器３８に出力する。ｋは、上記と同じ０＜ｋ＜１を満たす正数である。減算命令値Ｌ₋は、数７と数８とにより表される。

Ｌ_ａ−は仮想階調レベルであり、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの間の階調レベルを表す。この仮想階調レベルＬ_ａ−は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａとして加算器３８により設定されたときの値を表す。

加算量設定部３４は、相関検出部３２から維持命令信号を入力した場合、維持命令信号を加算器３８に出力する。

加算器３８は、加算量設定部３４から加算命令信号を入力した場合、加算命令信号が示す加算命令値Ｌ_＋と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ＋）を表す映像信号２０を乗算器２８に出力する。
加算器３８は、加算量設定部３４から減算命令信号を入力した場合、減算命令信号が示す減算命令値Ｌ₋と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ−）を表す映像信号２０を乗算器２８に出力する。
加算器３８は、加算量設定部３４から維持命令信号を入力した場合、維持命令信号が示す維持命令値Ｌ_ａ０“０”と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値を表す映像信号２０を乗算器２８に出力する。

相関検出部３１は、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルから、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルを減算する。ここで、画素Ｄ_ｐを、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素ａとし、画素Ｄ_ｐ（元画素ａ）の階調レベルをＬ_ａとし、画素Ｄ_ｐ＋１を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接する元画素ｂとし、画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルをＬ_ｂとしたとき、階調レベルＬ_ａと階調レベルＬ_ｂとの差分（階調レベル差）は、Ｌ_ａ−Ｌ_ｂにより表される。相関検出部３１は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する。ｄは、上記と同じであり、正数である。ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合、相関検出部３１は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとに相関がないと判断する。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂより小さい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂ）、相関検出部３１は、加算命令相関信号を加算量設定部３３に出力する。加算命令相関信号は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む。加算命令相関値Ｌ_ｂａは、上記と同じ数３により表される。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂより大きい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）、相関検出部３１は、減少命令相関信号を加算量設定部３３に出力する。減少命令相関信号は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む。減少命令相関値Ｌ_ａｂは、上記と同じ数４により表される。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄ以下である場合（ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜）、相関検出部３１は、維持命令信号を加算量設定部３３に出力する。維持命令信号は、維持命令値Ｌ_ａ０を含み、維持命令値Ｌ_ａ０は、“０”を表す。

加算量設定部３３は、相関検出部３１から加算命令相関信号を入力した場合、加算命令相関信号に含まれる加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂと、仮想階調設定係数ｋとに基づいて、加算命令値Ｌ_＋を示す加算命令信号を生成して加算器３５に出力する。ｋは、上記と同じ０＜ｋ＜１を満たす正数である。加算命令値Ｌ_＋は、上記と同じ数５と数６とにより表される。ここで、Ｌ_ａ＋は仮想階調レベルであり、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの間の階調レベルを表す。この仮想階調レベルＬ_ａ＋は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａとして加算器３５により設定されたときの値を表す。

加算量設定部３３は、相関検出部３１から減算命令相関信号を入力した場合、減算命令相関信号に含まれる減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂと、仮想階調設定係数ｋとに基づいて、減算命令値Ｌ₋を示す減算命令信号を生成して加算器３５に出力する。ｋは、上記と同じ０＜ｋ＜１を満たす正数である。減算命令値Ｌ₋は、上記と同じ数７と数８とにより表される。ここで、Ｌ_ａ−は仮想階調レベルであり、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの間の階調レベルを表す。この仮想階調レベルＬ_ａ−は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａとして加算器３５により設定されたときの値を表す。

加算量設定部３３は、相関検出部３１から維持命令信号を入力した場合、維持命令信号を加算器３５に出力する。

加算器３５は、加算量設定部３３から加算命令信号を入力した場合、加算命令信号が示す加算命令値Ｌ_＋と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ＋）を表す映像信号２０を乗算器２５に出力する。
加算器３５は、加算量設定部３３から減算命令信号を入力した場合、減算命令信号が示す減算命令値Ｌ₋と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ−）を表す映像信号２０を乗算器２５に出力する。
加算器３５は、加算量設定部３３から維持命令信号を入力した場合、維持命令信号が示す維持命令値Ｌ_ａ０“０”と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値を表す映像信号２０を乗算器２５に出力する。

乗算係数生成部１５は、拡大率設定信号ｍと水平同期信号１０とクロック信号ＣＬＫとに基づいて、乗算係数を示す乗算係数信号Ｘ１〜Ｘ４を生成して、乗算係数信号Ｘ１、Ｘ２、Ｘ３、Ｘ４をそれぞれ乗算器２５、２６、２７、２８に出力する。クロック信号ＣＬＫから次のクロック信号ＣＬＫまでの時間をＴとしたとき、乗算係数生成部１５は、時間Ｔ／ｍ毎に乗算係数信号Ｘ１〜Ｘ４をｍ回出力する。第１番目から第ｍ番目までの乗算係数信号Ｘ１〜Ｘ４は、それぞれ異なり、元画素と補間画素との空間的な距離（空間距離ｔ）によって決まる。空間距離ｔの決定方法については後述する。

乗算器２５は、加算器３５からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルと乗算係数生成部１５からの乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルと乗算係数生成部１５からの乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルと乗算係数生成部１５からの乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルと乗算係数生成部１５からの乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。

加算器２９は、乗算器２５からの乗算信号が示す値と乗算器２６からの乗算信号が示す値と乗算器２７からの乗算信号が示す値と乗算器２８からの乗算信号が示す値とを加算した値を生成し、加算した値を示す補間映像信号３０を表示制御部６に出力する。補間映像信号３０は、ｍＮ個の画素（補間画素）のうちの１つの補間画素を表す。補間映像信号３０（補間画素）が示す値は、補間画素の階調レベルである。ｍが３であるとき、加算器２９は、時間Ｔ／３毎に補間映像信号３０（補間画素）として上記の補間画素Ｄ_２’、補間画素Ｄ_２’’、補間画素Ｄ_２’’’を表示制御部６に出力する。

表示制御部６は、加算器２９からの補間映像信号３０（補間画素）が表示されるように表示装置本体２を制御する。

以上の構成により、表示装置１は、３次たたみ込み内挿法を用いて解像度を変換した場合、オーバーシュートやアンダーシュートを抑制することができる。表示装置１は、オーバーシュートやアンダーシュートを抑制するため、画質の劣化を防止することができる。
また、表示装置１は、Ｂ−スプライン曲線法を用いて解像度を変換した場合、平滑化が必要以上に大きくなる補間画素の階調レベルを改善するため、ぼけ感を低減することができる。表示装置１は、ぼけ感を低減するため、画質の劣化を防止することができる。
上記の効果が得られる理由については、解像度変換回路３の動作の説明にて説明する。

ここで、本発明の第１実施形態に係る解像度変換方法では、図１６に示されるように、ｍが１より大きい場合（ｍ＞１）、解像度変換回路３（演算回路）の前段に図示しないＦＩＦＯメモリを設けることができる。この場合、水平同期信号１０（図示しない）、クロック信号ＣＬＫ（図示しない）、映像信号２０がＦＩＦＯメモリに入力される。ＦＩＦＯメモリは、水平同期信号１０を演算回路３の乗算係数生成部１５に出力し、クロック信号ＣＬＫを演算回路３の遅延器２１〜２４に出力し、映像信号２０を演算回路３の遅延器２４に出力する。更に、ＦＩＦＯメモリは、上記の補間画素の倍率を３倍にするとき（ｍ＝３）、クロック信号ＣＬＫの３倍のクロック信号を演算回路３の乗算係数生成部１５に出力する。本発明の第１実施形態に係る解像度変換方法では、ＦＩＦＯメモリと演算回路３とにより、拡大率設定信号ｍを用いずに、映像信号２０（元画素）に対して３倍の補間映像信号３０（補間画素）を表示装置本体２に表示することができる。

また、本発明の第１実施形態に係る解像度変換方法では、図１７に示されるように、ｍが１より小さい場合（０＜ｍ＜１）、解像度変換回路３（演算回路）の後段に図示しないＦＩＦＯメモリを設けることができる。この場合、水平同期信号１０（図示しない）は、演算回路３の乗算係数生成部１５に入力され、クロック信号ＣＬＫ（図示しない）は、演算回路３の乗算係数生成部１５と遅延器２１〜２４とに入力され、映像信号２０が演算回路３の遅延器２４に入力される。演算回路３は、水平同期信号１０とクロック信号ＣＬＫと映像信号２０とに基づいて補間映像信号３０（補間画素）をＦＩＦＯメモリに出力する。ＦＩＦＯメモリは、上記の補間画素の倍率を１／２にするとき（ｍ＝１／２）、演算回路３からの補間映像信号３０（補間画素）を２回に１回だけＦＩＦＯメモリのメモリ領域に書き込んで表示装置本体２に出力する。本発明の第１実施形態に係る解像度変換方法では、演算回路３とＦＩＦＯメモリとにより、拡大率設定信号ｍを用いずに、映像信号２０（元画素）に対して１／２倍の補間映像信号３０（補間画素）を表示装置本体２に表示することができる。

また、本発明の第１実施形態に係る解像度変換方法では、上記の一方向が水平方向であるときの解像度変換回路３の構成を説明したが、これに限定されない。遅延器２１〜２４をそれぞれ１水平期間遅延させるラインメモリに置き換え、乗算係数生成部１５の出力を１水平同期期間単位で更新することにより、上記の一方向が垂直方向であるときの解像度変換回路３を実現することができる。

次に、３次たたみ込み内挿法を用いたときの解像度変換回路３の動作について、図８〜図１２を用いて説明する。拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。図９に示されるように、解像度変換回路３は、入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）を実行する。

入力処理（ステップＳ１）は、入力部４により実行される。拡大率設定値入力端子１１に拡大率設定信号ｍが入力され、水平信号入力端子１２に水平同期信号１０が入力され、クロック信号入力端子１３にクロック信号ＣＬＫが入力される。映像信号入力端子１４に映像信号２０が入力される。

補間処理（ステップＳ２）は、補間処理部５により実行される。補間処理（ステップＳ２）は、乗算係数決定処理（ステップＳ４）と参照処理（ステップＳ５）と加算処理（ステップＳ６）とを含む。

３次たたみ込み内挿法を用いたときの補間処理（ステップＳ２）の乗算係数決定処理（ステップＳ４）について、図１０と図１２とを用いて説明する。乗算係数決定処理（ステップＳ４）は、乗算係数生成部１５により実行される。乗算係数生成部１５は、拡大率設定信号ｍと水平同期信号１０とクロック信号ＣＬＫとに基づいて、時間Ｔ／ｍと乗算係数とを決定する。乗算係数生成部１５は、ｍが３であるため（拡大率設定信号ｍが示す補間画素の倍率が３であるため）、時間Ｔ／ｍをＴ／３に設定する。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’を生成する場合、補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１との空間距離ｔは、０／３（＝０）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１に隣接する画素Ｄ_ｐとの空間距離ｔは、−３／３（＝−１）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋１に隣接する画素Ｄ_ｐ＋２との空間距離ｔは、３／３（＝１）を表す。補間画素Ｄ_ｐ＋１’と、画素Ｄ_ｐ＋２に隣接する画素Ｄ_ｐ＋３との空間距離ｔは、６／３（＝２）を表す。
この場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“０”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“１”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“０”を決定する。
乗算係数生成部１５は、時間Ｔ／３のときに、乗算係数信号Ｘ１“０”、乗算係数信号Ｘ２“１”、乗算係数信号Ｘ３“０”、乗算係数信号Ｘ４“０”を乗算器２５、２６、２７、２８に出力する（ステップＳ７）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’を生成する場合、補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１との空間距離ｔは、１／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐとの空間距離ｔは、−４／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐ＋２との空間距離ｔは、２／３を表す。補間画素Ｄ_ｐ＋１’’と、補間画素Ｄ_ｐ＋２に隣接する補間画素Ｄ_ｐ＋３との空間距離ｔは、５／３を表す。
この場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．１４８…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．０７４０…”を決定する。
乗算係数生成部１５は、時間Ｔ×２／３のときに、乗算係数信号Ｘ１“−０．１４８…”、乗算係数信号Ｘ２“０．８１４…”、乗算係数信号Ｘ３“０．４０７…”、乗算係数信号Ｘ４“−０．０７４０…”を乗算器２５、２６、２７、２８に出力する（ステップＳ８）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’’を生成する場合、補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１との空間距離ｔは、２／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐとの空間距離ｔは、−５／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋１に隣接する補間画素Ｄ_ｐ＋２との空間距離ｔは、１／３を表す。補間画素Ｄ_ｐ＋１’’’と、補間画素Ｄ_ｐ＋２に隣接する補間画素Ｄ_ｐ＋３との空間距離ｔは、４／３を表す。
この場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．０７４０…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．１４８…”を決定する。
乗算係数生成部１５は、時間Ｔのときに、乗算係数信号Ｘ１“−０．０７４０…”、乗算係数信号Ｘ２“０．４０７…”、乗算係数信号Ｘ３“０．８１４…”、乗算係数信号Ｘ４“−０．１４８…”を乗算器２５、２６、２７、２８に出力する（ステップＳ９）。

これにより、乗算係数生成部１５は、時間Ｔ／３毎に乗算係数信号Ｘ１〜Ｘ４を乗算器２５〜２８に３回出力する。

３次たたみ込み内挿法を用いたときの補間処理（ステップＳ２）の参照処理（ステップＳ５）について、図１１を用いて説明する。補間処理（ステップＳ２）の参照処理（ステップＳ５）は、遅延器２１〜２４、乗算器２５〜２８、相関検出部３１、３２、加算量設定部３３、３４、加算器３５、３８により実行される。

相関検出部３１は、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルから、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルを減算し（ステップＳ１１−ＮＯ）、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する（ステップＳ１２）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂが成り立つ場合（ステップＳ１２−ＮＯ）、相関検出部３１は、上記の数３を用いて、加算命令相関値Ｌ_ｂａを決定する。相関検出部３２は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む加算命令相関信号を加算量設定部３３に出力する。加算量設定部３３は、相関検出部３１から加算命令相関信号を入力した場合、上記の数５と数６とを用いて、加算命令値Ｌ_＋を示す加算命令信号を生成して加算器３５に出力する。加算器３５は、加算量設定部３３から加算命令信号を入力した場合、加算命令信号が示す加算命令値Ｌ_＋と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ＋）を表す映像信号２０を乗算器２５に出力する（ステップＳ１３）。
乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）が成り立つ場合（ステップＳ１２−ＮＯ）、相関検出部３１は、上記の数４を用いて、減少命令相関値Ｌ_ａｂを決定する。相関検出部３１は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む減算命令相関信号を加算量設定部３３に出力する。加算量設定部３３は、相関検出部３１から減算命令相関信号を入力した場合、上記の数７と数８とを用いて、減算命令値Ｌ₋を示す減算命令信号を生成して加算器３５に出力する。加算器３５は、加算量設定部３３から減算命令信号を入力した場合、減算命令信号が示す減算命令値Ｌ₋と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ−）を表す映像信号２０を乗算器２５に出力する（ステップＳ１３）。
乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

比較の結果、ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合（ステップＳ１２−ＹＥＳ）、相関検出部３１は、維持命令値Ｌ_ａ０“０”を示す維持命令信号を加算量設定部３３に出力する。維持命令信号は、加算量設定部３３から加算器３５に出力される。加算器３５は、加算量設定部３３から維持命令信号を入力した場合、維持命令信号が示す維持命令値Ｌ_ａ０“０”と、遅延器２１からの映像信号２０が表す画素Ｄ_ｐ（元画素ａ）の階調レベルとを加算した値を表す映像信号２０を乗算器２５に出力する。
乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、加算器３５からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ１が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ２が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１１−ＹＥＳ、Ｓ１５）。

乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ３が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１１−ＹＥＳ、Ｓ１５）。

相関検出部３２は、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルから、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルを減算し（ステップＳ１１−ＮＯ）、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する（ステップＳ１２）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂが成り立つ場合（ステップＳ１２−ＮＯ）、相関検出部３２は、上記の数３を用いて、加算命令相関値Ｌ_ｂａを決定する。相関検出部３２は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む加算命令相関信号を加算量設定部３４に出力する。加算量設定部３４は、相関検出部３２から加算命令相関信号を入力した場合、上記の数５と数６とを用いて、加算命令値Ｌ_＋を示す加算命令信号を生成して加算器３８に出力する。加算器３８は、加算量設定部３４から加算命令信号を入力した場合、加算命令信号が示す加算命令値Ｌ_＋と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ＋）を表す映像信号２０を乗算器２８に出力する（ステップＳ１３）。
乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ＋）と、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）が成り立つ場合（ステップＳ１２−ＮＯ）、相関検出部３２は、上記の数４を用いて、減少命令相関値Ｌ_ａｂを決定する。相関検出部３２は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む減算命令相関信号を加算量設定部３４に出力する。加算量設定部３４は、相関検出部３２から減算命令相関信号を入力した場合、上記の数７と数８とを用いて、減算命令値Ｌ₋を示す減算命令信号を生成して加算器３８に出力する。加算器３８は、加算量設定部３４から減算命令信号を入力した場合、減算命令信号が示す減算命令値Ｌ₋と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値（仮想階調レベルＬ_ａ−）を表す映像信号２０を乗算器２８に出力する（ステップＳ１３）。
乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベル（仮想階調レベルＬ_ａ−）と、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

比較の結果、ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合（ステップＳ１２−ＹＥＳ）、相関検出部３２は、維持命令値Ｌ_ａ０“０”を示す維持命令信号を加算量設定部３４に出力する。維持命令信号は、加算量設定部３４から加算器３８に出力される。加算器３８は、加算量設定部３４から維持命令信号を入力した場合、維持命令信号が示す維持命令値Ｌ_ａ０“０”と、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３（元画素ａ）の階調レベルとを加算した値を表す映像信号２０を乗算器２８に出力する。
乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、加算器３８からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数とを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ１４）。

３次たたみ込み内挿法を用いたときの補間処理（ステップＳ２）の加算処理（ステップＳ６）について説明する。補間処理（ステップＳ２）の加算処理（ステップＳ６）は、加算器２９により実行される。

加算器２９は、乗算器２５からの時間Ｔ／３における乗算信号が示す値と、乗算器２６からの時間Ｔ／３における乗算信号が示す値と、乗算器２７からの時間Ｔ／３における乗算信号が示す値と、乗算器２８からの時間Ｔ／３における乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’を表す補間映像信号３０を表示制御部６に出力する。

加算器２９は、乗算器２５からの時間Ｔ×２／３における乗算信号が示す値と、乗算器２６からの時間Ｔ×２／３における乗算信号が示す値と、乗算器２７からの時間Ｔ×２／３における乗算信号が示す値と、乗算器２８からの時間Ｔ×２／３における乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’’を表す補間映像信号３０を表示制御部６に出力する。

加算器２９は、乗算器２５からの時間Ｔにおける乗算信号が示す値と、乗算器２６からの時間Ｔにおける乗算信号が示す値と、乗算器２７からの時間Ｔにおける乗算信号が示す値と、乗算器２８からの時間Ｔにおける乗算信号が示す値とを加算した値を補間画素Ｄ_ｐ＋１’’’の階調レベルとして生成し、補間画素Ｄ_ｐ＋１’’’を表す補間映像信号３０を表示制御部６に出力する。

表示処理（ステップＳ３）は、表示制御部６により実行される。

表示制御部６は、加算器２９からの時間Ｔ／３における補間映像信号３０（補間画素Ｄ_ｐ＋１’）が表示されるように表示装置本体２を制御する。表示制御部６は、加算器２９からの時間Ｔ×２／３における補間映像信号３０（補間画素Ｄ_ｐ＋１’’）が表示されるように表示装置本体２を制御する。表示制御部６は、加算器２９からの時間Ｔにおける補間映像信号３０（補間画素Ｄ_ｐ＋１’’’）が表示されるように表示装置本体２を制御する。

解像度変換回路３は、上記の入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）をクロック信号ＣＬＫに応じて実行する。映像信号２０が示す元画素として元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…とする。元画素Ｄ_０〜Ｄ_８の括弧内の数値は、元画素Ｄ０〜Ｄ８の階調レベルを示す。また、仮想階調設定係数ｋは０．２５であるものとする。３次たたみ込み内挿法を用いた場合の補間処理では、元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…が、補間画素Ｄ_１’（２０６）、Ｄ_１’’（２０５）、Ｄ_１’’’（２０５）、Ｄ_２’（２０４）、Ｄ_２’’（２１０）、Ｄ_２’’’（２１７）、Ｄ_３’（２０２）、Ｄ_３’’（１４８）、Ｄ_３’’’（９５）、Ｄ_４’（４２）、Ｄ_４’’（２０）、Ｄ_４’’（２１）、Ｄ_５’（４４）、Ｄ_５’’（９７）、Ｄ_５’’’（１５１）、Ｄ_６’（２０４）、Ｄ_６’’（２１９）、Ｄ_６’’’（２１２）に変換される。画素（元画素、補間画素）と階調レベルとの関係を図１４に示す。図１４に示される横軸は、画素（元画素、補間画素）を表し、図１４に示される縦軸は、階調レベルを表す。

図１４に示されるように、３次たたみ込み内挿法を用いて従来の解像度変換回路１０３（従来の表示装置１０１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きいとき、オーバーシュートやアンダーシュートと呼ばれる歪みが発生することがある。オーバーシュートが発生する補間画素は、Ｄ_２’’（２１５）、Ｄ_２’’’（２２６）と、Ｄ_６’’（２２８）、Ｄ_６’’’（２１７）である。また、アンダーシュートが発生する補間画素は、Ｄ_４’’（７）、Ｄ_４’’（８）である。

一方、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐ＋２と、元画素Ｄ_Ｐ＋２に隣接する元画素Ｄ_Ｐ＋３との階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐ＋３の階調レベルを上記の仮想階調レベルに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐ＋３の階調レベルを上記の仮想階調レベルに設定する。また、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１と、元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐとの階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐの階調レベルを上記の仮想階調レベルに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐの階調レベルを上記の仮想階調レベルに設定する。
このため、図１４に示されるように、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、従来の解像度変換回路１０３（従来の表示装置１０１）によりオーバーシュートが発生する補間画素Ｄ_２’’、Ｄ_２’’’の階調レベル２１５、２２６が、２１０、２１７に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）によりオーバーシュートが発生する補間画素Ｄ_６’’、Ｄ_６’’’の階調レベル２２８、２１７が、２１９、２１２に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）によりアンダーシュートが発生する補間画素Ｄ_４’’、Ｄ_４’’の階調レベル７、８が、２０、２１に抑制される。

このように、本発明の第１実施形態に係る解像度変換方法は、３次たたみ込み内挿法を用いて解像度を変換した場合、オーバーシュートやアンダーシュートを抑制することができる。

本発明の第１実施形態に係る解像度変換方法は、オーバーシュートやアンダーシュートを抑制するため、画質の劣化を防止することができる。

本発明の第１実施形態に係る解像度変換方法では、３次たたみ込み内挿法を用いて解像度を変換する場合、仮想階調設定係数ｋの値を１より大きくすると元画素Ｌａ（元画素Ｄ_Ｐ、Ｄ_Ｐ＋３）の階調レベルの補正量が少なくなるため、オーバーシュートやアンダーシュートが発生しやすくなる。本発明の第１実施形態に係る解像度変換方法では、元画素Ｌａ（元画素Ｄ_Ｐ、Ｄ_Ｐ＋３）の階調レベルの補正量を大きくし、オーバーシュートやアンダーシュートが発生しにくくするためには、仮想階調設定係数ｋの範囲が上述のように０＜ｋ＜１を満たす正数であることが好ましい。

次に、Ｂ−スプライン曲線法を用いたときの解像度変換回路３の動作について、図８〜図１１、図１３を用いて説明する。上述の３次たたみ込み内挿法と同じように、拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。図９に示されるように、解像度変換回路３は、入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）を実行する。Ｂ−スプライン曲線法を用いたときの解像度変換回路３の動作について上述の３次たたみ込み内挿法と同じ説明を省略する。入力処理（ステップＳ１）、表示処理（ステップＳ３）は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路３の動作と同じである。また、補間処理（ステップＳ２）の参照処理（ステップＳ５）と加算処理（ステップＳ６）は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路３の動作と同じである。

Ｂ−スプライン曲線法を用いたときの補間処理（ステップＳ２）の乗算係数決定処理（ステップＳ４）について、図１０と図１３とを用いて説明する。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’を生成する場合、乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．１６６…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．６６６…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．１６６…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０”を決定する。
乗算係数生成部１５は、時間Ｔ／３のときに、乗算係数信号Ｘ１“０．１６６…”、乗算係数信号Ｘ２“０．６６６…”、乗算係数信号Ｘ３“０．１６６…”、乗算係数信号Ｘ４“０”を乗算器２５、２６、２７、２８に出力する（ステップＳ７）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’を生成する場合、乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．０４９３…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．５７４…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．３７０…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０．００６１７…”を決定する。
乗算係数生成部１５は、時間Ｔ×２／３のときに、乗算係数信号Ｘ１“０．０４９３…”、乗算係数信号Ｘ２“０．５７４…”、乗算係数信号Ｘ３“０．３７０…”、乗算係数信号Ｘ４“０．００６１７…”を乗算器２５、２６、２７、２８に出力する（ステップＳ７）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’’を生成する場合、乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ１が示す乗算係数“０．００６１７…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ２が示す乗算係数“０．３７０…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ３が示す乗算係数“０．５７４…”を決定する。乗算係数生成部１５は、前述の数２を用いて、乗算係数信号Ｘ４が示す乗算係数“０．０４９３…”を決定する。
乗算係数生成部１５は、時間Ｔのときに、乗算係数信号Ｘ１“０．００６１７…”、乗算係数信号Ｘ２“０．３７０…”、乗算係数信号Ｘ３“０．５７４…”、乗算係数信号Ｘ４“０．０４９３…”を乗算器２５、２６、２７、２８に出力する（ステップＳ７）。

解像度変換回路３は、上記の入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）をクロック信号ＣＬＫに応じて実行する。上述の３次たたみ込み内挿法と同じように、映像信号２０が示す元画素として元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…とする。元画素Ｄ_０〜Ｄ_８の括弧内の数値は、元画素Ｄ０〜Ｄ８の階調レベルを示す。また、仮想階調設定係数ｋは、上述の３次たたみ込み内挿法と同じように、０．２５であるものとする。Ｂ−スプライン曲線法を用いた場合の補間処理では、元画素Ｄ_０（２０８）、Ｄ_１（２０６）、Ｄ_２（２０４）、Ｄ_３（２０２）、Ｄ_４（４２）、Ｄ_５（４４）、Ｄ_６（２０４）、Ｄ_７（２０８）、Ｄ_８（２０６）、…が、補間画素Ｄ_１’（２０６）、Ｄ_１’’（２０５）、Ｄ_１’’’（２０５）、Ｄ_２’（２０４）、Ｄ_２’’（２０３）、Ｄ_２’’’（１９９）、Ｄ_３’（１７６）、Ｄ_３’’（１４７）、Ｄ_３’’’（９８）、Ｄ_４’（５９）、Ｄ_４’’（４７）、Ｄ_４’’（４７）、Ｄ_５’（７０）、Ｄ_５’’（９９）、Ｄ_５’’’（１４９）、Ｄ_６’（１８８）、Ｄ_６’’（２０１）、Ｄ_６’’’（２０５）に変換される。画素（元画素、補間画素）と階調レベルとの関係を図１５に示す。図１５に示される横軸は、画素（元画素、補間画素）を表し、図１５に示される縦軸は、階調レベルを表す。

図１５に示されるように、Ｂ−スプライン曲線法を用いて従来の解像度変換回路１０３（従来の表示装置１０１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きいとき、平滑化が必要以上に大きくなってぼけ感が増すという問題が発生することがある。平滑化が必要以上に大きくなる補間画素は、Ｄ_３’’’（９８）、Ｄ_４’（６９）、Ｄ_４’’（４９）と、Ｄ_５’’’（１４９）、Ｄ_６’（１７８）、Ｄ_６’’（１９９）である。

一方、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐ＋２と、元画素Ｄ_Ｐ＋２に隣接する元画素Ｄ_Ｐ＋３との階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐ＋３の階調レベルを上記の仮想階調レベルに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐ＋３の階調レベルを上記の仮想階調レベルに設定する。また、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１と、元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐとの階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐの階調レベルを上記の仮想階調レベルに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐの階調レベルを上記の仮想階調レベルに設定する。
このため、図１５に示されるように、Ｂ−スプライン曲線法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、従来の解像度変換回路１０３（従来の表示装置１０１）により平滑化が必要以上に大きくなる補間画素Ｄ_３’’’、Ｄ_４’、Ｄ_４’’の階調レベル９８、６９、４９が、９８、５９、４７に改善される。また、Ｂ−スプライン曲線法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）により平滑化が必要以上に大きくなる補間画素Ｄ_５’’’、Ｄ_６’、Ｄ_６’’の階調レベル１４９、１７８、１９９が、１４９、１８８、２０１に改善される。

このように、本発明の第１実施形態に係る解像度変換方法は、Ｂ−スプライン曲線法を用いて解像度を変換した場合、平滑化が必要以上に大きくなる補間画素の階調レベルを改善するため、ぼけ感を低減することができる。

本発明の第１実施形態に係る解像度変換方法は、ぼけ感を低減するため、画質の劣化を防止することができる。

本発明の第１実施形態に係る解像度変換方法では、Ｂ−スプライン曲線法を用いて解像度を変換する場合、仮想階調設定係数ｋの値を１より大きくすると元画素Ｌａ（元画素Ｄ_Ｐ、Ｄ_Ｐ＋３）の階調レベルの補正量が少なくなるため、平滑化が必要以上に大きくなりやすく、ぼけ感が増すという問題が発生しやすくなる。本発明の第１実施形態に係る解像度変換方法では、元画素Ｌａ（元画素Ｄ_Ｐ、Ｄ_Ｐ＋３）の階調レベルの補正量を大きくし、ぼけ感を低減するためには、仮想階調設定係数ｋの範囲が上述のように０＜ｋ＜１を満たす正数であることが好ましい。

（第２実施形態）
図１８は、本発明の第２実施形態に係る解像度変換方法に適用される解像度変換回路の構成を示す。その解像度変換回路は、表示装置１に適用されている。第２実施形態における表示装置１について前述の第１実施形態と同じ説明を省略する。

入力部４は、拡大率設定値入力端子１１と水平信号入力端子１２とクロック信号入力端子１３と映像信号入力端子１４とを具備する。補間処理部５は、乗算係数生成部１５と遅延器２１〜２４と乗算器２５〜２８と加算器２９と相関検出部４１、４２と乗算係数制御部４３、４４とを具備する。遅延器２１〜２４としては、Ｄフリップフロップが例示される。

拡大率設定値入力端子１１と水平信号入力端子１２とクロック信号入力端子１３とは、乗算係数生成部１５に接続されている。乗算係数生成部１５は、乗算係数制御部４３、乗算器２６、２７、乗算係数制御部４４に接続されている。図示しないが、クロック信号入力端子１３は、更に、遅延器２１〜２４に接続されている。映像信号入力端子１４は、遅延器２４に接続されている。遅延器２４は、遅延器２３と相関検出部４２と乗算係数制御部４４と乗算器２８とに接続されている。遅延器２３は、遅延器２２と相関検出部４２と乗算係数制御部４４と乗算器２７とに接続されている。遅延器２２は、遅延器２１と相関検出部４１と乗算係数制御部４３と乗算器２６とに接続されている。遅延器２１は、相関検出部４１と乗算係数制御部４３と乗算器２５とに接続されている。相関検出部４２は、乗算係数制御部４４に接続されている。乗算係数制御部４４は、乗算器２５に接続されている。相関検出部４１は、乗算係数制御部４３に接続されている。乗算係数制御部４３は、乗算器２８に接続されている。乗算器２５〜２８は、加算器２９に接続されている。加算器２９は、表示制御部６に接続されている。表示制御部６は、表示装置本体２に接続されている。

拡大率設定値入力端子１１には、拡大率設定信号ｍが入力される。水平信号入力端子１２には、水平同期信号１０が入力される。クロック信号入力端子１３には、クロック信号ＣＬＫが入力される。映像信号入力端子１４には、映像信号２０が入力される。

遅延器２４は、映像信号入力端子１４からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部４２と乗算係数制御部４４と乗算器２８と遅延器２３とに出力する。遅延器２３は、遅延器２４からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部４２と乗算係数制御部４４と乗算器２７と遅延器２２とに出力する。遅延器２２は、遅延器２３からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部４１と乗算係数制御部４３と乗算器２６と遅延器２１とに出力する。遅延器２１は、遅延器２２からの映像信号２０（元画素）を遅延し、クロック信号ＣＬＫに応じて映像信号２０（元画素）を相関検出部４１と乗算係数制御部４３と乗算器２５とに出力する。
遅延器２１から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐを表す。遅延器２２から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋１を表す。遅延器２３から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋２を表す。遅延器２４から出力される映像信号２０（元画素）は上記の画素Ｄ_ｐ＋３を表す。

相関検出部４２は、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルから、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルを減算する。ここで、画素Ｄ_ｐ＋３を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素ａとし、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルをＬ_ａとし、画素Ｄ_ｐ＋２を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接する元画素ｂとし、画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルをＬ_ｂとしたとき、階調レベルＬ_ａと階調レベルＬ_ｂとの差分（階調レベル差）は、Ｌ_ａ−Ｌ_ｂにより表される。相関検出部４２は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する。ｄは正数である。ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合、相関検出部４２は、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとに相関がないと判断する。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂより小さい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂ）、相関検出部４２は、加算命令相関信号を乗算係数制御部４４に出力する。加算命令相関信号は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む。加算命令相関値Ｌ_ｂａは、前述の数３により表される。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂより大きい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）、相関検出部４２は、減少命令相関信号を乗算係数制御部４４に出力する。減少命令相関信号は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む。減少命令相関値Ｌ_ａｂは、前述の数４により表される。

画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄ以下である場合（ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜）、相関検出部４２は、維持命令信号を乗算係数制御部４４に出力する。維持命令信号は、維持命令値Ｌ_ａ０を含み、維持命令値Ｌ_ａ０は、“０”を表す。

相関検出部４１は、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルから、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルを減算する。ここで、画素Ｄ_ｐを、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素ａとし、画素Ｄ_ｐ（元画素ａ）の階調レベルをＬ_ａとし、画素Ｄ_ｐ＋１を、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接する元画素ｂとし、画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルをＬ_ｂとしたとき、階調レベルＬ_ａと階調レベルＬ_ｂとの差分（階調レベル差）は、Ｌ_ａ−Ｌ_ｂにより表される。相関検出部４１は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する。ｄは、上記と同じであり、正数である。ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合、相関検出部４１は、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとに相関がないと判断する。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂより小さい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂ）、相関検出部４１は、加算命令相関信号を乗算係数制御部４３に出力する。加算命令相関信号は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む。加算命令相関値Ｌ_ｂａは、前述と同じ数３により表される。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄよりも大きく、且つ、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａが画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂより大きい場合（ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）、相関検出部４１は、減少命令相関信号を乗算係数制御部４３に出力する。減少命令相関信号は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む。減少命令相関値Ｌ_ａｂは、上記と同じ数４により表される。

画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値がスレッショルド値ｄ以下である場合（ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜）、相関検出部４１は、維持命令信号を乗算係数制御部４３に出力する。維持命令信号は、維持命令値Ｌ_ａ０を含み、維持命令値Ｌ_ａ０は、“０”を表す。

乗算係数生成部１５は、拡大率設定信号ｍと水平同期信号１０とクロック信号ＣＬＫとに基づいて、乗算係数αを示す乗算係数信号Ｘ１〜Ｘ４を生成して、乗算係数信号Ｘ１、Ｘ２、Ｘ３、Ｘ４をそれぞれ乗算係数制御部４４、乗算器２６、２７、乗算係数制御部４３に出力する。クロック信号ＣＬＫから次のクロック信号ＣＬＫまでの時間をＴとしたとき、乗算係数生成部１５は、時間Ｔ／ｍ毎に乗算係数信号Ｘ１〜Ｘ４をｍ回出力する。第１番目から第ｍ番目までの乗算係数信号Ｘ１〜Ｘ４は、それぞれ異なり、元画素と補間画素との空間的な距離（空間距離ｔ）によって決まる。空間距離ｔの決定方法は第１実施形態と同じである。

乗算係数制御部４４は、相関検出部４２から加算命令相関信号を入力した場合、加算命令相関信号に含まれる加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂと、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルと、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ１とに基づいて、乗算係数βを示す乗算係数信号Ｘ１を生成して乗算器２５に出力する。乗算係数βは、数９により表され、乗算係数αよりも大きい。

乗算係数制御部４４は、相関検出部４２から減算命令相関信号を入力した場合、減算命令相関信号に含まれる減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂと、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルと、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ１とに基づいて、乗算係数γを示す乗算係数信号Ｘ１を生成して乗算器２５に出力する。乗算係数γは、数１０により表され、乗算係数αよりも小さい。

乗算係数制御部４４は、相関検出部４２から維持命令信号を入力した場合、乗算係数生成部１５からの乗算係数信号Ｘ１（乗算係数α）を乗算器２５に出力する。

乗算係数制御部４３は、相関検出部４１から加算命令相関信号を入力した場合、加算命令相関信号に含まれる加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂと、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルと、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ４とに基づいて、乗算係数βを示す乗算係数信号Ｘ４を生成して乗算器２８に出力する。乗算係数βは、上記と同じ数９により表され、乗算係数αよりも大きい。

乗算係数制御部４３は、相関検出部４１から減算命令相関信号を入力した場合、減算命令相関信号に含まれる減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂと、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルと、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ４とに基づいて、乗算係数γを示す乗算係数信号Ｘ４を生成して乗算器２８に出力する。乗算係数γは、上記と同じ数１０により表され、乗算係数αよりも小さい。

乗算係数制御部４３は、相関検出部４１から維持命令信号を入力した場合、乗算係数生成部１５からの乗算係数信号Ｘ４（乗算係数α）を乗算器２８に出力する。

乗算器２５は、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルと、乗算係数制御部４４からの乗算係数信号Ｘ１が示す乗算係数α、β、γのいずれかとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ２が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルと、乗算係数生成部１５からの乗算係数信号Ｘ３が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルと、乗算係数制御部４３からの乗算係数信号Ｘ４が示す乗算係数α、β、γのいずれかとを乗算した値を示す乗算信号を加算器２９に出力する。

以上の構成により、表示装置１は、３次たたみ込み内挿法を用いて解像度を変換した場合、第１実施形態と同様に、オーバーシュートやアンダーシュートを抑制することができる。表示装置１は、オーバーシュートやアンダーシュートを抑制するため、画質の劣化を防止することができる。
また、表示装置１は、Ｂ−スプライン曲線法を用いて解像度を変換した場合、第１実施形態と同様に、平滑化が必要以上に大きくなる補間画素の階調レベルを改善するため、ぼけ感を低減することができる。表示装置１は、ぼけ感を低減するため、画質の劣化を防止することができる。
上記の効果が得られる理由については、解像度変換回路３の動作の説明にて説明する。

ここで、本発明の第２実施形態に係る解像度変換方法では、図１６に示されるように、ｍが１より大きい場合（ｍ＞１）、解像度変換回路３（演算回路）の前段に図示しないＦＩＦＯメモリを設けることができる。この場合、水平同期信号１０（図示しない）、クロック信号ＣＬＫ（図示しない）、映像信号２０がＦＩＦＯメモリに入力される。ＦＩＦＯメモリは、水平同期信号１０を演算回路３の乗算係数生成部１５に出力し、クロック信号ＣＬＫを演算回路３の遅延器２１〜２４に出力し、映像信号２０を演算回路３の遅延器２４に出力する。更に、ＦＩＦＯメモリは、上記の補間画素の倍率を３倍にするとき（ｍ＝３）、クロック信号ＣＬＫの３倍のクロック信号を演算回路３の乗算係数生成部１５に出力する。本発明の第２実施形態に係る解像度変換方法では、ＦＩＦＯメモリと演算回路３とにより、拡大率設定信号ｍを用いずに、映像信号２０（元画素）に対して３倍の補間映像信号３０（補間画素）を表示装置本体２に表示することができる。

また、本発明の第２実施形態に係る解像度変換方法では、図１７に示されるように、ｍが１より小さい場合（０＜ｍ＜１）、解像度変換回路３（演算回路）の後段に図示しないＦＩＦＯメモリを設けることができる。この場合、水平同期信号１０（図示しない）は、演算回路３の乗算係数生成部１５に入力され、クロック信号ＣＬＫ（図示しない）は、演算回路３の乗算係数生成部１５と遅延器２１〜２４とに入力され、映像信号２０が演算回路３の遅延器２４に入力される。演算回路３は、水平同期信号１０とクロック信号ＣＬＫと映像信号２０とに基づいて補間映像信号３０（補間画素）をＦＩＦＯメモリに出力する。ＦＩＦＯメモリは、上記の補間画素の倍率を１／２にするとき（ｍ＝１／２）、演算回路３からの補間映像信号３０（補間画素）を２回に１回だけＦＩＦＯメモリのメモリ領域に書き込んで表示装置本体２に出力する。本発明の第２実施形態に係る解像度変換方法では、演算回路３とＦＩＦＯメモリとにより、拡大率設定信号ｍを用いずに、映像信号２０（元画素）に対して１／２倍の補間映像信号３０（補間画素）を表示装置本体２に表示することができる。

また、本発明の第２実施形態に係る解像度変換方法では、上記の一方向が水平方向であるときの解像度変換回路３の構成を説明したが、これに限定されない。遅延器２１〜２４をそれぞれ１水平期間遅延させるラインメモリに置き換え、乗算係数生成部１５と乗算係数制御部４３、４４の出力を１水平同期期間単位で更新することにより、上記の一方向が垂直方向であるときの解像度変換回路３を実現することができる。

次に、３次たたみ込み内挿法を用いたときの解像度変換回路３の動作について、図１８、図９、図１０、図１９を用いて説明する。拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。図９に示されるように、解像度変換回路３は、入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）を実行する。

３次たたみ込み内挿法を用いたときの補間処理（ステップＳ２）の乗算係数決定処理（ステップＳ４）について、図１０を用いて説明する。乗算係数決定処理（ステップＳ４）は、乗算係数生成部１５により実行される。乗算係数生成部１５は、拡大率設定信号ｍと水平同期信号１０とクロック信号ＣＬＫとに基づいて、時間Ｔ／ｍと乗算係数とを決定する。乗算係数生成部１５は、ｍが３であるため（拡大率設定信号ｍが示す補間画素の倍率が３であるため）、時間Ｔ／ｍをＴ／３に設定する。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’を生成する場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“０”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“１”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“０”を決定する。
乗算係数生成部１５は、時間Ｔ／３のときに、乗算係数信号Ｘ１“０”、乗算係数信号Ｘ２“１”、乗算係数信号Ｘ３“０”、乗算係数信号Ｘ４“０”を乗算係数制御部４４、乗算器２６、２７、乗算係数制御部４３に出力する（ステップＳ７）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’を生成する場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．１４８…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．０７４０…”を決定する。
乗算係数生成部１５は、時間Ｔ×２／３のときに、乗算係数信号Ｘ１“−０．１４８…”、乗算係数信号Ｘ２“０．８１４…”、乗算係数信号Ｘ３“０．４０７…”、乗算係数信号Ｘ４“−０．０７４０…”を乗算係数制御部４４、乗算器２６、２７、乗算係数制御部４３に出力する（ステップＳ８）。

補間処理部５が画素Ｄ_ｐ（ｐ＝０、１、２、…）と画素Ｄ_ｐ＋１と画素Ｄ_ｐ＋２と画素Ｄ_ｐ＋３とを用いて補間画素Ｄ_ｐ＋１’’’を生成する場合、乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ１が示す乗算係数“−０．０７４０…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ２が示す乗算係数“０．４０７…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ３が示す乗算係数“０．８１４…”を決定する。乗算係数生成部１５は、前述の数１を用いて、乗算係数信号Ｘ４が示す乗算係数“−０．１４８…”を決定する。
乗算係数生成部１５は、時間Ｔのときに、乗算係数信号Ｘ１“−０．０７４０…”、乗算係数信号Ｘ２“０．４０７…”、乗算係数信号Ｘ３“０．８１４…”、乗算係数信号Ｘ４“−０．１４８…”を乗算係数制御部４４、乗算器２６、２７、乗算係数制御部４３に出力する（ステップＳ９）。

３次たたみ込み内挿法を用いたときの補間処理（ステップＳ２）の参照処理（ステップＳ５）について、図１９を用いて説明する。補間処理（ステップＳ２）の参照処理（ステップＳ５）は、遅延器２１〜２４、乗算器２５〜２８、相関検出部４１、４２、乗算係数制御部４３、４４により実行される。

相関検出部４１は、遅延器２１からの映像信号２０が表す元画素（画素Ｄ_ｐ）の階調レベルから、遅延器２２からの映像信号２０が表す元画素（画素Ｄ_ｐ＋１）の階調レベルを減算し（ステップＳ２１−ＮＯ）、画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、所定の値であるスレッショルド値ｄとを比較する（ステップＳ２２）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂが成り立つ場合（ステップＳ２２−ＮＯ、Ｓ２３−ＮＯ）、相関検出部４１は、上記の数３を用いて、加算命令相関値Ｌ_ｂａを決定する。相関検出部４１は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む加算命令相関信号を乗算係数制御部４３に出力する。乗算係数制御部４３は、相関検出部４１から加算命令相関信号を入力した場合、上記の数９を用いて、乗算係数βを示す乗算係数信号Ｘ４を生成して乗算器２８に出力する。
乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２６）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）が成り立つ場合（ステップＳ２２−ＮＯ、Ｓ２３−ＹＥＳ）、相関検出部４１は、上記の数４を用いて、減少命令相関値Ｌ_ａｂを決定する。相関検出部４１は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋１（元画素ｂ）の階調レベルＬ_ｂとを含む減算命令相関信号を乗算係数制御部４３に出力する。乗算係数制御部４３は、相関検出部４１から減算命令相関信号を入力した場合、上記の数１０を用いて、乗算係数γを示す乗算係数信号Ｘ４を生成して乗算器２８に出力する。
乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２５）。

比較の結果、ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合（ステップＳ２２−ＹＥＳ）、相関検出部４１は、維持命令値Ｌ_ａ０“０”を示す維持命令信号を乗算係数制御部４３に出力する。乗算係数制御部４３は、相関検出部４１から維持命令信号を入力した場合、乗算係数生成部１５からの乗算係数信号Ｘ４（乗算係数α）を乗算器２８に出力する。
乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２８は、遅延器２４からの映像信号２０が表す画素Ｄ_ｐ＋３の階調レベルと、乗算係数制御部４３からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２４）。

乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ２が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ２が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２６は、遅延器２２からの映像信号２０が表す画素Ｄ_ｐ＋１の階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ２が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２１−ＹＥＳ、Ｓ２７）。

乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔ／３における乗算係数信号Ｘ３が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔ×２／３における乗算係数信号Ｘ３が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２７は、遅延器２３からの映像信号２０が表す画素Ｄ_ｐ＋２の階調レベルと、乗算係数生成部１５からの時間Ｔにおける乗算係数信号Ｘ３が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２１−ＹＥＳ、Ｓ２７）。

相関検出部４２は、遅延器２４からの映像信号２０が表す元画素（画素Ｄ_ｐ＋３）の階調レベルから、遅延器２３からの映像信号２０が表す元画素（画素Ｄ_ｐ＋２）の階調レベルを減算し（ステップＳ２１−ＮＯ）、画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとの差分Ｌ_ａ−Ｌ_ｂの絶対値と、スレッショルド値ｄとを比較する（ステップＳ２２）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＜Ｌ_ｂが成り立つ場合（ステップＳ２２−ＮＯ、Ｓ２３−ＮＯ）、相関検出部４２は、上記の数３を用いて、加算命令相関値Ｌ_ｂａを決定する。相関検出部４２は、加算命令相関値Ｌ_ｂａと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む加算命令相関信号を乗算係数制御部４４に出力する。乗算係数制御部４４は、相関検出部４２から加算命令相関信号を入力した場合、上記の数９を用いて、乗算係数βを示す乗算係数信号Ｘ４を生成して乗算器２５に出力する。
乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数βとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２６）。

比較の結果、ｄ＜｜Ｌ_ａ−Ｌ_ｂ｜、Ｌ_ａ＞Ｌ_ｂ）が成り立つ場合（ステップＳ２２−ＮＯ、Ｓ２３−ＹＥＳ）、相関検出部４２は、上記の数４を用いて、減少命令相関値Ｌ_ａｂを決定する。相関検出部４２は、減少命令相関値Ｌ_ａｂと画素Ｄ_ｐ＋３（元画素ａ）の階調レベルＬ_ａと画素Ｄ_ｐ＋２（元画素ｂ）の階調レベルＬ_ｂとを含む減算命令相関信号を乗算係数制御部４４に出力する。乗算係数制御部４４は、相関検出部４２から減算命令相関信号を入力した場合、上記の数１０を用いて、乗算係数γを示す乗算係数信号Ｘ４を生成して乗算器２５に出力する。
乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数γとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２５）。

比較の結果、ｄ≧｜Ｌ_ａ−Ｌ_ｂ｜が成り立つ場合（ステップＳ２２−ＹＥＳ）、相関検出部４２は、維持命令値Ｌ_ａ０“０”を示す維持命令信号を乗算係数制御部４４に出力する。乗算係数制御部４４は、相関検出部４２から維持命令信号を入力した場合、乗算係数生成部１５からの乗算係数信号Ｘ４（乗算係数α）を乗算器２５に出力する。
乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ／３における乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔ×２／３における乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する。乗算器２５は、遅延器２１からの映像信号２０が表す画素Ｄ_ｐの階調レベルと、乗算係数制御部４４からの時間Ｔにおける乗算係数信号Ｘ４が示す乗算係数αとを乗算した値を示す乗算信号を加算器２９に出力する（ステップＳ２４）。

解像度変換回路３は、上記の入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）をクロック信号ＣＬＫに応じて実行する。

解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐ＋２と、元画素Ｄ_Ｐ＋２に隣接する元画素Ｄ_Ｐ＋３との階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐの階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐの階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。また、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１と、元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐとの階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐ＋３の階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐ＋３の階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。
このため、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、従来の解像度変換回路１０３（従来の表示装置１０１）によりオーバーシュートが発生する補間画素Ｄ_２’’、Ｄ_２’’’の階調レベルが第１実施形態と同様に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）によりオーバーシュートが発生する補間画素Ｄ_６’’、Ｄ_６’’’の階調レベルが第１実施形態と同様に抑制される。また、３次たたみ込み内挿法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）によりアンダーシュートが発生する補間画素Ｄ_４’’、Ｄ_４’’の階調レベルが第１実施形態と同様に抑制される。

このように、本発明の第２実施形態に係る解像度変換方法は、３次たたみ込み内挿法を用いて解像度を変換した場合、第１実施形態と同様に、オーバーシュートやアンダーシュートを抑制することができる。

本発明の第２実施形態に係る解像度変換方法は、第１実施形態と同様に、オーバーシュートやアンダーシュートを抑制するため、画質の劣化を防止することができる。

次に、Ｂ−スプライン曲線法を用いたときの解像度変換回路３の動作について、図１８、図９、図１０、図１９を用いて説明する。上述の３次たたみ込み内挿法と同じように、拡大率設定信号ｍが示す上記の補間画素の倍率は３（ｍ＝３）であることを示しているものとする。図９に示されるように、解像度変換回路３は、入力処理（ステップＳ１）、補間処理（ステップＳ２）、表示処理（ステップＳ３）を実行する。Ｂ−スプライン曲線法を用いたときの解像度変換回路３の動作について上述の３次たたみ込み内挿法と同じ説明を省略する。入力処理（ステップＳ１）、表示処理（ステップＳ３）は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路３の動作と同じである。また、補間処理（ステップＳ２）の参照処理（ステップＳ５）と加算処理（ステップＳ６）は、上述の３次たたみ込み内挿法を用いたときの解像度変換回路３の動作と同じである。

Ｂ−スプライン曲線法を用いたときの補間処理（ステップＳ２）の乗算係数決定処理（ステップＳ４）について、図１０を用いて説明する。

解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐ＋２と、元画素Ｄ_Ｐ＋２に隣接する元画素Ｄ_Ｐ＋３との階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐの階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐ＋３の階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。また、解像度変換回路３（表示装置１）では、一方向（水平方向もしくは垂直方向）に隣り合う画素として、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に対応する元画素Ｄ_ｐ＋１と、元画素Ｄ_ｐ＋１に隣接する元画素Ｄ_Ｐとの階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、元画素Ｄ_Ｐ＋３の階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。即ち、解像度変換回路３（表示装置１）では、補間画素Ｄ_ｐ＋１’、Ｄ_ｐ＋１’’、Ｄ_ｐ＋１’’’に隣接しない元画素Ｄ_Ｐの階調レベルに乗じる乗算係数αを上記の乗算係数β、γに設定する。
このため、Ｂ−スプライン曲線法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、一方向（水平方向もしくは垂直方向）に隣り合う画素間の階調レベル差が非常に大きい（スレッショルド値ｄよりも大きい）とき、従来の解像度変換回路１０３（従来の表示装置１０１）により平滑化が必要以上に大きくなる補間画素Ｄ_３’’’、Ｄ_４’、Ｄ_４’’の階調レベルが第１実施形態と同様に改善される。また、Ｂ−スプライン曲線法を用いて解像度変換回路３（表示装置１）により解像度を変換した場合、従来の解像度変換回路１０３（従来の表示装置１０１）により平滑化が必要以上に大きくなる補間画素Ｄ_５’’’、Ｄ_６’、Ｄ_６’’の階調レベルが第１実施形態と同様に改善される。

このように、本発明の第２実施形態に係る解像度変換方法は、Ｂ−スプライン曲線法を用いて解像度を変換した場合、第１実施形態と同様に、平滑化が必要以上に大きくなる補間画素の階調レベルを改善するため、ぼけ感を低減することができる。

本発明の第２実施形態に係る解像度変換方法は、第１実施形態と同様に、ぼけ感を低減するため、画質の劣化を防止することができる。

３次たたみ込み内挿法を用いた場合に数１で表される補間カーブを示す図である。Ｂ−スプライン曲線法を用いた場合に数２で表される補間カーブを示す図である。従来の解像度変換方法に適用される表示装置の構成を示すブロック図である。従来の解像度変換方法により３次たたみ込み内挿法を用いたときの補間処理の乗算係数決定処理を説明するための図である。従来の解像度変換方法によりＢ−スプライン曲線法を用いたときの補間処理の乗算係数決定処理を説明するための図である。従来の解像度変換方法により３次たたみ込み内挿法を用いたときの画素（元画素、補間画素）と階調レベルとの関係を示す図である。従来の解像度変換方法によりＢ−スプライン曲線法を用いたときの画素（元画素、補間画素）と階調レベルとの関係を示す図である。本発明の第１実施形態に係る解像度変換方法に適用される表示装置の構成を示すブロック図である。本発明の第１実施形態に係る解像度変換方法を示すフローチャートである。本発明の第１実施形態に係る解像度変換方法として補間処理の乗算係数決定処理を示すフローチャートである。本発明の第１実施形態に係る解像度変換方法として補間処理の参照処理を示すフローチャートである。本発明の第１実施形態に係る解像度変換方法により３次たたみ込み内挿法を用いたときの補間処理の乗算係数決定処理を説明するための図である。本発明の第１実施形態に係る解像度変換方法によりＢ−スプライン曲線法を用いたときの補間処理の乗算係数決定処理を説明するための図である。本発明の第１実施形態に係る解像度変換方法により３次たたみ込み内挿法を用いたときの画素（元画素、補間画素）と階調レベルとの関係を示す図である。本発明の第１実施形態に係る解像度変換方法によりＢ−スプライン曲線法を用いたときの画素（元画素、補間画素）と階調レベルとの関係を示す図である。本発明の第１実施形態に係る解像度変換方法に適用される表示装置の他の構成を示すブロック図である。本発明の第１実施形態に係る解像度変換方法に適用される表示装置の更に他の構成を示すブロック図である。本発明の第２実施形態に係る解像度変換方法に適用される表示装置の構成を示すブロック図である。本発明の第２実施形態に係る解像度変換方法として補間処理の参照処理を示すフローチャートである。

符号の説明

１表示装置
２表示装置本体
３解像度変換回路
４入力部
５補間処理部
６表示制御部
１０水平同期信号
１１拡大率設定値入力端子
１２水平信号入力端子
１３クロック信号入力端子
１４映像信号入力端子
１５乗算係数生成部
２０映像信号
２１〜２４遅延器
２５〜２８乗算器
２９加算器
３０補間映像信号
３１、３２相関検出部
３３、３４加算量設定部
３５、３８加算器
４１、４２相関検出部
４３、４４乗算係数制御部
１０１表示装置
１０２表示装置本体
１０３解像度変換回路
１０４入力部
１０５補間処理部
１０６表示制御部
１１０水平同期信号
１１１拡大率設定値入力端子
１１２水平信号入力端子
１１３クロック信号入力端子
１１４映像信号入力端子
１１５乗算係数生成部
１２０映像信号
１２１〜１２４遅延器
１２５〜１２８乗算器
１２９加算器
１３０補間映像信号

Claims

元画素と補間画素の倍率ｍ（ｍは正数であり）を入力するステップと、前記元画素は一方向に配置されるｎ画素（ｎは３以上の整数であり）を含み、前記補間画素は一方向に配置されるｍｎ画素を含み、
前記補間画素の各々の階調レベルを、前記ｎ画素の各々の階調レベルに基づいて計算するステップと、
前記計算された階調レベルに基づいて前記各補間画素を表示するステップと
を具備し、
前記計算するステップは、
前記ｎ画素のうちの前記各補間画素に対応する画素に隣接する第１画素と、前記ｎ画素のうちの前記第１画素に隣接する第２画素との階調レベル差を調べるステップと、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルに設定するステップと、前記第２画素の仮想階調レベルは、前記第1画素の階調レベルと前記第２画素の階調レベルとの間の階調レベルを表し、
前記第２画素の仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップと
を具備する解像度変換方法。
請求項１に記載の解像度変換方法において、
前記設定するステップは、更に、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも小さいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルとして加算仮想階調レベルに設定するステップを含み、前記第２画素の加算仮想階調レベルは、前記第２画素の階調レベルよりも大きく前記第１画素の階調レベルよりも小さい階調レベルを表し、
前記決定するステップは、更に、
前記第２画素の加算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップ
を含む解像度変換方法。
請求項２に記載の解像度変換方法において、
前記設定するステップは、更に、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも大きいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルとして減算仮想階調レベルに設定するステップを含み、前記第２画素の減算仮想階調レベルは、前記第２画素の階調レベルよりも小さく前記第１画素の階調レベルよりも大きい階調レベルを表し、
前記決定するステップは、更に、
前記第２画素の減算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップ
を含む解像度変換方法。
請求項１〜３のいずれか一項に記載の解像度変換方法において、
前記ｎが４であるとき、
前記調べるステップは、更に、
前記対応する画素と、前記ｎ画素のうちの前記対応する画素に隣接する前記第１画素以外の第３画素との階調レベル差を調べるステップを含み、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が前記所定の値より大きいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルに設定するステップを含み、前記第３画素の仮想階調レベルは、前記対応する画素の階調レベルと前記第３画素の階調レベルとの間の階調レベルを表し、
前記決定するステップは、更に、
前記第２画素の仮想階調レベルと、前記第３画素の仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップ
を含む解像度変換方法。
請求項４に記載の解像度変換方法において、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも小さいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルとして加算仮想階調レベルに設定するステップを含み、前記第３画素の加算仮想階調レベルは、前記第３画素の階調レベルよりも大きく前記対応する画素の階調レベルよりも小さい階調レベルを表し、
前記決定するステップは、更に、
前記第２画素の仮想階調レベルと、前記第３画素の加算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップ
を含む解像度変換方法。
請求項５に記載の解像度変換方法において、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも大きいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルとして減算仮想階調レベルに設定するステップを含み、前記第３画素の減算仮想階調レベルは、前記第３画素の階調レベルよりも小さく前記対応する画素の階調レベルよりも大きい階調レベルを表し、
前記決定するステップは、更に、
前記第２画素の仮想階調レベルと、前記第３画素の減算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップ
を含む解像度変換方法。
元画素と補間画素の倍率ｍ（ｍは正数であり）を入力するステップと、前記元画素は一方向に配置されるｎ画素（ｎは３以上の整数であり）を含み、前記補間画素は一方向に配置されるｍｎ画素を含み、
前記補間画素の各々の階調レベルを、第１乗算係数と前記ｎ画素の各々の階調レベルとに基づいて計算するステップと、
前記計算された階調レベルに基づいて前記各補間画素を表示するステップと
を具備し、
前記計算するステップは、
前記ｎ画素のうちの前記各補間画素に対応する画素に隣接する第１画素と、前記ｎ画素のうちの前記第１画素に隣接する第２画素との階調レベル差を調べるステップと、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きいとき、前記第１乗算係数を第２乗算係数に設定するステップと、
前記第２乗算係数と、前記ｎ画素の各々の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップと
を具備する解像度変換方法。
請求項７に記載の解像度変換方法において、
前記決定するステップは、更に、
前記第１乗算係数と前記ｎ画素の各々の階調レベルとを乗じて前記各補間画素の階調レベルを決定するステップと、
前記第２乗算係数と前記ｎ画素の各々の階調レベルとを乗じて前記各補間画素の階調レベルを決定するステップと
を含み、
前記ｎが４のとき、
前記第１乗算係数は、
前記対応する画素の階調レベルに乗ずるための対応画素用乗算係数と、
前記第１画素の階調レベルに乗ずるための第１画素用乗算係数と、
前記第２画素の階調レベルに乗ずるための第２画素用乗算係数と、
前記対応する画素に隣接する第１画素以外の第３画素の階調レベルに乗ずるための第３画素用乗算係数とを含み、
前記第２乗算係数は、
前記対応画素用乗算係数と、
前記第１画素用乗算係数と、
前記第２画素用乗算係数と、
前記第３画素の階調レベルに乗ずるための、前記第３画素用乗算係数とは異なる第３画素調整用乗算係数と
を含む解像度変換方法。
請求項８に記載の解像度変換方法において、
前記設定するステップは、更に、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも小さいとき、前記第３画素用乗算係数を前記第３画素調整用乗算係数として第３画素調整用増大乗算係数に設定するステップを含み、
前記第３画素調整用増大乗算係数は、前記第３画素用乗算係数よりも大きい
解像度変換方法。
請求項９に記載の解像度変換方法において、
前記設定するステップは、更に、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも大きいとき、前記第３画素用乗算係数を前記第３画素調整用乗算係数として第３画素調整用減少乗算係数に設定するステップを含み、
前記第３画素調整用減少乗算係数は、前記第３画素用乗算係数よりも小さい
解像度変換方法。
請求項８〜１０のいずれか一項に記載の解像度変換方法において、
前記調べるステップは、更に、
前記対応する画素と前記第３画素との階調レベル差を調べるステップを含み、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が前記所定の値より大きいとき、前記第１乗算係数を第３乗算係数に設定するステップを含み、
前記決定するステップは、更に、
前記第３乗算係数と、前記ｎ画素の各々の階調レベルとに基づいて、前記各補間画素の階調レベルを決定するステップと
を含み、
前記第２乗算係数は、
前記対応画素用乗算係数と、
前記第１画素用乗算係数と、
前記第２画素の階調レベルに乗ずるための、前記第２画素用乗算係数とは異なる第２画素調整用乗算係数と、
前記第３画素調整用乗算係数と
を含む解像度変換方法。
請求項１１に記載の解像度変換方法において、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも小さいとき、前記第２画素用乗算係数を前記第２画素調整用乗算係数として第２画素調整用増大乗算係数に設定するステップを含み、
前記第２画素調整用増大乗算係数は、前記第２画素用乗算係数よりも大きい
解像度変換方法。
請求項１２に記載の解像度変換方法において、
前記設定するステップは、更に、
前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも大きいとき、前記第２画素用乗算係数を前記第２画素調整用乗算係数として第２画素調整用減少乗算係数に設定するステップを含み、
前記第２画素調整用減少乗算係数は、前記第２画素用乗算係数よりも小さい
解像度変換方法。
元画素と補間画素の倍率ｍ（ｍは正数であり）を入力する入力部と、前記元画素は一方向に配置されるｎ画素（ｎは３以上の整数であり）を含み、前記補間画素は一方向に配置されるｍｎ画素を含み、
前記補間画素の各々の階調レベルを、前記ｎ画素の各々の階調レベルに基づいて計算する補間処理部と、
前記計算された階調レベルに基づいて前記各補間画素が表示されるように表示部を制御する表示制御部と
を具備し、
前記補間処理部は、
前記ｎ画素のうちの前記各補間画素に対応する画素に隣接する第１画素と、前記ｎ画素のうちの前記第１画素に隣接する第２画素との階調レベル差を調べる相関検出部と、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルに設定する仮想階調レベル設定部と、前記第２画素の仮想階調レベルは、前記第1画素の階調レベルと前記第２画素の階調レベルとの間の階調レベルを表し、
前記第２画素の仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する階調レベル決定部と
を具備する解像度変換回路。
請求項１４に記載の解像度変換回路において、
前記仮想階調レベル設定部は、前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも小さいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルとして加算仮想階調レベルに設定し、
前記第２画素の加算仮想階調レベルは、前記第２画素の階調レベルよりも大きく前記第１画素の階調レベルよりも小さい階調レベルを表し、
前記階調レベル決定部は、前記第２画素の加算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する
解像度変換回路。
請求項１５に記載の解像度変換回路において、
前記仮想階調レベル設定部は、前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも大きいとき、前記第２画素の階調レベルを前記第２画素の仮想階調レベルとして減算仮想階調レベルに設定し、
前記第２画素の減算仮想階調レベルは、前記第２画素の階調レベルよりも小さく前記第１画素の階調レベルよりも大きい階調レベルを表し、
前記階調レベル決定部は、前記第２画素の減算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する
解像度変換回路。
請求項１４〜１６のいずれか一項に記載の解像度変換回路において、
前記ｎが４であるとき、
前記相関検出部は、前記対応する画素と、前記ｎ画素のうちの前記対応する画素に隣接する前記第１画素以外の第３画素との階調レベル差を調べ、
前記仮想階調レベル設定部は、前記対応する画素と前記第３画素との階調レベル差が前記所定の値より大きいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルに設定し、
前記第３画素の仮想階調レベルは、前記対応する画素の階調レベルと前記第３画素の階調レベルとの間の階調レベルを表し、
前記階調レベル決定部は、前記第２画素の仮想階調レベルと、前記第３画素の仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する
解像度変換回路。
請求項１７に記載の解像度変換回路において、
前記仮想階調レベル設定部は、前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも小さいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルとして加算仮想階調レベルに設定し、
前記第３画素の加算仮想階調レベルは、前記第３画素の階調レベルよりも大きく前記対応する画素の階調レベルよりも小さい階調レベルを表し、
前記階調レベル決定部は、前記第２画素の仮想階調レベルと、前記第３画素の加算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する
解像度変換回路。
請求項１８に記載の解像度変換回路において、
前記仮想階調レベル設定部は、前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも大きいとき、前記第３画素の階調レベルを前記第３画素の仮想階調レベルとして減算仮想階調レベルに設定し、
前記第３画素の減算仮想階調レベルは、前記第３画素の階調レベルよりも小さく前記対応する画素の階調レベルよりも大きい階調レベルを表し、
前記階調レベル決定部は、前記第２画素の仮想階調レベルと、前記第３画素の減算仮想階調レベルと、前記ｎ画素の各々の階調レベルのうちの前記第２画素及び前記第３画素以外の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する
解像度変換回路。
元画素と補間画素の倍率ｍ（ｍは正数であり）を入力する入力部と、前記元画素は一方向に配置されるｎ画素（ｎは３以上の整数であり）を含み、前記補間画素は一方向に配置されるｍｎ画素を含み、
前記補間画素の各々の階調レベルを、第１乗算係数と前記ｎ画素の各々の階調レベルとに基づいて計算する補間処理部と、
前記計算された階調レベルに基づいて前記各補間画素が表示されるように表示部を制御する表示制御部と
を具備し、
前記補間処理部は、
前記ｎ画素のうちの前記各補間画素に対応する画素に隣接する第１画素と、前記ｎ画素のうちの前記第１画素に隣接する第２画素との階調レベル差を調べる相関検出部と、
前記第１画素と前記第２画素との階調レベル差が所定の値より大きいとき、前記第１乗算係数を第２乗算係数に設定する乗算係数制御部と、
前記第２乗算係数と、前記ｎ画素の各々の階調レベルとに基づいて、前記各補間画素の階調レベルを決定する階調レベル決定部と
を具備する解像度変換回路。
請求項２０に記載の解像度変換回路において、
前記階調レベル決定部は、
前記第１乗算係数と前記ｎ画素の各々の階調レベルとを乗じて前記各補間画素の階調レベルを決定し、
前記第２乗算係数と前記ｎ画素の各々の階調レベルとを乗じて前記各補間画素の階調レベルを決定し、
前記ｎが４のとき、
前記第１乗算係数は、
前記対応する画素の階調レベルに乗ずるための対応画素用乗算係数と、
前記第１画素の階調レベルに乗ずるための第１画素用乗算係数と、
前記第２画素の階調レベルに乗ずるための第２画素用乗算係数と、
前記対応する画素に隣接する第１画素以外の第３画素の階調レベルに乗ずるための第３画素用乗算係数とを含み、
前記第２乗算係数は、
前記対応画素用乗算係数と、
前記第１画素用乗算係数と、
前記第２画素用乗算係数と、
前記第３画素の階調レベルに乗ずるための、前記第３画素用乗算係数とは異なる第３画素調整用乗算係数と
を含む解像度変換回路。
請求項２１に記載の解像度変換回路において、
前記乗算係数制御部は、前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも小さいとき、前記第３画素用乗算係数を前記第３画素調整用乗算係数として第３画素調整用増大乗算係数に設定し、
前記第３画素調整用増大乗算係数は、前記第３画素用乗算係数よりも大きい
解像度変換回路。
請求項２２に記載の解像度変換回路において、
前記乗算係数制御部は、前記第１画素と前記第２画素との階調レベル差が所定の値より大きく、前記第２画素の階調レベルが前記第１画素の階調レベルよりも大きいとき、前記第３画素用乗算係数を前記第３画素調整用乗算係数として第３画素調整用減少乗算係数に設定し、
前記第３画素調整用減少乗算係数は、前記第３画素用乗算係数よりも小さい
解像度変換回路。
請求項２１〜２３のいずれか一項に記載の解像度変換回路において、
前記相関検出部は、前記対応する画素と前記第３画素との階調レベル差を調べ、
前記乗算係数制御部は、前記対応する画素と前記第３画素との階調レベル差が前記所定の値より大きいとき、前記第１乗算係数を第３乗算係数に設定し、
前記階調レベル決定部は、前記第３乗算係数と、前記ｎ画素の各々の階調レベルとに基づいて、前記各補間画素の階調レベルを決定し、
前記第３乗算係数は、
前記対応画素用乗算係数と、
前記第１画素用乗算係数と、
前記第２画素の階調レベルに乗ずるための、前記第２画素用乗算係数とは異なる第２画素調整用乗算係数と、
前記第３画素調整用乗算係数と
を含む解像度変換回路。
請求項２４に記載の解像度変換回路において、
前記乗算係数制御部は、前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも小さいとき、前記第２画素用乗算係数を前記第２画素調整用乗算係数として第２画素調整用増大乗算係数に設定し、
前記第２画素調整用増大乗算係数は、前記第２画素用乗算係数よりも大きい
解像度変換回路。
請求項２５に記載の解像度変換回路において、
前記乗算係数制御部は、前記対応する画素と前記第３画素との階調レベル差が所定の値より大きく、前記第３画素の階調レベルが前記対応する画素の階調レベルよりも大きいとき、前記第２画素用乗算係数を前記第２画素調整用乗算係数として第２画素調整用減少乗算係数に設定し、
前記第２画素調整用減少乗算係数は、前記第２画素用乗算係数よりも小さい
解像度変換回路。
請求項１４〜２６のいずれか一項に記載された解像度変換回路と、
前記表示部である表示装置本体と
を具備する表示装置。