JPH05199104A - 半導体論理回路 - Google Patents

半導体論理回路

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JPH05199104A
JPH05199104A JP4009861A JP986192A JPH05199104A JP H05199104 A JPH05199104 A JP H05199104A JP 4009861 A JP4009861 A JP 4009861A JP 986192 A JP986192 A JP 986192A JP H05199104 A JPH05199104 A JP H05199104A
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transistor
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光宏 出口
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Abstract

(57)【要約】 【目的】 入力ピンによる応答特性の違いを減少させ、
出力ピンから見た回路のインピーダンスを減少させる。 【構成】 同一導電型のトランジスタ１１、１２の直列
回路１３及びこれと異なる導電型のトランジスタ１４、
１５の並列回路１６を電源５と接地６の間に接続したゲ
ート回路１０と、同様にトランジスタ２１、２２の直列
回路２３とトランジスタ２４、２５の並列回路２６が電
源５と接地の間に接続されているゲート回路２０とを、
共通の出力ピン６に接続し、入力ピン１はトランジスタ
１１、１４、２２、２４の各制御電極に接続し、入力ピ
ン２はトランジスタ１２、１５、２１、２５の各制御電
極に接続した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、第１の導電型のトラ
ンジスタ列と第２の導電型のトランジスタ列とが交互に
配置されているゲートアレイ型集積回路上に形成された
論理回路にかゝり、特にそれぞれが相異なる入力ピンに
接続されたゲート電極を有する同一導電型の複数のトラ
ンジスタを直列に接続した部分を含む多入力ゲート回路
に関するものである。
【０００２】
【従来の技術】特開昭５９−２３９２４号公報第２図
（ａ）には、図７に示すように、第１の導電型のトラン
ジスタ１１、１２の直列回路１３と、第２の導電型のト
ランジスタ１４、１５の並列回路１６とが、電源５と接
地との間に直列に介在し、トランジスタ１１と１４のゲ
ート電極は入力ピン１に、トランジスタ１２と１５のゲ
ート電極は入力ピン２に、回路１３と１６の接続点は出
力ピン６に接続されている２入力ゲート回路が示されて
いる。
【０００３】また、上記公開公報の第５図には、図９に
示すように、図７に示されているゲート回路中の直列回
路１３に並列に、トランジスタ１７、１８の直列回路１
９を接続し、トランジスタ１７のゲート電極を入力ピン
２に、トランジスタ１８のゲート電極を入力ピン１に接
続した２入力ゲート回路が示されている。
【０００４】
【発明が解決しようとする課題】第７図示の回路におい
て、電源電圧は＋５Ｖであり、トランジスタ１１及び１
２はゲート電圧が０のとき非導通で、ゲート電圧が＋５
Ｖのときに導通し、トランジスタ１４及び１５は逆にゲ
ート電圧が０のとき導通し、＋５Ｖのときに非導通にな
るものとする。
【０００５】先づ、最初に入力ピン１の電圧が０Ｖ、入
力ピン２の電圧が＋５Ｖであったとすると、トランジス
タ１１及び１５が非導通で、トランジスタ１２及び１４
が導通する。その結果、トランジスタ１１の両端間に電
源電圧に等しい電圧が現われ、出力ピン６の電圧は＋５
Ｖになる。
【０００６】ここで、入力ピン２の電圧＋５Ｖはそのま
ゝにし、入力ピン１の電圧を＋５Ｖに変化させると、ト
ランジスタ１１は導通に、トランジスタ１４は非導通に
転換する。その結果、トランジスタ１４及び１５の両端
間に電源電圧に等しい電圧が現われるようになって、出
力ピン６の電圧は０Ｖに変わる。
【０００７】次に、上記とは逆に、入力ピン１の電圧が
＋５Ｖ、入力ピン２の電圧が＋５Ｖであったとすると、
トランジスタ１１及び１５が導通し、トランジスタ１２
及び１４が非導通状態に置かれ、出力ピン６には電圧５
Ｖが現われている。
【０００８】ここで、入力ピン２の電圧だけを＋５Ｖに
変化させると、トランジスタ１２は導通に、トランジス
タ１５は非導通に転換するので、トランジスタ１４及び
１５の両端間に電源電圧に等しい電圧が現われるように
なり、出力ピン６の電圧は０Ｖに変わる。
【０００９】上述のように、入力ピン１または２の電圧
が０Ｖから＋５Ｖに変わることによって、出力ピン６の
電圧が＋５Ｖから０Ｖへ変化するわけであるが、入力ピ
ン１の電圧が変わった場合と入力ピン２の電圧が変わっ
た場合とでは、次のように出力ピン６の電圧が応答する
に要する時間が違ってくる。
【００１０】入力ピン１が０Ｖで入力ピン２が＋５Ｖの
ときは、接地電位０Ｖはトランジスタ１１のきわまで達
しているので、入力ピン１が＋５Ｖになったときは、接
地電位はトランジスタ１１を乗越えるだけで出力ピン６
に到達することができる。しかし、反対に入力ピン１が
＋５Ｖで入力ピン２が０Ｖのときは、電源電圧がトラン
ジスタ１２のきわまでしか達していないので、入力ピン
２が＋５Ｖに変ったときに、接地電位はトランジスタ１
２及び１１の双方を乗越えないと出力ピン６に到達する
ことができず、出力ピン６の応答がその分だけ遅れるこ
とになる。
【００１１】上述のような入力ピンの違いによる出力応
答時間の違いを揃えるよう考慮したのが、前記公開公報
第５図に示されている回路である。これを図９によって
説明すると、トランジスタ１１、１２と同じ特性のトラ
ンジスタ１７及び１８よりなる直列回路１９を、直列回
路１３に並列に接続し、トランジスタ１７のゲート電極
を入力ピン２に、トランジスタ１８のゲート電極を入力
ピン１に接続したものである。
【００１２】その結果、入力ピン１が０Ｖで入力ピン２
が＋５Ｖのときは、接地点から遠いトランジスタ１１と
接地点に近いトランジスタ１８とが遮断状態になり、逆
に入力ピン１が＋５Ｖで入力ピン２が０Ｖのときは、接
地点に近いトランジスタ１２と接地点から遠いトランジ
スタ１７とが遮断状態になるから、何れの場合にも動作
条件が同じになるため、応答時間の違いを除くことがで
きる。
【００１３】しかしその反面に、図９に示す回路をゲー
トアレイ型集積回路で実現しようとした場合、トランジ
スタの使用効率が悪くなる問題がある。
【００１４】図７に示す回路は、基板上でのトランジス
タの配列が第８図のようになる。すなわち、１００、１
０１、１０２、１０３はトランジスタの列を示し、交互
に導電形式が異っている。図７における４個のトランジ
スタは列１０１及び１０２に跨る長方形の区画１０５内
に納められ、トランジスタ１１及び１２は列１０１上
に、トランジスタ１４及び１５は列１０２上に位置す
る。
【００１５】ところが、第９図示の回路の基板上でのト
ランジスタの配列は、ゲートアレイ型集積回路では図１
０のように、列１０１においては４個がトランジスタ１
１、１２、１７、１８として使用され、列１０２におい
ては２個がトランジスタ１４、１５として使用される。
その結果、長方形の区画１０６内で、トランジスタ１７
及び１８にそれぞれ隣接するトランジスタ２４及び２５
は、他に利用することができなくなって無駄になる。
【００１６】このほか、図７及び図９の両回路とも、入
力ピン１及び２の一方が０Ｖであるときの出力ピン６の
側から見た内部インピーダンスは、トランジスタ１４、
１５の一方の内部抵抗によって決まるために比較的に高
く、従って電流容量が大きな負荷を駆動する上で不利で
ある。
【００１７】以上の問題点に鑑み、この発明は、入力ピ
ン間に生ずる応答特性の違いを除き、出力ピン側から見
た内部インピーダンスを引下げ、かつ基板上におけるト
ランジスタの使用効率を高めようとするものである。
【００１８】
【課題を解決するための手段】この発明は、ｎ個（ｎは
複数）の同一導電型のトランジスタを直列に接続した直
列回路及びこの直列回路の外に接続されているｎ個の上
記と異なる導電型のトランジスタを含むｎ個のｎ入力ゲ
ート回路と、各々が上記各直列回路ごとにその中の何れ
かの制御電極に接続されているｎ個の入力ピンと、上記
ｎ入力ゲート回路のすべてに共通に接続された出力ピン
とを有する。そして、特徴として、上記各入力ピンは、
上記直列回路ごとに、電源側から見て異なる順番の位置
にあるトランジスタの制御電極に接続されている。
【００１９】本発明の典型的な実施例では、直列回路の
外に存在するトランジスタｎ個は、並列に接続された上
で、電源と接地の間に上記直列回路に対して直列に接続
される。また、ｎ個の入力ピンの各々は、上記並列回路
ごとに異なる順番位置にあるトランジスタの制御電極に
接続される。
【００２０】本発明の特殊な応用形態として、電源側か
ら見て第１、第２、第３の３個のトランジスタの直列回
路を含む３入力ゲート回路を２個と、第１、第２、第３
の３個の入力ピンとを含む回路が存在する。この場合
は、第１の入力ピンは第１のゲート回路の第１のトラン
ジスタと第２のゲート回路の第２のトランジスタの各制
御電極に接続し、第２の入力ピンは第１及び第２のゲー
ト回路の各第２のトランジスタの制御電極に接続し、第
３の入力ピンは第１のゲート回路の第３のトランジスタ
と第２のゲート回路の第１のトランジスタの各制御電極
に接続する。
【００２１】
【作用】先づ、ｎ＝２の場合を考えると、２個の直列回
路と入力ピンとの関係は図９に示した従来例と同じであ
るが、直列回路と同数のトランジスタを並列回路に使用
することができるために、出力ピンから見た内部インピ
ーダンスを引下げ、かつ基板上におけるトランジスタの
使用効率を高めることができる。
【００２２】ｎ＝３の場合は、第１の入力ピンは第１の
直列回路の第１のトランジスタ、第２の直列回路の第２
のトランジスタ、第３の直列回路の第３のトランジスタ
の各制御電極に、第２の入力ピンは第１の直列回路の第
２のトランジスタ、第２の直列回路の第３のトランジス
タ、第３の直列回路の第１のトランジスタの各制御電極
に、第３の入力ピンは第１の直列回路の第３のトランジ
スタ、第２の直列回路の第１のトランジスタ、第３の直
列回路の第２のトランジスタの各制御電極にそれぞれ接
続される。
【００２３】従って、各入力ピンは、３個の直列回路中
で何れか１個のトランジスタの制御電極に接続されてお
り、かつ接続されたトランジスタの順番は直列回路ごと
に違っている。従って、どの入力ピンも、何れかの直列
回路で１番目と２番目と３番目のトランジスタに接続さ
れることになるために、回路条件が同一になり、同じ応
答特性を持つことになる。
【００２４】このような入力ピンと直列回路を構成して
いるトランジスタとの接続関係は、ｎが４以上の場合に
も適用することができ、各入力ピンの応答特性を揃える
ことができる。そして、ｎの値の如何に拘らず、直列回
路を構成しているトランジスタの数と並列回路を構成し
ているトランジスタの数とは相等しいので、出力ピンか
ら見た回路の内部インピーダンスが低く、基板上でのト
ランジスタの使用効率が高くなる。
【００２５】前述した３個のトランジスタの直列回路を
含む３入力ゲート回路２個を使用する回路の場合は、各
ゲート回路における入力に対する応答特性の違いは、第
１のトランジスタと第３のトランジスタの間で顕著に起
り、これに較べると、第１のトランジスタと第２のトラ
ンジスタの間及び第２のトランジスタと第３のトランジ
スタの間の入力に対する応答特性の違いは、かなり小さ
い。
【００２６】従って、第１及び第３の入力ピン間では入
力応答特性は上述のｎ＝２の場合と同じ理由によって揃
えられることに加えて、第２の入力ピンの入力応答特性
もこれらと左程大きくは違わないため、結果的には３個
の入力ピン間での入力応答特性の違いを小さくすること
ができる。
【００２７】
【実施例】図１において、同じ導電型のトランジスタ１
１、１２及び２１、２２はそれぞれ直列回路１３、２３
を形成し、これらと逆の導電型のトランジスタ１４、１
５及び２４、２５はそれぞれ並列回路１６及び２６を形
成している。その上で、回路１３と１６及び２３と２６
とは電源５と接地との間にそれぞれ直列に接続されて、
２入力ゲート回路１０及び２０を形成している。これら
のゲート回路１０及び２０の構成及び動作は、図７に示
した回路と同じである。
【００２８】図１に示す実施例では、トランジスタ１
１、１４、２２、２４のゲート電極が入力ピン１に結合
され、トランジスタ１２、１５、２１、２５のゲート電
極が入力ピン２に結合されており、回路１３と１６の結
合点及び回路２３と２６の結合点が共に出力ピン６に結
合されている。
【００２９】図２は、図１に示されている各トランジス
タのゲートアレイ型集積回路基板上での配置を示し、ト
ランジスタ１１、１２、２１、２２は列１０１上に、ト
ランジスタ１４、１５、２４、２５は列１０２上に位置
する。１０１内のトランジスタはすべて同じ導電型であ
り、列１０２内のトランジスタはすべて列１０１とは異
なる導電型である。従って、四辺形１０６で囲まれた範
囲内の全トランジスタが有効に利用されている。
【００３０】図１に示されている回路を細かく検討する
と、ゲート回路１０では直列回路１３中の電源５に近い
側のトランジスタ１１が入力ピン１に接続され、電源５
から遠い側のトランジスタ１２が入力ピン２に接続され
ているのに対し、ゲート回路２０では、反対に、直列回
路２３中の電源５から遠い側のトランジスタ２２が入力
ピン１に接続され、電源５に近い側のトランジスタ２１
が入力ピン２に接続されている。
【００３１】その結果、入力ピン１に入力信号が加わっ
たときの直列回路１３及び２３の動作条件と、入力ピン
２に入力信号が加わったときの直列回路１３及び２３の
動作条件とを等しくすることができる。更に、出力ピン
６と電源５との間に並列回路１６及び２６が更に並列に
介在しているので、並列回路が１個しかない場合に較べ
て、出力ピン６から見た回路のインピーダンスは半減す
る。
【００３２】図３に示す実施例は、図１に示した実施例
と殆ど同じであるが、並列回路１６中の入力ピン１から
遠いトランジスタ１５と、並列回路２６中の入力ピン１
に近いトランジスタ２４とが、入力ピン１に接続され、
逆に並列回路１６中の入力ピン２に近いトランジスタ１
４と、並列回路２６中の入力ピンから遠いトランジスタ
２５とが、入力ピン２に接続されている点が、図１に示
した実施例と異っている。
【００３３】その結果、図１の説明で述べた入力ピン
１、２と直列回路１３、２３内のトランジスタとの間の
接続態様の違いによる入力ピン１と２の動作条件の違い
に対する補償のほかに、入力ピン１、２から並列回路１
６、２６内のトランジスタに至る距離の違いに基因する
入力インピーダンスの違いも補償して、入力ピン１と２
の動作条件をより高度に揃えることができる。
【００３４】図４に示す実施例は、ゲート回路３０及び
３２よりなり、各ゲート回路では、電源５側に直列回路
１３、２３が接続され、接地側に並列回路１６、２６が
接続されているほかは、図１と全く同じ構成である。こ
の実施例も、図１に示した実施例と同様に、入力ピン
１、２に接続される直列回路１３、２３中のトランジス
タの違いによって起こる、入力ピン１と２の動作条件の
違いを補償することができる。
【００３５】この実施例でも、並列回路１６と２６のう
ちの一方の中の、トランジスタと入力ピン１及び２との
接続関係を入替えることによって、図３と同じ効果を得
ることができる。
【００３６】図５に示す実施例は、トランジスタ４１、
４２、４３よりなる直列回路４４が電源５と出力ピン６
との間に介在し、トランジスタ４５、４６、４７よりな
る並列回路４８が出力ピン６と接地との間に介在してい
る３入力ゲート回路４０、及び、トランジスタ５１、５
２、５３よりなる直列回路５４が電源５と出力ピン６と
の間に介在し、トランジスタ５５、５６、５７よりなる
並列回路５８が出力ピン６と接地との間に介在している
３入力ゲート回路５０とからなっている。
【００３７】入力ピン１は、トランジスタ４１、４５、
５３、５５の各ゲート電極に、入力ピン２はトランジス
タ４２、４６、５２、５６の各ゲート電極に、入力ピン
３はトランジスタ４３、４７、５１、５７の各ゲート電
極に、それぞれ接続されている。
【００３８】この回路は、入力ピン２とトランジスタ４
２、４６、５２、５６を取去ると、図４と全く同じにな
る。図示のように直列回路４４及び５４がそれぞれ３個
のトランジスタからなる場合は、接続されているトラン
ジスタの位置の違いによって起こる入力ピン間の動作条
件の違いは、隣接するトランジスタ４１−４２間、４２
−４３間、５１−５２間及び５２−５３間では比較的少
なく、上下端のトランジスタ４１−４３間及び５１−５
３間で顕著に現われる。従って、直列回路４４及び５４
の上下端のトランジスタ４１−４３間及び５１−５３間
の位置の違いに起因する入力ピン１−３間の動作条件の
違いを、図４に示した手法によって補償すれば、すべて
の入力ピン１、２及び３間の動作条件の違いを軽微なも
のに抑えることができる。
【００３９】図６に示す実施例は、３個の３入力ゲート
回路４０、５０、６０を有する。ゲート回路４０は、電
源５と出力ピン６の間にトランジスタ４１、４２、４３
よりなる直列回路４４を有し、出力ピン６と接地の間に
トランジスタ４５、４６、４７よりなる並列回路４８を
有する。ゲート回路５０も、電源５と出力ピン６の間に
トランジスタ５１、５２、５３よりなる直列回路５４を
有し、出力ピン６と接地の間にトランジスタ５５、５
６、５７よりなる並列回路５８を有する。ゲート回路６
０もまた、電源５と出力ピン６の間にトランジスタ６
１、６２、６３よりなる直列回路を有し、出力ピン６と
接地の間にトランジスタ６５、６６、６７よりなる並列
回路を有する。
【００４０】入力ピン１は、ゲート回路４０では直列回
路４４及び並列回路４８の一番目のトランジスタ４１及
び４５のゲート電極に、ゲート回路５０では直列回路５
４及び並列回路５８の二番目のトランジスタ５２及び５
６のゲート電極に、ゲート回路６０では直列回路６４及
び並列回路６８の三番目のトランジスタ６３及び６７の
ゲート電極に、それぞれ接続されている。
【００４１】入力ピン２は、ゲート回路４０では直列回
路４４及び並列回路４８の二番目のトランジスタ４２及
び４６のゲート電極に、ゲート回路５０では直列回路５
４及び並列回路５８の三番目のトランジスタ５３及び５
７のゲート電極に、ゲート回路６０では直列回路６４及
び並列回路６８の一番目のトランジスタ６１及び６５の
ゲート電極に、それぞれ接続されている。
【００４２】また、入力ピン３は、ゲート回路４０では
直列回路４４及び並列回路４８の三番目のトランジスタ
４３及び４７のゲート電極に、ゲート回路５０では直列
回路５４及び並列回路５８の一番目のトランジスタ５１
及び５５のゲート電極に、ゲート回路６０では直列回路
６４及び並列回路６８の第二番目のトランジスタ６２及
び６６のゲート電極に、それぞれ接続されている。
【００４３】このように、図６に示す実施例では、どの
入力ピンを取ってみても、ゲート回路４０、５０、６０
中の直列回路４４、５４、６４の中の第一番目と第二番
目と第三番目のトランジスタに接続されているので、入
力ピンによる動作条件の違いを殆ど無くすることができ
る。更に、この実施例では、各ゲート回路中の並列回路
４８、５８、６８についても、同様な考慮が払われてい
るので、入力ピンによる動作条件の違いを一層少くする
ことができる。
【００４４】
【発明の効果】以上のように、この発明によるときは、
同一特性の直列接続されたトランジスタを含む多入力ゲ
ート回路の入力ピン間の応答特性の違いを減少させ、出
力ピンから見た回路の内部インピーダンスを引下げ、ゲ
ートアレイ型半導体集積回路内でのトランジスタの使用
効率を損なわない効果を得ることができる。
【図面の簡単な説明】
【図１】この発明を実施した半導体論理回路の回路図で
ある。
【図２】図１に示す実施例における各トランジスタのゲ
ートアレイ型集積回路基板上での配置を示す図である。
【図３】この発明の他の実施例の回路図である。
【図４】この発明の他の実施例の回路図である。
【図５】この発明の他の実施例の回路図である。
【図６】この発明の更に別の実施例の回路図である。
【図７】従来の２入力ゲート回路の回路図である。
【図８】図７に示されている各トランジスタの基板上で
の配置を示す図である。
【図９】従来の別の２入力ゲート回路の回路図である。
【図１０】図７に示されている各トランジスタのゲート
アレイ型集積回路基板上での配置を示す図である。
【符号の説明】
１ 入力ピン ２ 入力ピン ３ 入力ピン ５ 電源 ６ 出力ピン １０ ２入力ゲート回路 １３ 直列回路 １６ 並列回路 １９ 直列回路 ２０ ２入力ゲート回路 ２３ 直列回路 ２６ 並列回路 ４０ ３入力ゲート回路 ４４ 直列回路 ４８ 並列回路 ５０ ３入力ゲート回路 ５４ 直列回路 ５８ 並列回路 ６０ ３入力ゲート回路 ６４ 直列回路 ６８ 並列回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】このほか、図７及び図９の両回路とも、入
力ピン１及び２の一方が０Ｖであるときの出力ピン６の
側から見た内部インピーダンスは、トランジスタ１４、
１５の一方の内部抵抗によって決まるために比較的に高
く、従って大きな負荷を高速で駆動する上で不利であ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】本発明の特殊な応用形態として、電源側か
ら見て第１、第２、第３の３個のトランジスタの直列回
路を含む３入力ゲート回路を２個と、第１、第２、第３
の３個の入力ピンとを含む回路が存在する。この場合
は、第１の入力ピンは第１のゲート回路の第１のトラン
ジスタと第２のゲート回路の第３のトランジスタの各制
御電極に接続し、第２の入力ピンは第１及び第２のゲー
ト回路の各第２のトランジスタの制御電極に接続し、第
３の入力ピンは第１のゲート回路の第３のトランジスタ
と第２のゲート回路の第１のトランジスタの各制御電極
に接続する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 7827−5Ｊ 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｄ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の同一導電型のトランジスタを直列
    に接続した直列回路及びこの直列回路の外に接続されて
    いる上記と異なる導電型で上記と同数のトランジスタよ
    りなる上記と同数の多入力ゲート回路と、各々が上記各
    直列回路ごとにその直列回路内の上記トランジスタの何
    れかの制御電極に接続されている複数の入力ピンと、上
    記多入力ゲート回路のすべてに共通に接続された出力ピ
    ンとを有し、上記各入力ピンは、上記直列回路ごとに電
    源側から見て異なる順番の位置にある上記トランジスタ
    の制御電極に接続されていることを特徴とする半導体論
    理回路。
  2. 【請求項２】 電源側から順に第１、第２及び第３の同
    一導電型のトランジスタを直列に接続した直列回路及び
    この直列回路の外に接続されている上記とは異なる導電
    型の３個のトランジスタよりなる第１及び第２の多入力
    ゲート回路と、各々が上記多入力ゲート回路ごとに第
    １、第２、第３のトランジスタの何れかの制御電極に接
    続されている第１、第２及び第３の入力ピンと、上記多
    入力ゲート回路のすべてに共通に接続された出力ピンと
    を有し、第１の入力ピンは第１の多入力ゲート回路の第
    １のトランジスタと第２の多入力ゲート回路の第３のト
    ランジスタの各制御電極に接続され、第２の入力ピンは
    第１の多入力ゲート回路の第２のトランジスタと第２の
    多入力ゲート回路の第２のトランジスタの各制御電極に
    接続され、第３の入力ピンは第１の多入力ゲート回路の
    第３のトランジスタと第３の多入力ゲート回路の第１の
    トランジスタの各制御電極に接続されていることを特徴
    とする半導体論理回路。
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