JPH05195299A - 銅−インバール−銅コア構造にバイア及びスルーホールを形成する電解形成方法 - Google Patents

銅−インバール−銅コア構造にバイア及びスルーホールを形成する電解形成方法

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JPH05195299A JP3284757A JP28475791A JPH05195299A JP H05195299 A JPH05195299 A JP H05195299A JP 3284757 A JP3284757 A JP 3284757A JP 28475791 A JP28475791 A JP 28475791A JP H05195299 A JPH05195299 A JP H05195299A
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Abstract

(57)【要約】 【目的】 CuCl2/HClのようなエッチャントを使用しな
い高密度の金属コアの回路カード及び回路板の製造方
法。 【構成】 その外表面に表面回路パターンを担持するよ
うにされ、少なくとも１つの銅−インバ−ル−銅コアを
含み、該表面回路パターンからの内部回路パターンが該
コアを通るようにした、微細電子パッケ−ジを製造す
る。具体的には、ａ）強塩基と強酸化性の酸との銅エッ
チング水溶液に該銅−インバール−銅のコアの銅を接触
させ、該銅を陽極性に保ち、可溶性の酸化銅を電解的に
生成させ；ｂ）該銅−インバ−ル−銅コアのインバ−ル
を塩化ナトリウムのインバ−ルエッチング水溶液と接触
させ、該インバ−ルを陽極性に保ち、可溶性の塩化鉄及
び塩化ニッケルを電解的に生成させると共に、該銅を受
動態化する。好ましくは、該強塩基はアルカリ金属の水
酸化物を、該強酸化性の酸は燐、窒素及び硫黄の酸素酸
より成る群中より選択する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、金属コアの微細電子回
路パッケ−ジの製造に関する。より詳細には、本発明
は、銅−インバ−ル（Invar）−銅コアを有する微細電
子パッケ−ジにバイア（via）即ちバイア及びスルーホ
ールを化学的にエッチングすることに関する。
【０００２】
【従来の技術】「インバ−ル」は、「実質的に非膨張性
の合金」に対するImphy S.A.社（フランス、パリ、168
Rue De Rivoli）の登録商標（登録番号0063970号）であ
る。インバ−ルは、鉄約６４重量％及びニッケル約３６
％を含む鉄−ニッケル合金である。
【０００３】銅−インバ−ル−銅コアを機械的に穴あけ
すると、露呈された銅−インバ−ル−銅表面に欠陥が生
ずる。これらの欠陥のため、誘電体によって内部に閉じ
込めることが困難となるような不適切な形状のバイアま
たはスルーホールが生ずる。
【０００４】バイア及びスルーホールの化学的エッチン
グには、強酸が必要とされ、高価な後処理及びエッチン
グ溶液の再生を行わねばならなくなる。 また銅−イン
バ−ル−銅は、強力な化学エッチング条件のもとに剥離
することがある。
【０００５】本発明の製造方法によれば、銅−インバ−
ル−銅金属コアの微細電子パッケ−ジにバイア及びスル
ーホールをエッチングするのは、制御された電位を用い
た多工程電解方法によって達成される。この方法によっ
て、化学エッチング溶液の必要が除かれ、銅−インバ−
ル−銅のバイア及びスルーホールの形状の調整が可能と
なる。
【０００６】電子パッケ−ジの一般的な構造及び製造方
法は、−例として、セラヒィム（Donald P.Seraphi
m）、ラスキー（Ronald Lasky）及び チェ（Che-YoL
i）らの共著であるPrinciples of Electronic Packagin
g（McGraw-Hill Book Company、New York、New York、1
988）、並びに、チュムラ（Rao R. Tummula）及びEugen
e J.Rymaszewskiらの共著のMicroelectronic Packaging
Handbook（VanNostrand Reinhold、New York,New Yor
k 1988）に記載されている。これらは本明細書に引用さ
れている。
【０００７】Seraphim et al.及びTummala らの著作物
に記載されているように、電子回路は、多くの個別の電
子回路構成部品、例えば何千個、時には何百万個もの個
別の抵抗、コンデンサ、インダクタ、ダイオ−ド及びト
ランジスタを備えている。これらの個別の回路部分は、
回路を形成するように相互接続され、これらの個別の回
路はさらに、複数の機能ユニットを形成するように相互
接続される。電力及び信号の分配は、これらの相互接続
部分を介してなされる。個別の機能ユニットは、機械的
な支持及び構造的な保護を必要としている。電子回路
は、その機能のために電気エネルギ−を必要としてお
り、また機能状態を保つために、熱エネルギ−の除去を
必要としている。回路部分及び回路を保護し、格納し、
冷却し、相互接続するために、チップ、モジュ−ル、回
路カ−ド、回路板及びその組合せのような微細電子パッ
ケ−ジが用いられている。
【０００８】１つの集積回路において、回路構成部品と
回路構成部品及び回路と回路の相互接続、放熱及び機械
的な保護は、集積回路チップによってなされる。このチ
ップは、パッケ−ジングの０次レベルと、またそのモジ
ュ−ル中に封入されたチップは、パッケ−ジングの１次
レベルと、それぞれ称されている。
【０００９】パッケ−ジングの少なくとも１つの別のレ
ベルがある。パッケ−ジングの第２レベルは、回路カ−
ドである。回路カ−ドは、少なくとも４つの機能を実行
する。第１に、回路カ−ドは、所望の機能を実行するた
めに必要な回路またはビットの全カウントが第１レベル
のパッケ−ジ即ちチップのビットカウントを超過するこ
とによて使用される。第２に、回路カ−ドは、他の回路
要素との信号の相互接続を行わせる。第３に、第２レベ
ルのパッケ−ジ即ち回路カ−ドは、第１レベルのパッケ
−ジ即ちチップまたはモジュ−ルに容易には組み込めな
い回路部分のための場所を提供する。これらの回路部分
は、例えば、コンデンサ、精密抵抗、インダクタ、電気
機械的スイッチ、光カプラ−等を含む。第４に、第２レ
ベルのパッケ−ジは、熱管理即ち放熱も行なう。
【００１０】金属コアの回路板は、Nandakumar G.Aakal
u及びFrank J.Boldaの共著である「Coated-Metal Packa
ging」並びにRao R.Tummala及びEugene J.Rymaszewski
の共著であるMicroelectronic Packaging Handbook（Va
n Nostrand Reinhold，NewYork,1988，923−953頁）に
記載されている。これらは本明細書に引用されている。
【００１１】本明細書において使用されているように、
被覆された金属パッケ−ジ（金属コアパッケ−ジとも呼
ばれる）とは、ポリマ−中に封入させた導電性の金属コ
アである。回路形成即ち個別化（personalization）
は、ポリマ−封入材の表面において行なわれ、バイア及
びスルーホールは、ポリマ−の封入材及び金属コア中に
通される。
【００１２】金属コアは、銅コアまたは銅−インバ−ル
−銅コアでよい。銅及び銅−インバ−ル−銅コアは、回
路カ−ドまたは回路板に取り付けた装置から熱を放散さ
せる。熱伝導度が高いことによって、装置例えばメモリ
装置または論理装置が比較的低い温度で動作することが
可能となる。金属コアはまた、パッケ−ジに、すぐれた
機械的強度及び剛性を付与する。金属コアは、基板が大
きな重い回路構成部品を支持し、衝撃、振動、熱及び生
存可能性が１つの要因となる環境において動作すること
を可能とする。
【００１３】銅−インバ−ル−銅は、その熱的、電気的
及び機械的特性のため、特に望ましいコア材料である。
インバ−ルは、鉄約６４重量％とニッケル約３６重量％
とを含む鉄−ニッケル合金である。この組成比からの偏
りは可能であるが、６４−３６合金は、鉄−ニッケル２
元系においての最低の熱膨張係数約１．５ｘ１０-7／℃
しか示さない。
【００１４】銅膜の間の制御された厚みのインバ−ルの
積層により、銅−インバ−ル−銅コアの性状が定められ
うる。これは、Nandakumar G. Aakalu及びFrank J. Bo
ldaの著した「Coated-MetalPackaging」，Rao R. Tumm
ala及びEugene J.Ryamaszewskyの著した「Microelectro
nic Packaging Handbook（Van NostrandReinhold,New
York, New York (1988), 表13-2、頁932に示されてい
る。
【００１５】
【００１６】ポリマ−は、パ−フルオロカ−ボン、フエ
ノ−ル、エポキシまたはポリイミドでもよい。−例とし
て、封入材は、フエノ−ル樹脂及び紙のようなフエノ−
ル樹脂−繊維複合体でもよい。別の方法として、封入材
は、エポキシ−ガラス繊維及びエポキシ−ポリパ−フル
オロカ−ボン繊維のようなエポキシ−繊維複合体でもよ
い。さらに別の方法として、封入材は、ポリイミド−ガ
ラス繊維またはポリイミド−ポリパ−フルオロカ−ボン
繊維のようなポリイミド−繊維複合体でもよい。
【００１７】高密度パッケ−ジ並びに小径のバイア及び
スルーホールを有するパッケ−ジにおいての１つの問題
は、裕度である。−例として、バイア及びスルーホール
が広いピッチを持ち、即ち１ｃｍ3当り１０以下であ
り、また直径が大きく、即ち約０．８ｍｍよりも大きい
ような、低回路密度の応用例においては、バイア及びス
ルーホールを穿孔した後、バイア及びスルーホールの短
絡を防止するために、単純な技術を使用することができ
る。しかし、１ｃｍ3当りバイア数及びスルーホール数
が１０よりも大きいかまたはバイア及びスルーホールの
直径が０．８ｍｍよりも小さい高密度パッケ−ジの場合
には、そうはならない。即ち、金属コアパッケ−ジがこ
れらの小径−高密度のバイア及びスルーホールを有する
場合において、バイア及びスルーホールを穿孔し、次に
バイア及びスルーホールの露呈された表面にクロムをス
パッタリングによって被覆すると、バイア及びスルーホ
ールの穿孔及びスパッタリングによる被覆の後に誘電性
ポリマ−を適用するための寸法上または幾何学的な余地
（裕度）は殆ど残らない。この誘電性被覆は、付着した
誘電性ポリマ−によってスルーホールの絶縁が可能とな
るため大切である。
【００１８】金属コアパッケ−ジのエッチングの別の問
題は、ＣｕＣｌ2／ＨＣｌ及び／又はＦｅＣｌ3／ ＨＣ
ｌエッチング剤の必要である。これらの特別のエッチン
グ剤は、複雑で高価な後処理及び処分の工程を必要とし
ている。また、従来のエッチング系においては、Ｃｕ−
インバ−ル界面が優先的にエッチングされ、Ｃｕの「オ
−バ−ハング（overhang）」が付随して生ずる。このＣ
ｕの「オ−バ−ハング」は、クロムの沈着工程と、その
後のコンフオ−マルな（即ち適合性の）誘電被覆とに影
響する。
【００１９】
【発明が解決しようとする課題】本発明の１つの目的
は、高密度の金属コアの回路カ−ド及び回路板を提供す
るにある。
【００２０】本発明の別の目的は、ＣｕＣｌ2 ／ＨＣｌ
及びＦｅＣｌ3／ ＨＣｌのようなエッチング剤を使用し
なくてもよくすることにある。
【００２１】本発明のさらに別の目的は、有害な優先的
エッチング及びその結果としての後処理の困難を除くこ
とにある。
【００２２】本発明のさらに別の目的は、銅−インバ−
ル−銅コンペンセ−タ(compensator）またはコアを室温
で無機塩の水溶液中においてエッチングすることにあ
る。
【００２３】
【課題を解決するための手段】これらの目的並びに別の
目的は、本発明の微細電子回路パッケ−ジの製造方法に
よって解決される。本発明による製造方法は、１対の誘
電膜の間に封入された銅−インバ−ル−銅の少なくとも
１つの層を有する金属コアの微細電子回路パッケ−ジを
製造する上に有用である。このパッケ−ジは、外表面に
表面路パターン（circuitization）を担持するようにさ
れ、内部回路パターンは、表面回路パターンから、銅−
インバ−ル−銅コアを通過している。
【００２４】本発明による製造方法は、銅−インバ−ル
−銅コア中の露呈された銅を強塩基及び強酸化性酸の銅
エッチング酸性水溶液と接触させ、銅を陽極性に保つこ
とを含む、２工程の電解方法である。これにより銅が酸
可溶性の酸化銅に電解的に転化される。別の工程によっ
て、銅−インバ−ル−銅コアのインバ−ルが塩化ナトリ
ウムのインバ−ルエッチング水溶液によって電解的にエ
ッチングされる。この工程は、可溶性の塩化鉄及び塩化
ニッケルを電解的に形成すると共に銅を受動態化するよ
うな条件の下に行なわれる。
【００２５】電解エッチング工程は、どちらの順序によ
ってもよい。本発明の１つの実施例によれば、銅が最初
にエッチングされる。これは、銅エッチング溶液中にお
いて銅をエッチングして可溶性酸化銅を形成し、次にイ
ンバ−ルエッチング塩化ナトリウム溶液中においてイン
バ−ルをエッチングして可溶の塩化鉄及び塩化ニッケル
を形成すると共に、銅を受動態化することによって達成
される。
【００２６】本発明の別の実施例によれば、銅−インバ
−ル−銅を最初にエッチングし、銅を部分的にエッチン
グし、銅のオ−バ−ハングを残し、この銅のオ−バ−ハ
ングを次にエッチバックする。
【００２７】本発明による製造方法は、銅−インバ−ル
−銅コアまたはコンペンセ−タから成る少なくとも１つ
の層を有する金属コアの微細電子パッケ−ジを製造する
上に有用である。銅−インバ−ル−銅コアは、１対の誘
電膜の間にカプセル封入すれことができる。このパッケ
−ジは、表面回路パターンを外表面に有するようにさ
れ、内面回路パターンは表面回路パターンから、銅−イ
ンバ−ル−銅コアを通過している。
【００２８】本発明による製造方法は、エッチレジスト
によってパタ−ニングした銅−インバ−ル−銅コア中の
銅を強塩基と強酸化性酸との塩の水溶液と接触させ、銅
は陽極性に保つことを含む、２工程の電解方法である。
これによって銅は、電解的に、酸に可溶の酸化銅に転化
される。銅−インバ−ル−銅コアのインバ−ルは、別の
工程で、塩化ナトリウムのインバ−ルエッチ水溶液によ
って、電解的にエッチングされる。この工程は、可溶の
塩化鉄及び塩化ニッケルを電解的に形成すると共に銅を
受動態化する条件の下に行われる。
【００２９】本発明の方法は、図１及び２のフロ−チャ
−トに示されている。図には、銅−インバ−ル−銅コア
の少なくとも１つの層を有する金属コア微細電子パッケ
−ジの製造に有用な微細電子パッケ−ジの製造方法が示
されている。
【００３０】電解エッチング工程は、どちらの順序に従
って行ってもよい。本発明の−実施例によれば、図１に
示すように、銅を最初にエッチングする。そのために
は、アルカリ金属硝酸塩−硝酸水溶液（本明細書中にお
いて銅エッチング溶液と言う）中において銅をエッチン
グして、酸に可溶の酸化銅を形成した後、塩化ナトリウ
ム水溶液（本明細書中においてインバ−ルエッチング溶
液と言う）中においてインバ−ルをエッチして、可溶の
塩化鉄及び塩化ニッケルを形成すると共に、銅を受動態
化する。
【００３１】本実施例では硝酸塩及び硝酸が用いられて
いるが、強酸と強塩基とのどのような塩基を用いても、
もちろん差支えない。例えば、塩硫酸塩または燐酸塩の
アルカリ金属（Ｌｉ，Ｎａ，Ｋまたはそれらの組合わ
せ）の塩を本発明の方法に用いることができる。
【００３２】本発明のこの実施例によれば、銅−インバ
−ル−銅面、例えば、０．７５ｍｉｌ（０．０１９ｍ
ｍ）の厚みのインバ−ルシ−トの両面に０．１２５ｍｉ
ｌ（０．００３２ｍｍ）の銅（Ｃｕ）をラミネートした
ものからなるＣｕ−インバ−ル−Ｃｕ面の両面をエッチ
レジスト工程によってパタ−ニングする。この方法は、
銅−インバ−ル−銅を無機塩の水溶液中に順次浸漬し、
銅−インバ−ル−銅に電解電位を適用して銅をエッチン
グし、次にインバ−ルをエッチングすることからなる、
２工程の方法である。
【００３３】図１に示した方法によれば、銅が最初にエ
ッチされる。銅−インバ−ル−銅は、アルカリ金属の硝
酸塩及び硝酸の水溶液中に浸漬される。この溶液は、典
型的には、５モル量のアルカリ金属の硝酸塩から飽和ア
ルカリ金属硝酸塩までであり、有効量の硝酸ＨＮＯ3を
含有している。有効量の硝酸は、電解酸化銅の溶解を助
けてインバ−ルは実質的に腐食されないままに保つに足
る量である。アルカリ金属の硝酸塩は、ＫＮＯ3でもＮ
ａＮＯ3でもよい。
【００３４】銅は、飽和カロメル電極（ＳＣＥ）に対す
る１．５Ｖより低い電位において、対抗電極に関して陽
に保つ。飽和ＨＮＯ3及び０．５容量％のＨＮＯ3を含有
するエッチング溶液の場合には、１．３Ｖにおいて約６
０秒が、０．１２５ｍｉｌ（０．００３２ｍｍ）の銅を
エッチングするために必要となる。
【００３５】次に、銅−インバ−ル−銅コンペンセ−タ
を塩化ナトリウム水溶液に浸漬する。硝酸塩／硝酸溶液
によって腐食されなかったインバ−ルは、塩化ナトリウ
ム溶液によって優先的にエッチされる。これは、高度に
可溶性の塩化鉄及び塩化ニッケルが形成され、銅が比較
的不溶性の塩化銅の膜の形成によって受動態化されるた
めである。
【００３６】インバ−ルの酸化による塩化鉄及び塩化ニ
ッケルの形成は、Ｃｕのエッチ速度に比べてインバ−ル
のエッチ速度を高くするために、０．５Ｖよりも高い印
加電圧を加えて行う。１．５Ｖ（ＳＣＥ）の飽和ＮａＣ
ｌ中では、０．７５ｍｉｌ（０．０１９ｍｍ）のインバ
−ルのエッチングに、約６５秒が必要とされる。
【００３７】本発明の別の実施例によれば、銅−インバ
−ル−銅全体が最初にエッチングされ、銅が部分的にエ
ッチングされ、銅オ−バ−ハングが形成される。銅オ−
バ−ハングは、後にエッチバックされる。図２に示した
この実施例によれば、銅−インバ−ル−銅が最初にエッ
チされ、インバ−ルが優先的にエッチされ、銅オ−バ−
ハングが形成される。銅−インバ−ル−銅は、塩化ナト
リウムとしてのアルカリ金属の塩化物の水溶液中に、少
なくとも約０．３Ｖ（ＳＣＥ）の電圧で浸漬される。
【００３８】０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃ
ｕ、０．７５ｍｉｌ（０．０１９ｍｍ）インバ−ル、
０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃｕにおいて、
印加電圧が０．７５Ｖであると、銅−インバ−ル−銅の
エッチングに約８０秒が必要とされる。これによってイ
ンバ−ル上に、銅の「オ−バ−ハング」が作り出され
る。
【００３９】この銅オ−バ−ハングは、アルカリ金属硝
酸塩−硝酸溶液中においての銅の選択的エッチバックに
よって除去される。この溶液は、典型的には、５モルの
アルカリ金属硝酸塩から飽和アルカリ金属硝酸塩までで
あり、有効量の硝酸ＨＮＯ3を含有する。硝酸の有効量
は、電解酸化銅の溶解を助けてインバ−ルは実質的に腐
食されないままに保つに足る量である。アルカリ金属の
硝酸塩は、ＫＮＯ3でもＮａＮＯ3でもよい。
【００４０】銅オ−バ−ハングのエッチバックのために
は、銅は、飽和カロメル電極（ＳＣＥ）に対する１．５
Ｖより低い電位において、対抗電極に関して陽に保つ。
飽和ＨＮＯ3及び０．５容量％のＨＮＯ3を含有するエッ
チング溶液の場合には、１．３Ｖ（ＳＣＥ）において約
２０秒が、０．１２５ｍｉｌ（０．００３２ｍｍ）の銅
をエッチングするために必要となる。
【００４１】露呈された銅−インバ−ル−銅上の電位
は、連続流の直流でも、脈流状の直流でもよい。
【００４２】本発明の特に好ましい実施例によれば、電
解質を超音波によりかき混ぜることによって、電解質の
接触と拡散性とが改善される。
【００４３】本発明のさらに別の好ましい実施例によれ
ば、銅−インバ−ル−銅コンペンセ−タは、アルカリ金
属硝酸塩／硝酸溶液中において約１．５Ｖ高い電圧にお
いて、陽（陽極性）に保たれる。電解エッチングを行っ
て小量の酸素をインバ−ル上に生成させてもよい。イン
バ−ルの溶解速度よりも銅の溶解速度が少し高くなるよ
うに電位を定めることによって、実質的にオ−バ−ハン
グのない異形エッチングが行われる。
【００４４】本発明の方法によって製造された高密度金
属コアパッケ−ジを図２に示す。金属コア回路パッケ−
ジ１は、１対のポリマ−層２１によって封入された金属
コア１１を備えている。ポリマ−層２１は、スルーホー
ル４１を含む表面回路パターン３１を有している。これ
らのスルーホールは、高表面回路パターン密度即ち１ｃ
ｍ2当り１０以上のバイアまたはスルーホール、０．８
ｍｍより小さなめっきされたスルーホール及びバイアの
直径及び特に例えば０．２５ｍｍ以下の表面回路パター
ン線幅に対応する高配線密度の表面回路パターンを受け
入れうるめっきされたスルーホール及びバイアの直径
を、付随する表面回路パターン密度と共に許容する、誘
電被覆によって特徴付けられる。
【００４５】なお、図１に示した金属コアパッケ−ジ１
は、金属コア１１を短絡することなくパッケ−ジ１の両
側に表面回路パターンを接続するためのめっきされたス
ルーホール３１，３１’を備えている、両面金属コア回
路パッケ−ジである。
【００４６】このように、本発明の方法によれば、Ｃｕ
Ｃｌ2／ＨＣｌ及びＦｅＣｌ3／ＨＣｌのようなエッチン
グ剤を使用せずに、高密度の金属コア回路カ−ド及び回
路板を製造することが可能となる。さらに、本発明方法
によれば、有害な優先エッチング及びその後の処理上の
困難が除かれる。これらの利点は、無機塩の水溶液中に
おいて室温で銅−インバ−ル−銅コンペンセ−タをエッ
チングすることによって得られる。
【００４７】次に本発明を実施例に基いて説明する。
【００４８】
【実施例】
実施例１ １ｍｉｌ（０．０２５ｍｍ）の銅−インバ−ル−銅コン
ペンセ−タ［０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃ
ｕ，０．７５ｍｉｌ（０．０１９ｍｍ）インバ−ル、
０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃｕ］を１０ｍ
ｉｌ（０．２５ｍｍ）のセンタ上に６．５ｍｉｌ（０．
１６ｍｍ）のバイアにエッチレジストでパタ−ニングし
た。コンペンセ−タは、１．３Ｖ（ＳＣＥ）、６０秒
間、０．５容量％のＨＮＯ3を含有する周囲温度の飽和
ＮａＮＯ3水溶液によってエッチングした。次に部分的
にエッチングされたコンペンセ−タを硝酸塩のエッチン
グ剤から除去し、１．５Ｖ（ＳＣＥ）で、６５秒間、周
囲温度のＮａＣｌ飽和水溶液中に浸漬した。満足な形状
のコンペンセ−タバイアが得られた。
【００４９】実施例２ １ｍｉｌ（０．０２５ｍｍ）の銅−インバ−ル−銅コン
ペンセ−タ［０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃ
ｕ、０．７５ｍｉｌ（０．０１９ｍｍ）インバ−ル、
０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃｕ］を１０ｍ
ｉｌ（０．２５ｍｍ）のセンタ上に６．５ｍｉｌ（０．
１６ｍｍ）のバイアにエッチレジストでパタ−ニングし
た。コンペンセ−タは、０．７５Ｖ（ＳＣＥ）で、８０
秒間、周囲温度の飽和ＮａＣｌ水溶液によってエッチン
グした。次に、部分的にエッチングしたコンペンセ−タ
をＮａＣｌ溶液から取り出して、１．３Ｖ（ＳＣＥ）、
２０秒間、０．５容量％のＨＮＯ3を含有する周囲温度
の５モルのＮａＮＯ3水溶液中に浸漬させて、銅オ−バ
−ハングを除去した。
【００５０】実施例３ １ｍｉｌ（０．０２５ｍｍ）の銅−インバ−ル−銅コン
ペンセ−タ［０．１２５ｍｉｌ（０．００３２ｍｍ）Ｃ
ｕ、０．７５ｍｉｌ（０．０１９ｍｍ）インバ−ル、
０．１２５ｍｉｌ（０．０３２ｍｍ）Ｃｕ］を２０ｍｉ
ｌ（０．５１ｍｍ）のセンタ上において５．０ｍｉｌ
（０．１２ｍｍ）のバイアにエッチレジストでパタ−ニ
ングした。０．５容量％のＨＮＯ3を含有する周囲温度
の５モルＮａＮＯ3水溶液によって、１０Ｖ（ＳＣＥ）
でコンペンセ−タをエッチングした。
【００５１】本発明をその特定の実施例について以上に
説明したが、これらの実施例は単に例示に過ぎず、本発
明を限定するものではない。
【図面の簡単な説明】
【図１】本発明の−実施例による方法を示すフロ−チャ
−トである。
【図２】本発明の別の実施例による方法を示すフロ−チ
ャ−トである。
【図３】本発明の−実施例による方法に従って作成した
金属コアパッケ−ジを、−部は切欠いて示す斜視図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リーン・ゲイル・ケイム アメリカ合衆国13760、ニューヨーク州 エンディコット、ピー・オー・ボックス 7055 (72)発明者 クリスティナ・ウォレリア・セムコウ アメリカ合衆国13790、ニューヨーク州 ジョンソン・シティー、レイノルズ・ロー ド 1025番地、アパートメント ワイ−９

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 その外表面に表面回路パターンを担持す
    るようにされ、少なくとも１つの銅−インバ−ル−銅コ
    アを含み、該表面回路パターンからの内部回路パターン
    が該コアを通るようにした、微細電子パッケ−ジの製造
    方法において： ａ．強塩基と強酸化性の酸との銅エッチング水溶液に該
    銅−インバール−銅のコアの銅を接触させ、該銅を陽極
    性に保ち、可溶性の酸化銅を電解的に生成させ； ｂ．該銅−インバ−ル−銅コアのインバ−ルを塩化ナト
    リウムのインバ−ルエッチング水溶液と接触させ、該イ
    ンバ−ルを陽極性に保ち、可溶性の塩化鉄及び塩化ニッ
    ケルを電解的に生成させると共に、該銅を受動態化す
    る； ことから成る製造方法。
  2. 【請求項２】 該強塩基がアルカリ金属の水酸化物であ
    り、該強酸化性の酸が、燐、窒素及び硫黄の酸素酸より
    成る群中より選択される請求項１に記載の製造方法。
  3. 【請求項３】 該アルカリ金属の水酸化物は水酸化ナト
    リウムであり、該酸化性の酸は硝酸である請求項２に記
    載の製造方法。
  4. 【請求項４】 銅エッチング水溶液は少なくとも０．５
    モルの硝酸ナトリウムを含む請求項３に記載の製造方
    法。
  5. 【請求項５】 銅エッチング水溶液が酸性溶液であり、
    Ｎａ+イオンについて過剰のＮＯ-イオンをさらに含む請
    求項４に記載の製造方法。
  6. 【請求項６】 塩化ナトリウムを含むインバ−ルエッチ
    ング水溶液は少なくとも約０．５モルの塩化ナトリウム
    を含む請求項１に記載の製造方法。
  7. 【請求項７】 最初に銅エッチング水溶液中で銅をエッ
    チングして可溶性の酸化銅を形成した後、インバ−ルエ
    ッチング塩化ナトリウム水溶液中でインバールをエッチ
    ングして、可溶性の塩化鉄及び塩化ニッケルを形成する
    と共に、銅を受動態化する請求項１に記載の製造方法。
  8. 【請求項８】 銅エッチング水溶液中の銅を可溶性酸化
    銅の形成電位において陽極性に保つ請求項７に記載の製
    造方法。
  9. 【請求項９】 銅エッチング水溶液中の銅を飽和カロメ
    ル電極に対する１．５Ｖより低い電圧において陽極性に
    保つ請求項７に記載の製造方法。
  10. 【請求項１０】 可溶性の塩化鉄及び塩化ニッケルを形
    成すると共に銅を受動態化するに足る電位にインバール
    エッチング塩化ナトリウム中において銅及びインバール
    を次に保つ請求項７に記載の製造方法。
  11. 【請求項１１】 飽和カロメル電極に対する０．５Ｖよ
    りも大な電位において塩化ナトリウム中において銅及び
    インバールを次に陽極性に保つことによって、安定な塩
    化鉄及び塩化ニッケルを形成すると共に、銅を受動態化
    する請求項７に記載の製造方法。
  12. 【請求項１２】 最初に塩化ナトリウム溶液中で銅−イ
    ンバ−ル−銅をエッチングして可溶性の塩化鉄及び塩化
    ニッケルを形成し、銅を部分的にエッチングし、その
    後、銅エッチング溶液中の銅をエッチングする請求項１
    に記載の製造方法。
  13. 【請求項１３】 最初に塩化ナトリウム水溶液中におい
    て銅−インバ−ル−銅を飽和カロメル電極に対する少な
    くとも約０．３Ｖの電位においてエッチングし、その
    後、銅エッチング水溶液中において銅をエッチングする
    請求項１２に記載の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194713A (en) * 1991-10-17 1993-03-16 International Business Machines Corporation Removal of excimer laser debris using carbon dioxide laser
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
US5567300A (en) * 1994-09-02 1996-10-22 Ibm Corporation Electrochemical metal removal technique for planarization of surfaces
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
DE19714231B4 (de) * 1997-04-07 2007-03-29 Merck Patent Gmbh Fluorcyclohexan-Derivate und flüssigkristallines Medium
US6066560A (en) * 1998-05-05 2000-05-23 Lsi Logic Corporation Non-linear circuit elements on integrated circuits
US6518509B1 (en) * 1999-12-23 2003-02-11 International Business Machines Corporation Copper plated invar with acid preclean
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
US20080217748A1 (en) * 2007-03-08 2008-09-11 International Business Machines Corporation Low cost and low coefficient of thermal expansion packaging structures and processes
WO2011046775A1 (en) * 2009-10-13 2011-04-21 Board Of Regents, The University Of Texas System Producing transparent conductive films from graphene
KR102485014B1 (ko) * 2020-12-18 2023-01-04 주식회사 포스코 밀착성이 우수한 복합 강판 및 이의 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543153A (en) * 1984-05-17 1985-09-24 Psi Star Process and apparatus for etching copper masked by a nickel-gold mask
US4830704A (en) * 1988-01-29 1989-05-16 Rockwell International Corporation Method of manufacture of a wiring board

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