JPH0519307B2 - - Google Patents

Info

Publication number
JPH0519307B2
JPH0519307B2 JP63244674A JP24467488A JPH0519307B2 JP H0519307 B2 JPH0519307 B2 JP H0519307B2 JP 63244674 A JP63244674 A JP 63244674A JP 24467488 A JP24467488 A JP 24467488A JP H0519307 B2 JPH0519307 B2 JP H0519307B2
Authority
JP
Japan
Prior art keywords
substrate
chip
integrated circuit
silicon
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63244674A
Other languages
English (en)
Other versions
JPH01109757A (ja
Inventor
Neeru Pufueifuaa Rooren
Wan Yuuhan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Publication of JPH01109757A publication Critical patent/JPH01109757A/ja
Publication of JPH0519307B2 publication Critical patent/JPH0519307B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路チツプの組立品に係り、特
に基板上に集積回路チツプをコンパクトに組立て
た集積回路チツプの組立品に関する。
（従来技術の説明） 記憶容量だけでなく処理速度の向上において
も、物理的コンパクト化は、高度な演算、データ
処理及び通信交換システムなどの設計において重
要な要素となる。このコンパクト化は、チツプを
どのように相互接続し組み合わせて半組立品及び
組立品を構成するかに依存するだけでなく、例え
ば回路の小型化とか集積回路チツプ上の集積部品
の小型化のような設計の種類にも依存する。
初期においては、結合されてより大きな組立品
になるフレームにチツプをマウントすることが一
般的に行われていたが、以下に示すような他の設
計方法が考えられている。
P.KraynaKら著、“Wafer−Chfip Assembly
for Large−Scale Integration”、IEEE
Transations on EIectron Devices，VOL.ED−
15（1968），pp.660〜663では、シリコンチツプが
シリコン基板に接続されている。
L.F.Miller著、“Controlled Collapse Reflow
Chip Joining”、IBM Journal of Research
and Development，VOL.13（1969），pp.239〜
250では、シリコンチツプがセラミツク基板すな
わち、“モジユール”に取り付けられている。
R.F.Bonnerら著、“Advanced Printed−
circuit Board Design for High−performace
Computer Applicationa”，IBM Journal of
Research and Development，VOL.26（1982），
pp.297〜305では、回路ボードが多数の基板モジ
ユールの挿入に適したものとして開示されてい
る。
C.W.Hoら著、“The Thin−film Module as
ａ High−performance Semiconductor
Package，IBM Journal of Research and
Development，VOL.26（1982），pp.286〜296に、
集積減結合コンデンサ（integrated decoupling
capacitor）を用いてセラミツク基板上の電力供
給安定化を図つたものが開示されている。
米国特許4670770号“Integrated Circuit Chip
−and−Substrated Assembly”1987年６月２日
発行、発明者K.L.Taiには、異方性エツチングさ
れた表面部材により基板上にチツプを並べやすく
することに加えて、特に、有効な集積減結合コン
デンサ配置を含む単結晶基板上の単結晶チツプの
組立品が開示されている。
以下、主に、基板上のチツプの組立品、例え
ば、シリコンウエハ上のシリコンチツプの組立品
などに注目し、特に有効な配置構成に注目する。
（発明の概要） 集積回路チツプは基板上に配置され、さらにこ
のチツプは基板表面から所望の距離だけ離されて
いる。この距離の正確なコントロールは、対向す
る基板またはチツプの表面と物理的に接触するチ
ツプ表面または基板表面に特徴的な手段を設ける
ことにより行なわれる。適切な表面手段として、
基板またはチツプ上の小さなピラミツド状部材が
あり、このピラミツド部材は、チツプ配置のため
に、各々相対向するチツプまたは基板表面上に設
けられた対応する表面部材と組合わされる。
本発明により距離をコントロールすることによ
り、いわゆるリフローはんだ付けによるチツプ及
び基板上の回路のはんだによる相互連結が容易と
なる。すなわち、加熱して”はんだバンプ”が最
適な断面を有するはんだブリツジに融合する。ま
た、受動型の微少光学素子だけでなく、放射線検
出器、レーザ、変調器などの光学的感受性又は励
起性をもつ手段を有するチツプも考えられてい
る。
本発明は、たとえば、異方性化学エツチングに
より好ましい表面手段を都合よく形成できる−
族材料システムのような、シリコン−オン−シ
リコン技術に対しても適用されうる。また基板と
チツプの材料が単結晶であつてもなくても適用で
きる他の製造方法として、例えば、反応性イオン
エツチング、イオンミリング、光化学的エツチン
グなどによる選択的除去法を含むものでも良い。
（実施例の説明） 以下本発明の実施例について第１図ないし第５
図を参照して説明する。なお実施例の説明におい
ては、以下の用語は、主として定義された意味に
おいて用いられる。
”基板”とは、支持がなければ十分固定できな
い、即ちその立体的配置が支持材の存在に依存す
る材料対象物のための支持手段となり得る表面を
有する材料物体をいう。この基板は、シリコンな
どの単一材料でも良いし、SOI（シリコン−オン
−インシユレータ）技術などにおいて用いられる
他の材料でも良い。また、基板材料は単結晶、多
結晶、ガラス状あるいはアモルフアス等の構造を
有するものである。
”キヤリア基板”及び”チツプ”は各々より大
きな基板がキヤリア基板でより小さな基板がチツ
プであると定義され、その結果多くのチツプがキ
ヤリア基板上に取り付けられる。チツプとの関係
で表現を簡単にするため、キヤリア基板を単に基
板と呼ぶことがある。
“集積回路”とは、基板により支持された縮小
電気回路をいう。
図面中では、明確化のため、チツプ及び基板
は、実際のものと比較して拡大して示されてお
り、さらに図面中の寸法比は実際のものとは異な
つている。以下に特定しない限り、寸法と寸法比
の選択は、当然に当業者の実務により決定され
る。
第１図及び第２図において、１１は集積回路チ
ツプであり、このチツプ１１の使用される側には
はんだパツド１２が設けられ、さらにこのチツプ
１１の表面には逆ピラミツド形のくぼみ１３がエ
ツチング形成されている。
第３図及び第４図においては、３１はキヤリア
基板であり、このキヤリア基板３１上にははんだ
パツド３２が設けられ、さらに３３はピラミツド
形部材（以下、ピラミツドという。）であり、適
切なマスクを用いてキヤリア基板３１の表面をエ
ツチングすることにより得られる。
第５図に、第１図ないし第４図において詳細に
述べられた基板３１及び集積回路チツプ１１が示
され、さらに加熱によりはんだパツド１２及び１
３が合体したはんだ接続部５２が示されている。
ピラミツド３３及びそのピラミツド３３に突き
合わせられる逆ピラミツド１３などの表面手段
は、異方性化学エツチングにより形成される。例
えば、20％水酸化カリウム水溶液を用い、選択的
に設けられた酸化物、窒化物または金属材料を表
面マスクとして（100）シリコン表面をエツチン
グする。（この例は、シリコン集積回路デバイス
（金属酸化物半導体（MOS）はもとより、バイポ
ーラも）が通常（100）シリコン上に形成される
ため相当重要である。この場合、水酸化カリウム
エツチング液は、（111）軸にそつて最もゆつくり
シリコンを溶かし、そうすることにより、例え
ば、（100）ウエハ上の酸化物マスクのエツジの＜
110＞方向にそつて（111）表面を有するピラミツ
ドの形成を可能とする。第１図及び第２図に示さ
れるように、寸法ｃとｄ及びピラミツドの位置
は、リソグラフイの精密さで決定される。第２図
中の交差する（111）面により示されているよう
に、表面のくぼみのエツチングは、マスク寸法及
び（111）面と（100）面との角度54.74°の関数と
して自動的に終了する。
第３図には、シリコン（100）ウエハ上に突き
合わせる相手方が示されている。上述したよう
に、突き合わせるピラミツドは、そのピラミツド
の（平坦な）頂部をカバーするマスクを用いて異
方性エツチングを行うことにより得られる。末端
部のエツチングにより、ピラミツドの傾斜エツジ
は丸くなり、エツチングされたくぼみ１３の損傷
を防止できる。ピラミツドの寸法は、第３図及び
第４図に示されるように、c′＜ｃ及びd′＜ｄとな
るように選択されたマスクの寸法により決定され
る。また上述したように、ピラミツドの位置と寸
法は、リソグラフイの精密さで決定され、さらに
第４図に示されるようにそれらの高さｈはエツチ
ングの速度及び時間により決定される。例えば、
90℃の20％の水酸化カリウムの水溶液は、（100）
シリコンを約２マイクロメータ／分の速度でエツ
チングを行う。高さｈの調整は、±１マイクロメ
ータ以下で容易に達成でき、この許容差は、約20
マイクロメータ以上の全はんだの曲型的なスタン
ドーオフと比較すれば小さなものである。第５図
に示されているように、ギヤツプh′はピラミツド
の高さｈより小さく、さらに同様の精密さでデバ
イスのチツプが基板に突き合わされ、その結果、
はんだの流出や付随するデバイスの損傷を防止す
ることができるようにはんだの崩壊を細かく調整
できる。
集積回路チツプから放出されるエネルギーは、
チツプの裏面側から取り去ることができるし、或
いははんだの連結部を介してチツプの使用面から
冷却された基板へ取り去ることができる。後者の
場合、ピラミツドにより決められるギヤツプh′を
正確に調整することにより、信頼性のあるヒート
パスとなりえる。
チツプの逆ピラミツドをマスクを用いてエツチ
ングすることにより、デバイス形成に使用される
チツプ表面はタツチされることがない。基板の対
応する表面がエツチングされても、その表面は、
滑らかで欠陥がなく、約200ナノメータ以下の粗
さであることがわかつた。異方性化学エツチング
が単結晶シリコンまたは−族化合物半導体に
適用することが特に好ましいと考えられるが、こ
れらの又は代わりの基板及びチツプ材料に他の製
造技術を適用することもできる。これらの技術
は、研磨やエツチングなどの除去方法のみでな
く、プレス、押し型、鋳造及びその他適用できる
表面の変形方法を含む。さらに調整手段の形は、
ピラミツドの形に限定されず、まつすぐな壁を持
つた角柱や丸みを持つたものも良い。角柱は、例
えば、イオン研磨等により形成され、凹凸の半球
状手段は例えば光化学エツチングにより形成され
る。
上述したように、相対応する表面手段は、基本
的にピラミツド形と一致または合致するが、この
ような一致は本質的ではない。例えば、一方の面
上の角柱を他方の面上のピラミツド形部材と容易
に突き合わすこともできるし、同様に他の形状の
組合わせも適用できる。
（発明の効果） 以上説明したように本発明によれば、以下の効
果を生じさせることができる。
(1) はんだ連結部の大きさ及び密度に関係なく、
有効なチツプ−ウエハの空間を実現できる。
(2) はんだパツドによる電気的接触のため、チツ
プ表面の希望する点に直接アクセスすることが
可能であり、導体をチツプ周辺にそつて設けら
れたはんだパツトで終端させることは不要とな
つた。
(3) チツプと基板上のメタライゼイシヨンは、表
面レベルに依然制限されるが、ステツプ、ギヤ
ツプ若しくはスロープを考慮する必要がない。
(4) チツプと基板の各々の表面をマツチングさせ
る手段を用いるため、チツプ−ウエハ間の空間
形成（spacing）に加え、他の基準（屈曲状や
直線状）によりチツプと基板間の有効な配置が
可能となる。
【図面の簡単な説明】
第１図は、本発明の一実施例によるエツチング
された表面部材を有する集積回路チツプの平面
図、第２図は、第１図に示されたチツプの断面
図、第３図は、本発明の一実施例による表面部材
を有するキヤリア基板の平面図、第４図は、第３
図に示されたキヤリア基板の断面図、第５図は、
第１図及び第２図に示されたチツプと第３図及び
第４図に示された基板に突き合わせせて得られた
基板とチツプの組立品を示す断面図である。 １……集積回路チツプ、１２……はんだパツ
ド、１３……くぼみ、３１……基板、３２……は
んだパツド、３３……ピラミツド、５２……はん
だ接触部。

Claims (1)

  1. 【特許請求の範囲】 １ 基板３１と、集積回路チツプ１１とを有する
    集積回路チツプの組立品において、 前記基板またはチツプのいずれか一方の対向面
    に凹部１３を設け、 他方の対向面に凸部３３を設け、 これら凹部１３と凸部３３とを互にはめ込むこ
    とにより、基板３１と、集積回路チツプ１１との
    両者の間隙を所定距離に維持し、かつ横方向が所
    定の位置関係になるよう整合させる ことを特徴とする集積回路チツプの組立品。
JP63244674A 1987-09-30 1988-09-30 集積回路チップの組立品 Granted JPH01109757A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10297787A 1987-09-30 1987-09-30
US102977 1998-10-02

Publications (2)

Publication Number Publication Date
JPH01109757A JPH01109757A (ja) 1989-04-26
JPH0519307B2 true JPH0519307B2 (ja) 1993-03-16

Family

ID=22292708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63244674A Granted JPH01109757A (ja) 1987-09-30 1988-09-30 集積回路チップの組立品

Country Status (3)

Country Link
EP (1) EP0312217A1 (ja)
JP (1) JPH01109757A (ja)
KR (1) KR920003437B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4020048A1 (de) * 1990-06-23 1992-01-02 Ant Nachrichtentech Anordnung aus substrat und bauelement und verfahren zur herstellung
JPH0770806B2 (ja) * 1990-08-22 1995-07-31 株式会社エーユーイー研究所 超音波溶着による電子回路およびその製造方法
DE4242565C1 (de) * 1992-12-16 1994-03-17 Deutsche Aerospace Verfahren zur Justage von Halbleiterscheiben zueinander
EP0637070B1 (en) * 1993-07-28 1997-09-24 The Whitaker Corporation Perimeter independent precision locating member for a semiconductor chip and method of making said member
US5657207A (en) * 1995-03-24 1997-08-12 Packard Hughes Interconnect Company Alignment means for integrated circuit chips
DE19750073A1 (de) * 1997-11-12 1999-05-20 Bosch Gmbh Robert Schaltungsträgerplatte
EP1122567A1 (en) * 2000-02-02 2001-08-08 Corning Incorporated Passive alignement using slanted wall pedestal
JP4407785B2 (ja) * 2000-10-24 2010-02-03 ソニー株式会社 半導体装置及びその検査方法
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7701045B2 (en) 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US9899312B2 (en) 2006-04-13 2018-02-20 Rambus Inc. Isolating electric paths in semiconductor device packages
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
US9153508B2 (en) 2011-08-17 2015-10-06 Rambus Inc. Multi-chip package and interposer with signal line compression
US9570196B2 (en) 2011-09-01 2017-02-14 Rambus Inc. Testing through-silicon-vias

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633B2 (ja) * 1980-05-20 1984-05-14 新日本製鐵株式会社 鋳造用ノズル

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633U (ja) * 1982-07-30 1984-02-08 富士通株式会社 バンプ接合型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633B2 (ja) * 1980-05-20 1984-05-14 新日本製鐵株式会社 鋳造用ノズル

Also Published As

Publication number Publication date
EP0312217A1 (en) 1989-04-19
JPH01109757A (ja) 1989-04-26
KR920003437B1 (ko) 1992-05-01
KR890005859A (ko) 1989-05-17

Similar Documents

Publication Publication Date Title
US5205032A (en) Electronic parts mounting apparatus
JPH0519307B2 (ja)
KR100403064B1 (ko) 3차원 집적 회로 어셈블리 및 이의 제조 방법
US5259054A (en) Self-aligned optical subassembly
JP2664214B2 (ja) フアイバ・アレイの整合法
US5883996A (en) Electronic component for aligning a light transmitting structure
US4670770A (en) Integrated circuit chip-and-substrate assembly
US5435734A (en) Direct integrated circuit interconnector system
USRE35119E (en) Textured metallic compression bonding
JP3884426B2 (ja) 電子デバイス
US3869787A (en) Method for precisely aligning circuit devices coarsely positioned on a substrate
US7888175B2 (en) Method and apparatus for facilitating proximity communication and power delivery
CA2399031A1 (en) Passive alignment using slanted wall pedestal
JP2003534567A (ja) チップ・レベルの精度調整を行う光学装置
JPH10214862A (ja) 電子集積回路パッケージ
JPH04230088A (ja) 光モジュールの製造方法
EP0718653B1 (en) Selfaligned optical element and optical wave-guide by means of solder bumps on rectangular pads
JP4429564B2 (ja) 光部品及び電気部品の実装構造及びその方法
US6139972A (en) Solder paste containment device
JPH0537024A (ja) 光半導体装置
JPH05114800A (ja) 電子部品の実装方法及び実装装置
US6459158B1 (en) Vertically-tolerant alignment using slanted wall pedestal
JP2002014258A (ja) 光半導体素子キャリア及びそれを備えた光アセンブリ
US20210057876A1 (en) Semiconductor module and method of manufacturing same
JP2977338B2 (ja) 半導体モジュール