KR920003437B1 - 집적회로 칩 조립품 - Google Patents

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KR920003437B1
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
오레그 이. 앨버
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Abstract

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Description

집적회로 칩 조립품
제1도는 본 발명의 양호한 실시예에 따르는 에치된 정렬 특징을 갖는 집적회로 칩의 개략도.
제2도는 제1도 칩의 개략적인 단면도.
제3도는 본 발명의 양호한 실시예에 따르는 정렬 특징을 갖는 캐리어 기판의 단면도.
제4도는 제3도 캐리어 기판의 개략적인 단면도.
제5도는 제3도 및 제4도에 따르는 기판과 제1도 및 2도에 따르는 칩 매칭으로 얻어진 기판-칩 조립품의 개략적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 집적회로 칩 12, 32 : 땜납 패드
13 : 함몰부 33 : 피라미드
본 발명은 기판상의 집적회로 칩의 소형 조립품에 관한 것이다.
저장용량뿐 아니라 처리속도의 관점에서, 물리적 밀집이 개선된 계산, 데이타 처리 및 통신 스위칭 시스템 설계에서의 주안점이다. 이를테면 어떤 칩상뿐 아니라 집적회로 칩상의 집적소자와 회로의 소형화와 같은 다양한 설계특징에 따르는 밀집은 상호 접속되고 소조립품 및 조립품 내에 결합된다.
처음에는 보다 큰 조립품 내에 결합된 프레임 내에 칩을 창착시키는 것이 일반적인 실례였지만 대안의 설계는 피, 크레이넥 등의 전자소자에 관한 1968년 IEEE회보 ED-15권 ＂고밀도 집적용 웨이퍼-칩 조립품＂ 660 내지 663페이지, 여기서 실리콘 칩은 실리콘 기판상에 접속된 것으로 도시되며, 엘. 에프. 밀러 등의 1969년 연구 및 개발의 IBM 정기간행물 13권, ＂제어 붕괴 리플로우 칩 결합＂ 239 내지 250페이지, 여기서 실리콘 칩은 세라믹 기판 또는 ＂모듈＂에 부착된 것으로 도시되며, 알. 에프 보너 등의 1982년 연구 및 개발의 IBM 정기간행물 26권 ＂고성능 컴퓨터 응용을 위한 진보된 인쇄회로 기판 설계＂ 297 내지 305페이지, 여기서 회로기판은 다수의 기판 모듈 삽입에 적합한 것으로 기재되고, 씨, 더블유. 호 등의 집적분리 캐패시터로 세라믹 기판상에 전원 안정화를 기재하는 1982년 연구 및 개발의 IBM 정기간행물 26권 ＂고성능 반도체 패키지로서 박막 모듈＂ 286 내지 296페이지, 비등방성으로 에치된 표면 특징에 의해 조장된 기판상의 칩 정렬뿐 아니라, 특히 유리한 집적분리 캐패시터 장치를 포함하는 단결정 기판상의 단결정 칩 조립품을 기재하는 케이. 엘. 타이에 1987년 6월 2일 허여된 미합중국 특허 제4,670,770호, ＂집적회로 칩 및 기판 조립품＂에 기재된 바와 같이 고려되어 왔다.
이를테면 실리콘 웨이퍼상 실리콘 칩의 조립품과 같은 기판상에 칩 조립품을 원초적으로 지향시키고, 특히 유리한 정렬 구조가 지향된다.
집적회로 칩은 기판의 표면에서 소정의 거리만큼 간격진 칩 표면으로 기판상에 위치된다. 정극성 거리 제어는 대향하는 기판 또는 칩 표면과 물리적인 접촉으로 칩 또는 기판 표면 특징을 초래하는 결과에 따른다.
적당한 표면 특징 중에는 기판 또는 칩상의 소형 피라미드이며, 상기 특징은 측면 칩 정렬 관점에서, 각각 대향하는 칩 또는 기판 표면상에 대응하는 표면 특징과 결합될 수 있다.
본 발명에 따르는 거리제어 때문에, 소위 리플로우 땜납에 의해 기판상과 칩상에 회로의 땜납 상호 접속은 가열시 최적화된 교차부를 갖는 땜납 브릿지 내에 합체된 ＂땜납 범프＂가 촉진된다. 수도 마이크로-광학성분뿐 아니라 예로, 변조기, 레이저 방사선 검출기와 같은 광학적으로 감지 또는 능동 특징을 포함하는 칩 또한 예견된다.
본 발명은 예로, 방위-종속 화학적 에칭으로 편리하게 만들 수 있는 양호한 표면 특징이 있는 III-V족 물질계뿐 아니라 실리콘-온-실리콘 기술에 응용 가능하다. 기판 및 칩 물질이 단결정 형성인지 아닌지 응용가능한 다른 제조방법은 예로, 반응 이온 에칭, 이온 밀링, 또는 광학적 에칭에 의해 선택적인 융제 사용을 수반할 수 있다.
이하 규정된 용어는 본 발명의 설명에서 현저하게 사용된다. 기판은 물질 몸체인데 물체용 지지물로 사용할 수 있는 표면을 가지며 상기 물체는 지지물 부재시 불충분하게 굳을 수 있거나 지지물 존재에 따라 공간의 장치를 소유한다. 기판은 이를테면 실리콘-온-절연 기술의 경우에서 실리콘과 같은 단일 물질, 그렇지 않으면 여러 물질로 구성할 수 있다. 기판 물질은 단결정, 다결정, 유리질 또는 무정형 구조일 수 있다.
캐리어 기판 및 칩은 상호적으로 상당히 크고 보다 작은 크기의 기판으로 각각 규정되어서, 복수의 칩은 캐리어 기판에 부착될 수 있다. 표현의 편의를 위해(예로, 칩과 조합하여 사용되는데서는), 캐리어 기판은 단순히 기판으로 언급될 수 있다.
집적회로는 기판에 의해 지지된 소형 전기회로이다. 도면에서, 명확하게 하기 위해, 칩 및 기판은 전형적인 실시예와 비교 확대되어 도시되며, 도면의 크기는 통상 실제로 사용될 수는 없다. 범위에 대하여는 더 이상 이하 상세되지 않으며 실제적인 치수 및 크기의 선택은 실제적인 실시예의 과정에서 문제가 될 것이다.
제1도 및 제2도는 변환된 피라미드형 칩(11)의 표면 내에 에치된 함몰부(13), 칩의 능동측상에 땜납 패드(12), 집적회로 칩(11)을 도시한다.
제3도 및 제4도는 적합한 마스크 존재시 캐리어 기판(31)의 표면 에칭으로 얻어진 피라미드(33), 캐리어 기판(31)상에 땜납 패드(32), 캐리어 기판(31)을 도시한다.
제5도는 열처리된 땜납 접속부(52) 내에 합체된 땜납 패드(12 및 32), 제1도 내지 4도 접속부로 보다 상세히 상술된 집적회로 칩(11)과 기판(31)을 도시한다.
이를테면, 피라미드(33)와 매칭 변화된 피라미드(13)와 같은 표면 특징은 방위-종속(이방성) 화학적 에칭으로 생성될 수 있으며, 즉 (100)-실리콘 표면 마스크로 사용하는 선택적으로 응용된 산화물, 질화물 또는 금속물질 존재내와 물내에 20퍼센트 포타슘 수산화물 용액에 의해 상기 유형으로 에치될 수 있다(상기 예는 금속 산화물 반도체뿐 아니라 바이폴라, 실리콘 집적회로 소자로서(100)-방향성 실리콘상에 상업적으로 제조된 것이 상당히 중요하다). 상기 경우에서, 포타슘 수산화물 에칭 용액은(111)-축을 따라 아주 느리게 실리콘을 부식시켜서, 예로, (100)-웨이퍼상의 산화물 마스크 모서리(110) 방향을 따라 정렬된(111)-표면을 갖는 피라미드를 형성하게끔 한다. 치수 c 및 d(제1도 및 2도 참조), 피라미드의 위치는 정확한 석판 인쇄술로 규정된다. 제2의 교차(111)-면으로 도시된 바와 같이, 표면 함몰부의 에칭은(111) 및 (100) 실리콘면 사이의 각 54.74도와 마스크 치수의 함수로 자체 종단한다.
제3도는 실리콘(100)-웨이퍼상의 한쪽 매팅을 도시한다. 되풀이하면, 매칭 피라미드는 피라미드의 (편평한) 상부를 덮는 마스크 존재시 방위-종속 에칭에 의해 얻어질 수 있다. 에칭의 상세에 의하면, 피라미드이 경사진 모서리는 에치된 함몰부(13)로 매치-업 결합없이 둥글게 된다. 피라미드의 치수는 양호하게 c'는 c 이하, d'는 d이하(제3도 및 4도 참조)로 선택된 마스크의 치수에 의해 규정된다. 다시 말해서, 피라미드의 위치와 치수는 정확한 석판 인쇄술로 규정되며, 그들의 높이 h(제4도 참조)는 에칭의 비율 및 기간에 의해 결정된다. 예로 섭씨 90도의 온도에서 수성 20퍼센트 포타슘 수산화물 용액은 대략 2마이크로미터/분의 비율로(100)-실리콘을 에치한다. 높이 h의 조절은 대략 20마이크로미터 이상의 전형적인 전체 땜납 격리애자와 비교하여 ±1마이크로미터의 적은 허용오차내에서 쉽게 성취 가능하다. 유사한 정밀도로 상기 소자 칩은 실리콘 기판(제5도 참조, 여기서 갭 h'은 피라미드의 높이 h 이하)에 매치될 수 있어서, 부수의 소자결함과 땜납 불량품을 방지하는 관점에서 바람직한 땜납 붕괴를 정확하게 조절하게 된다.
집적회로 칩에서 낭비된 전력은 칩의 뒷측 그렇지 않으면 냉각된 기판 내의 땜납 접속부를 통해 능동측으로부터 제거될 수 있다. 후자의 경우에서, 피라미드 정렬에 의해 제공된 h'의 빈틈없는 조절은 잘 조절되고 신뢰성 있는 열통로를 보장한다.
마스크 존재시 칩 내에, 변환된 피라미드 에칭은 본래대로의 소자 제조에 사용된 칩 표면이 남는다. 기판의 대응표면이 에치된 동안, 상기 표면은 부드럽고 결점이 없으면 대략 200나노미터 이하의 거칠은 정도임이 알려졌다.
방위-종속 화학적 에칭 동안 단결정 실리콘 또는 III-V족 화합물 반도체에 특히 적합하게 응용된 것으로 고려되었으며, 다른 제조기술은 상기 또는 대안의 기판 및 칩 물질에 응용되어 사용될 수 있다. 상기 기술 중 포함된 것은 이를테면, 밀링 및 에칭과 같은 융제방법뿐 아니라 여기서 응용가능한 표면변형의 다른 형성, 압축, 스탬핑, 경화이다. 게다가, 정렬 특징의 모양은 피라미드의 모양으로 국하되지는 않지만 예로, 사방정계(직선-벽)와 둥근 특징을 포함한다. 사방정계의 특징은 예로, 이온밀링과 화학적 에칭에 의한 볼록 및 오목 반구의 특징으로 생성될 수 있다.
반면에, 상기 예에서 상술 및 도면에 도시된 바와 같이, 대응하는 표면 특징은 실제로 동형 또는 매팅(피라미드)형이며, 그러한 일치는 실제는 아니다. 예로, 이점에서, 한 표면상의 사방정계 특징은 다른 표면상의 피라미드-형 특징으로 쉽게 매치 업 할 수 있으며, 같은 것은 다른 형의 조합에 응용한다.
이하는 본 발명에 따르는 기판상의 칩 정렬에 대해 특히 상당한 장점으로 고려된다.
(ㄱ) 명확한 칩 대 웨이퍼 공간은 땜납 접속의 견고함과 크기에 상관없이 실현되고, (ㄴ) 땜납 패드에 의한 전기 접촉에 대해, 집적 액세스는 칩 표면상의 어떠한 소정의 내부점에도 가능하여, 칩의 주변을 따라 위치된 땜납 패드에서 도체가 종단하도록 할 필요가 없게 되며, (ㄷ) 칩 및 기판상의 금속화는 횡단할 필요가 있는 단계, 갭 또는 경사가 없고, 레벨 표면에 제한되어 남을 수 있고, (ㄹ) 매칭 칩 및 기판-표면 특징이 사용된 데서, 명확한 정렬은 칩 대 웨이퍼 공간에 덧붙여 칩 및 기판 사이의 각도뿐 아니라 다른 좌표-선형에 대해 이루어질 수 있다.

Claims (7)

  1. 기판 및 집적회로 칩을 구비하는 조립품에 있어서, 여기서 제1표면으로 지정된 상기 칩의 표면은 제2표면으로 지정된 상기 기판 표면의 대응부분과 대향되며, 상기 제1표면은 제1접촉부를 포함하며 상기 제2표면은 제2접촉부를 포함하며, 상기 조립품은 상기 제1접촉부와 제2접촉부 사이의 소정의 거리를 교차하여 전기 상호 접속시키는 장치를 구비하며, 적어도 상기 제1 또는 제2표면은 대향표면과 물리적인 접촉하는 표면 특징을 포함하는 것을 특징으로 하는 집적회로 칩 조립품.
  2. 제1항에 있어서, 상기 전기 상호접속장치는 땜납을 포함하는 것을 특징으로 하는 집적회로 칩 조립품.
  3. 제1항에 있어서, 상기 표면 특징은 상기 대향 표면상의 대응하는 표면 특징과 접촉하는 것을 특징으로 하는 집적회로 칩 조립품.
  4. 제3항에 있어서, 상기 표면 특징은 거의 매팅 표면 특징인 것을 특징으로 하는 집적회로 칩 조립품.
  5. 제1항에 있어서, 상기 기판과 상기 칩은 거의 단결점 실리콘으로 구성하는 것을 특징으로 하는 집적회로 칩 조립품.
  6. 제5항에 있어서, 상기 제1표면과 상기 제2표면은 거의(100)-표면인 것을 특징으로 하는 집적회로 칩 조립품.
  7. 제6항에 있어서, 상기 표면 특징은 거의 피라미드형인 것을 특징으로 하는 집적회로 칩 조립품.
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