JPH01109757A - 集積回路チップの組立品 - Google Patents

集積回路チップの組立品

Info

Publication number
JPH01109757A
JPH01109757A JP63244674A JP24467488A JPH01109757A JP H01109757 A JPH01109757 A JP H01109757A JP 63244674 A JP63244674 A JP 63244674A JP 24467488 A JP24467488 A JP 24467488A JP H01109757 A JPH01109757 A JP H01109757A
Authority
JP
Japan
Prior art keywords
substrate
chip
integrated circuit
circuit chip
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63244674A
Other languages
English (en)
Other versions
JPH0519307B2 (ja
Inventor
Loren Neil Pfeiffer
ローレン　ネール　プフェイファー
Yiu-Huen Wong
ユーハン　ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH01109757A publication Critical patent/JPH01109757A/ja
Publication of JPH0519307B2 publication Critical patent/JPH0519307B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路チップの組立品に係り、特に基板上
に集積回路チップをコンパクトに組立てた集積回路チッ
プの組立品に関する。
（従来技術の説明） 記憶容量だけでなく処理速度の向上においても、物理的
コンパクト化は、高度な演算、データ処理及び通信交換
システムなどの設計において重要な要素となる。このコ
ンパクト化は、チップをどの、　ように相互接続し組み
合わせて半組立品及び組立品を構成するかに依存するだ
けでなく、例えば回路の小型化とか集積回路チップ上の
集積部品の小型化のような設計の種類にも依存する。
初期においては、捨金されてより大きな組立品になるフ
レームにチップをマウントすることが一般的に行われて
いたが、以下に示すような他の設計方法が考えられてい
る。
Ｐ、Ｋｒａｙｎａｋ　ら著、　“Ｗａｆ’ｅｒ−Ｃｈｉ
ｐ　Ａｓｓｅｍｂｌｙ　ｆ’ｏｒＬａｒｇｅ−８ｃａｌ
ｅ　Ｉｎｔｅｇｒａｔｌｏｎ”、ＩＥＥＥ　Ｔｒａｎｓ
ａｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ
、　ＶＯＬ、ＥＤ−１５（１９６８）、Ｉ）Ｉ）、６６
０〜８８３では、シリコンチップがシリコン基板に接続
されている。
Ｌ、Ｐ、Ｍｉｌｌｅｒ著、“Ｃｏｎｔｒｏｌｌｅｄ　Ｃ
ｏ１１ａｐｓｅ　ＲｅｆｌｏｗＣｈｉｐ　Ｊｏｉｎｉｎ
ｇ　”　、ＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ’　Ｒｅ５ｅ
ａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ、ＶＯＬ、
１３（１９８９）、ｐｐ、２３９〜２５０では、シリコ
ンチップがセラミック基板すなわち“モジュール”に取
り付けられている。
ｊ？、Ｆ、Ｂｏｎｎｅｒら著、　“Ａｄｖａｎｃｅｄ　
Ｐｒ１ｎｔｅｄ−ｃｉｒｃｕｉｔＢｏａｒｄ　Ｄｅｓｉ
ｇｎ　ｆｏｒ　Ｈｌｇｈ−ｐｅｒｆｏｒｍａｎｃｅ　Ｃ
ｏｍｐｕｔｅｒＡｐｐｌｆｃａｔｆｏｎｓ”　、ＩＢＭ
　Ｊｏｕｒｎａｌ　ｏｆ’　Ｒｅ５ｅａｒｃｈ　ａｎｄ
　Ｄｅｖｅｌｏｐｍｅｎｔ　、　ＶＯＬ、２Ｂ　（１９
８２）　、ｐｐ、２９７〜ｇｏ５では、回路ボードが多
数の基板モジュールの挿入に適したものとして開示され
ている。
Ｃ，Ｗ、Ｈｏら著、”Ｔｈｅ　Ｔｈ１ｎ−ｆ’ｌ１ｍ　
Ｍｏｄｕｌｅ　ａｓ　ａ　ＩＩＩｇｈ−ｐｅｒｆ’ｏｒ
ｍａｎｃｅ　Ｓｅａ＋１ｃｏｎｄｕｃｔｏｒ　Ｐａｃｋ
ａｇｅ　、ＩＢＭ　Ｊ。
ｕｒｎａｌ　ｏｆ’　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅ
ｖｅ１ｏｐｇ＋ｅｎｔ、ＶＯＬ、２Ｂ（１９８２）、ｐ
ｐ、２８６〜２９８に、集積減結合コンデンサ（Ｉｎｔ
ｅｇｒａｔｅｄ　ｄｅｃｏｕｐｌｉｎｇ　ｃａｐａｃｉ
ｔｏｒ）を用いてセラミック基板上の電力供給安定化を
図ったものが開示されている。
米国特許４，６７０，７７０号“Ｉｎｔｅｇｒａｔｅｄ
　Ｃ１ｒｃｕｉｔ　Ｃｈｉｐ−ａｎｄ−８ｕｂｓｔｒａ
ｔｅｄ　Ａｓｓｅｍｂｌｙ”１９８７年６月　２日発行
、発明者に、Ｌ、Ｔａｌには、異方性エツチングされた
表面部材により基板上にチップを並べやすくすることに
加えて、特に、有効な集積減結合コンデンサ配置を含む
単結晶基板上の単結晶チップの組立品が開示されている
。
以下、主に、基板上のチップの組立品、例えば、シリコ
ンウェハ上のシリコンチップの組立品などに注目し、特
に有効な配置構成に注目する。
（発明の概要） 集積回路チップは基板上に配置され、さらにこのチップ
は基板表面から所望の距離だけ離されている。この距離
の正確なコントロールは、対向する基板またはチップの
表面と物理的に接触するチップ表面または基板表面に特
徴的な手段を設けることにより行なわれる。適切な表面
手段として、基板またはチップ上の小さなビラミツＰ状
部材があり、このピラミッド部材は、チップ配置のため
に、各々相対向するチップまたは基板表面上に設けられ
た対応する表面部材と組合わされる。
本発明により距離をコントロールすることにより、いわ
ゆるリフローはんだ付けによるチップ及び基板上の回路
のはんだによる相互連結が容易となる。すなわち、加熱
して“はんだバンブが最適な断面を有するはんだブリッ
ジに融合する。また、受動型の微少光学素子だけでなく
、放射線検出器、レーザ、変調器などの光学的感受性又
は励起性をもつ手段を有するチップも考えられている。
本発明は、たとえば、異方性化学エツチングにより好ま
しい表面手段を都合よく形成できるｍ−Ｖ族材料システ
ムのような、シリコン−オン−シリコン技術に対しても
適用されうる。また基板とチップの材料が単結晶であっ
てもなくても適用できる他の製造゛方法として、例えば
、反応性イオンエツチング、イオンミリング、光化学的
エツチングなどによる選択的除去法を含むものでも良い
。
（実施例の説−明） 以下本発明の実施例について第１図ないし第５図を参照
して説明する。なお実施例の説明においては、以下の用
語は、主として定義された意味において用いられる。
゛基板°とは、支持がなければ十分固定できない、即ち
その立体的配置が支持材の存在に依存する材料対象物の
ための支持手段となり得る表面を有する材料物体をいう
。この基板は、シリコンなどの単一材料でも良いし、５
ｏｌ（シリコン−オン−インシュレータ）技術などにお
いて用いられる他の材料でも良い。また、基板材料は単
結晶、多結晶、ガラス状あるいはアモルファス等の構造
を有するものである。
“キャリア基板”及び“チップ”は各々より大きな基板
がキャリア基板でより小さな基板がチップであると定義
され、その結果多くのチップがキャリア基板上に取り付
けられる。チップとの関係で表現を簡単にするため、キ
ャリア基板を単に基板と呼ぶことがある。
“集積回路０とは、基板により支持された縮小電気回路
をいう。
図面中では、明確化のため、チップ及び基板は、実際の
ものと比較して拡大して示されており、さらに図面中の
寸法比は実際のものとは異なっている。以下に特定しな
い限り、寸法と寸法比の選択は、当然に当業者の実務に
より決定される。
第１図及び第２図において、１１は集積回路チップであ
り、このチップ１１の使用される側にははんだバッド１
２が設けられ、さらにこのチップ１１の表面には逆ピラ
ミッド形のくぼみ１３がエツチング形成されている。
第３図及び第４図においては、３１はキャリア基板であ
り、このキャリア基板３１上にははんだバッド３２が設
けられ、さらに３３はピラミッド形部材（以下、ピラミ
ッドという。）であり、適切なマスクを用いてキャリア
基板３１の表面をエツチングすることにより得られる。
第５図に、第１図ないし第４図において詳細に述べられ
た基板３１及び集積回路チップ１１が示され、さらに加
熱によりはんだバッド１２及び１３が合体したはんだ接
続部５２が示されている。
ピラミッド３３及びそのピラミッド３３に突き合わせら
れる逆ピラミッド１３などの表面手段は、異方性化学エ
ツチングにより形成される。例えば、２０％水酸化カリ
ウム水溶液を用い、選択的に設けられた酸化物、窒化物
または金属材料を表面マスクとして（１００）シリコン
表面をエツチングする。
（この例は、シリコン集積回路デバイス（金属酸化物半
導体（ＭＯＳ　）はもとより、バイポーラも）が通常（
１００）シリコン上に形成されるため相当重要である。
この場合、水酸化カリウムエツチング液は、（１１１）
軸にそって最もゆっくりシリコンを溶かし、そうするこ
とにより、例えば、（１００）ウェハ上の酸化物マスク
のエツジの＜１１０＞方向にそって（ｌｉｔ）表面を有
するピラミッドの形成を可能とする。第１図及び第２図
に示されるように、寸法Ｃとｄ及びピラミッドの位置は
、リソグラフィの精密さで決定される。第２図中の交差
する（１１１）面により示されているように、表面のく
ぼみのエツチングは、マスク寸法及び（１１１）面と（
１００）面との角度５４．７４　”の関数として自動的
に終了する。
第３図には、シリコン（１００）ウェハ上に突き合わせ
る相手方が示されている。上述したように、突き合わせ
るピラミッドは、そのピラミッドの（平坦な）頂部をカ
バーするマスクを用いて異方性エツチングを行うことに
より得られる。末端部のエツチングにより、ピラミッド
の傾斜エツジは丸くなり、エツチングされたくぼみ１３
の損傷を防止できる。ピラミッドの寸法は、第３図及び
第４図に示されるように、ｃ′＜ｃ及びｄ’＜ｄとな゛
るように選定されたマスクの寸法により決定される。ま
た上述したように、ピラミッドの位置と寸法は、リソグ
ラフィの精密さで決定され、さらに第４図に示されるよ
うにそれらの高さｈはエツチングの速度及び時間により
決定される。例えば、９０℃の２０％の水酸化カリウム
の水溶液は、（１００）シリコンを約２マイクロメータ
／分の速度でエツチングを行う。高さｈの調整は、±１
マイクロメータ以下で容易に達成でき、この許容差は、
約２０マイクロメータ以上の全はんだの典型的なスタン
ド−オフと比較すれば小さなものである。第５図に示さ
れているように、ギャップｈ′はピラミッドの高さｈよ
り小さく、さらに同様の精密さでデバイスのチップが基
板に突き合わされ、その結果、はんだの流出や付随する
デバイスの損傷を防止することができるようにはんだの
崩壊を細かく調整できる。
集積回路チップから放出されるエネルギーは、チップの
裏面側から取り去ることができるし、或いははんだの連
結部を介してチップの使用面から冷却された基板へ取り
去ることができる。後者の場合、ピラミッドにより決め
られるギャップｈ′を正確に調整することにより、信頼
性のあるヒートパスとなりえる。
チップの逆ピラミッドをマスクを用いてエツチングする
ことにより、デバイス形成に使用されるチップ表面はタ
ッチされることがない。基板の対応する表面がエツチン
グされても、その表面は、滑らかで欠陥がなく、約２０
０ナノメータ以下の粗さであることがわかった。異方性
化学エツチングが単結晶シリコンまたは■−ｖ族化合物
半導体に適用することが特に好ましいと考えられるが、
これらの又は代わりの基板及びチップ材料に他の製造技
術を適用することもできる。これらの技術は、研磨やエ
ツチングなどの除去方法のみでなく、プレス、押し型、
鋳造及びその他適用できる表面の変形方法を含む。さら
に調整手段の形は、ピラミッドの形に限定されず、まっ
すぐな壁を持った角柱や丸みを持ったものも良い。角柱
は、例えば、イオン研磨等により形成され、凹凸の半球
状手段は例えば光化学エツチングにより形成される。
上述したように、相対応する表面手段は、基本的にピラ
ミッド形と一致または合致するが、このような一致は本
質的ではない。例えば、一方の面上の角柱を他方の面上
のピラミッド形部材と容易に突き合わすこともできるし
、同様に他の形状の組合わせも適用できる。
（発明の効果） 以上説明したように本発明によれば、以下の効果を生じ
させることができる。
（１）はんだ連結部の大きさ及び密度に関係なく、有効
なチップ−ウェハの空間を実現できる。
（２）はんだパッドによる電気的接触のため、チップ表
面の希望する点に直接アクセスすることが可能であり、
導体をチップ周辺にそって設けられたはんだパッドで終
端させることは不要となった。　　　　−（３）チップ
と基板上のメタライゼイションは、表面レベルに依然制
限されるが、ステップ、ギャップ若しくはスロープを考
慮する必要がない。
（４）チップと基板の各々の表面をマツチングさせる手
段を用いるため、チップ−ウェハ間の空間形成（ｓｐａ
ｅｉ、ｎｇ）に加え、他の基準（屈曲状や直線状）によ
りチップと基板間の有効な配置が可能となる。
【図面の簡単な説明】
第１図は、本発明の一実施例によるエツチングされた表
面部材を有する集積回路チップの平面図；−第２図は、
第１図に示されたチップの断面図；第３図は、本発明の
一実施例による表面部材を有するキャリア基板の平面図
； 第４図は、第３図に示され、たキャリア基板の断面図； 第５図は、第１図及び第２図に示されたチップと第３図
及び第４図に示された基板に突き合わせせて得られた基
板とチップの組立品を示す断面図である。 １１・・・集積回路チップ　　１２・・・はんだパッド
１３・・・くぼみ　　　　　　３■・・・基板３２・・
・はんだパッド　　　　３３・・・ピラミッド５２・・
・はんだ接触部 出　願　人：アメリカン　テレフォン　アンドｖｘａ：
　　Ｉ ＦＴＧ、　２ ＦＩＧ、　３ ＦＩＧ、　　４

Claims (7)

    【特許請求の範囲】
  1. （１）基板と集積回路チップとを有する集積回路チップ
    の組立品において、第１の面である上記チップの面が第
    ２の面である上記基板の面の対応する部分に対向すると
    共に、上記第１の面は第１の接触部、上記第２の面は第
    ２の接触部を各々有し、上記第１の接触部と第２の接触
    部との間を所望の距離を介して電気的に相互接続する手
    段を設け、さらに上記の所望の距離を実現するために、
    少なくとも上記第１の面または第２の面に対向面と物理
    的に接触する表面手段を設けたことを特徴とする集積回
    路チップの組立品。
  2. （２）上記電気的に相互接続する手段は、はんだを有す
    ることを特徴とする請求項１に記載の集積回路チップの
    組立品。
  3. （３）上記表面手段が対向面上の対応する表面手段に接
    触することを特徴とする請求項１に記載の集積回路チッ
    プの組立品。
  4. （４）上記表面手段は、基本的にかみ合う表面手段であ
    ることを特徴とする請求項３に記載の集積回路チップの
    組立品。
  5. （５）上記基板とチップは主に単結晶シリコンよりなる
    ことを特徴とする請求項１に記載の集積回路チップの組
    立品。
  6. （６）上記第１の面と第２の面は基本的に（１００）表
    面であることを特徴とする請求項５に記載の集積回路チ
    ップの組立品。
  7. （７）上記表面手段は基本的にピラミッド形状であるこ
    とを特徴とする請求項６に記載の集積回路チップの組立
    品。
JP63244674A 1987-09-30 1988-09-30 集積回路チップの組立品 Granted JPH01109757A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10297787A 1987-09-30 1987-09-30
US102977 1987-09-30

Publications (2)

Publication Number Publication Date
JPH01109757A true JPH01109757A (ja) 1989-04-26
JPH0519307B2 JPH0519307B2 (ja) 1993-03-16

Family

ID=22292708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63244674A Granted JPH01109757A (ja) 1987-09-30 1988-09-30 集積回路チップの組立品

Country Status (3)

Country Link
EP (1) EP0312217A1 (ja)
JP (1) JPH01109757A (ja)
KR (1) KR920003437B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4020048A1 (de) * 1990-06-23 1992-01-02 Ant Nachrichtentech Anordnung aus substrat und bauelement und verfahren zur herstellung
JPH0770806B2 (ja) * 1990-08-22 1995-07-31 株式会社エーユーイー研究所 超音波溶着による電子回路およびその製造方法
DE4242565C1 (de) * 1992-12-16 1994-03-17 Deutsche Aerospace Verfahren zur Justage von Halbleiterscheiben zueinander
EP0637070B1 (en) * 1993-07-28 1997-09-24 The Whitaker Corporation Perimeter independent precision locating member for a semiconductor chip and method of making said member
US5657207A (en) * 1995-03-24 1997-08-12 Packard Hughes Interconnect Company Alignment means for integrated circuit chips
DE19750073A1 (de) * 1997-11-12 1999-05-20 Bosch Gmbh Robert Schaltungsträgerplatte
EP1122567A1 (en) * 2000-02-02 2001-08-08 Corning Incorporated Passive alignement using slanted wall pedestal
JP4407785B2 (ja) * 2000-10-24 2010-02-03 ソニー株式会社 半導体装置及びその検査方法
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7701045B2 (en) 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US9899312B2 (en) 2006-04-13 2018-02-20 Rambus Inc. Isolating electric paths in semiconductor device packages
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
US9153508B2 (en) 2011-08-17 2015-10-06 Rambus Inc. Multi-chip package and interposer with signal line compression
US9570196B2 (en) 2011-09-01 2017-02-14 Rambus Inc. Testing through-silicon-vias

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633U (ja) * 1982-07-30 1984-02-08 富士通株式会社 バンプ接合型半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633B2 (ja) * 1980-05-20 1984-05-14 新日本製鐵株式会社 鋳造用ノズル

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920633U (ja) * 1982-07-30 1984-02-08 富士通株式会社 バンプ接合型半導体装置

Also Published As

Publication number Publication date
KR890005859A (ko) 1989-05-17
KR920003437B1 (ko) 1992-05-01
JPH0519307B2 (ja) 1993-03-16
EP0312217A1 (en) 1989-04-19

Similar Documents

Publication Publication Date Title
US4670770A (en) Integrated circuit chip-and-substrate assembly
JPH01109757A (ja) 集積回路チップの組立品
USRE35119E (en) Textured metallic compression bonding
US5259054A (en) Self-aligned optical subassembly
KR100403064B1 (ko) 3차원 집적 회로 어셈블리 및 이의 제조 방법
US5087585A (en) Method of stacking semiconductor substrates for fabrication of three-dimensional integrated circuit
US5205032A (en) Electronic parts mounting apparatus
US5818107A (en) Chip stacking by edge metallization
US5883996A (en) Electronic component for aligning a light transmitting structure
JP5882326B2 (ja) 傾斜スタックチップパッケージにおける光通信
US5435734A (en) Direct integrated circuit interconnector system
JP4444681B2 (ja) 半導体ダイ間の容量性通信をサポートする集積回路アセンブリモジュール
US9281268B2 (en) Method for fabricating multi-chip module with multi-level interposer
US7888175B2 (en) Method and apparatus for facilitating proximity communication and power delivery
KR19980079716A (ko) 고밀도 접적 회로 패키지
US8531042B2 (en) Technique for fabricating microsprings on non-planar surfaces
JPH07503328A (ja) 集積された光学部品の整列
JPH0567770A (ja) 光電子集積回路装置
JP3954111B2 (ja) 高密度電気コネクタ
EP0154431A1 (en) Integrated circuit chip assembly
US6139972A (en) Solder paste containment device
US6333553B1 (en) Wafer thickness compensation for interchip planarity
JPH07183455A (ja) 半導体装置とその製造方法
KR900007603B1 (ko) 집적회로 칩 어셈블리
KR0138843B1 (ko) 전극이 양면에 형성된 광소자의 전극연결방법