JPH05191028A - 半導体モジュール - Google Patents

半導体モジュール

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JPH05191028A
JPH05191028A JP4051482A JP5148292A JPH05191028A JP H05191028 A JPH05191028 A JP H05191028A JP 4051482 A JP4051482 A JP 4051482A JP 5148292 A JP5148292 A JP 5148292A JP H05191028 A JPH05191028 A JP H05191028A
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Abstract

(57)【要約】 【目的】実装される半導体デバイスのチップの発熱量が
増加した場合でも、放熱を効率良く十分に行なうことが
できる半導体モジュールを提供する。 【構成】多層配線基板１１と、この多層配線基板のデバ
イス取付け面における特定用途部分以外のほぼ全面に形
成された金属層１４と、一部が突起したモールド樹脂パ
ッケージ１７を有し、樹脂パッケージの突起部１７´が
前記金属層に接触する状態で前記デバイス取付け面に実
装される半導体デバイス１５とを具備することを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ集積回路等の半
導体素子を多層配線基板に実装してなる半導体モジュー
ルに係り、特に高い放熱性を有するように工夫された半
導体モジュールに関する。
【０００２】
【従来の技術】半導体モジュールの一例として、複数個
のメモリＩＣを同じ多層配線基板に実装してなるメモリ
モジュールがある。
【０００３】図８は、従来のメモリモジュールのメモリ
ＩＣ実装部分を概略的に示す断面図である。ここで、８
１は多層配線基板、８２は多層配線基板の絶縁層、８３
は多層配線基板の内層配線、８４は多層配線基板の外層
表面の金属配線（通常、銅箔）である。通常、基板配線
の設計のし易さ考慮し、基板外層表面に信号伝送用の金
属配線８４を形成し、基板内層にＶcc電源電位または接
地電位Ｖss供給用の配線８３を形成している。また、基
板外層表面の金属配線８４と内層配線８３とは同じ厚さ
（例えば４０μｍ程度）で形成されている。８５は多層
配線基板のデバイス取付け面（例えば、表面および裏
面）に実装されたメモリＩＣ、８６はメモリＩＣのチッ
プ、８７はメモリＩＣのモールド樹脂パッケージ、８８
…はメモリＩＣの外部リードであり、前記デバイス取付
け面に形成されたメモリＩＣ用のフット配線部に半田付
けされている。８９は多層配線基板のデバイス取付け面
に実装されたメモリＩＣ以外の電子部品（例えばチップ
コンデンサ）であり、そのリードはデバイス取付け面に
形成されたチップコンデンサ用のフット配線部に半田付
けされている。
【０００４】上記メモリモジュールにおいて、メモリＩ
Ｃ８５は、外部リード８８が外層表面の金属配線８４に
接触しているが、そのパッケージ８７は外層表面の金属
配線８４に接触していない。従って、メモリＩＣ８５の
チップ８６からの放熱経路は、理論的には、モールド樹
脂パッケージ８７を伝達して空気中に放熱する第１の放
熱経路と、外部リード８８および基板外層表面の金属配
線８４を伝達して空気中に放熱する第２の放熱経路とが
存在する。実際には、前記基板外層表面の金属配線８４
が４０μｍ程度の厚さの銅箔であって、通常、その表面
にはレジスト（図示せず）が付着していることから、上
記第２の放熱経路は殆んど無効である。
【０００５】換言すれば、従来例のメモリモジュールに
おいては、メモリＩＣ８５のチップ８６からの放熱経路
は、モールド樹脂パッケージ８７を伝達して空気中に放
熱する経路に殆んど依存している。
【０００６】しかし、今後のメモリＩＣ８５の動作の高
速化に伴い、そのチップ８６の発熱量はますます増加す
る傾向にあり、モールド樹脂パッケージ８７を伝達して
空気中に放熱する経路だけでは放熱が十分に行われなく
なるおそれがある。
【０００７】
【発明が解決しようとする課題】上記したように従来の
半導体モジュールは、実装される半導体デバイスのチッ
プの発熱量が増加した場合に、モールド樹脂パッケージ
を伝達して空気中に放熱する経路だけでは十分な放熱が
行われなくなるおそれがあるという問題があった。 本
発明は上記の問題点を解決すべくなされたもので、実装
される半導体デバイスのチップの発熱量が増加した場合
でも、放熱を効率良く十分に行なうことが可能になる半
導体モジュールを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体モジュー
ルは、多層配線基板と、この多層配線基板のデバイス取
付け面における特定用途部分以外のほぼ全面に形成され
た金属層と、一部が突起したモールド樹脂パッケージを
有し、上記突起部が前記金属層に接触する状態で前記デ
バイス取付け面に実装される半導体デバイスとを具備す
ることを特徴とする。
【０００９】
【作用】半導体デバイスの外部リードが、多層配線基板
のデバイス取付け面（基板外層表面）の金属層に接触す
ると共にそのパッケージも突起部を介して基板外層表面
の金属層に直接に接触しているので、半導体デバイスの
チップからの放熱経路は３通り存在する。
【００１０】即ち、第１の放熱経路は、チップからモー
ルド樹脂パッケージを伝達して空気中に放熱する経路で
あり、第２の放熱経路は、チップから外部リードおよび
基板外層表面の金属層を伝達して空気中に放熱する経路
であり、第３の放熱経路は、チップからモールド樹脂パ
ッケージの突起部および基板外層表面の金属層を伝達し
て空気中に放熱する経路である。
【００１１】従って、半導体デバイスの動作の高速化に
伴い、そのチップの発熱量がますます増加した場合で
も、３通りの放熱経路により放熱を効率良く十分に行な
うことが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明を実施例により
説明する。
【００１３】図１は本発明の半導体モジュールの第１の
実施例に係るメモリモジュールのメモリＩＣ実装部分を
概略的に示す断面図であり、図２は図１中の多層配線基
板の一部を示す平面図である。
【００１４】図１および図２において、１１は多層配線
基板、１２は多層配線基板の絶縁層（例えばエポキシ樹
脂系のプリプレグ）、１３は多層配線基板の内層配線、
１４は多層配線基板の外層表面に形成された金属配線で
ある。この場合、基板外層表面にはＶcc電位の電源供給
用金属配線またはＶss電位（接地電位）の電源供給用金
属配線１４´が形成され、基板内層１３には信号伝送用
の配線が形成されている。そして、上記電源供給用の金
属配線１４は、基板外層表面のデバイス取付け面におけ
るチップコンデンサなどの実装領域とか、電源供給以外
の特定の用途を有する配線領域を除く電源供給用配線形
成可能領域のほぼ全面に形成されている。１５は多層配
線基板のデバイス取付け面（例えば、表面および裏面）
に実装されたＳＯＪ（Small Outline J-lead）型パッケ
ージを有するメモリＩＣ、１６はメモリＩＣのチップ、
１７はメモリＩＣのモールド樹脂パッケージ、１８…は
メモリＩＣの外部リードである。１９は多層配線基板の
デバイス取付け面に実装されたメモリＩＣ以外の電子部
品（例えばチップコンデンサ）である。２０…は基板外
層表面に形成されたメモリＩＣ用のフット配線部であ
り、前記外部リード１８…が半田付けされている。２１
および２２は基板外層表面に形成されたチップコンデン
サ用のＶcc電位側のフット配線部およびＶss電位側のフ
ット配線部であり、前記チップコンデンサ１９のリード
が半田付けされている。
【００１５】また、上記メモリＩＣ用のフット配線部２
０…、チップコンデンサ用のフット配線部２１および２
２には、それぞれ部品実装時の半田ブリッジを防止する
ためにレジストが塗布されており、レジスト塗布領域を
２４で示している。
【００１６】前記電源供給用の金属配線１４は、例えば
銅箔からなり、基板内層配線１３よりも厚く形成されて
おり、エッチング性を考慮すると例えば７０μｍ〜２１
０μｍの範囲が妥当と考えられるが、高放熱性が得られ
るならばその値は特に限定されない。また、上記金属配
線１４の表面は、金属の腐食防止および高放熱性の確保
を図るために防錆コート２５が施されている。
【００１７】また、上記モールド樹脂パッケージ１７
は、裏面側の一部（例えば２カ所）が例えば円柱状に突
起しており、この突起部１７´が基板外層表面の金属配
線１４に接触する状態で前記多層配線基板のデバイス取
付け面に実装されており、この接触部を１７”で示して
いる。
【００１８】図３は、図１のメモリモジュールの回路接
続の一例を示すブロック図である。ここで、メモリモＩ
Ｃ１５…として、それぞれ４ビット入／出力（Ｉ／Ｏ）
タイプのＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）Ｍ0 〜Ｍ19が用いられている。ＣはＶcc電源配線
とＶss電源配線との間に接続されたデカップリング用の
コンデンサである。上記ＤＲＡＭ（Ｍ0 〜Ｍ19）は、Ｖ
cc電源、Ｖss電源が共通に与えられ、アドレス信号Ａ0
〜Ａ9 、ライトイネーブル信号／Ｗ、アウトプットイネ
ーブル信号／ＯＥが共通に入力する。ＤＲＡＭ（Ｍ0 〜
Ｍ9 ）は第１のローアドレスストローブ信号／ＲＡＳ1
、第１のカラムドレスストローブ信号／ＣＡＳ1 が入
力し、ＤＲＡＭ（Ｍ10〜Ｍ19）は第２のローアドレスス
トローブ信号／ＲＡＳ2 、第２のカラムドレスストロー
ブ信号／ＣＡＳ2 が入力する。そして、ＤＲＡＭ（Ｍ0
〜Ｍ19）は、全体として、２ＲＡＳ入力、２ＣＡＳ入
力、４０ビット入／出力タイプのメモリモシステムを構
成するように接続されている。図４は、図１中のメモリ
ＩＣ１５の１か所の実装部分を取り出してチップからの
放熱経路を模式的に示す図である。ここでは、図１中と
同一部分に同一符号を付しており、メモリＩＣにおける
ベッド部４１、内部リード部４２、ボンディング配線４
３も示している。
【００１９】上記実施例のメモリモジュールにおいて
は、メモリＩＣ１５の外部リード１８…が基板外層表面
のフット配線部２０…に接触すると共にそのパッケージ
１７も突起部１７´を介して基板外層表面の金属配線１
４に直接に接触しているので、チップ１６からの放熱経
路は図４中に点線で示すように３通り存在する。
【００２０】第１の放熱経路は、チップ１６からモール
ド樹脂パッケージ１７を伝達して空気中に放熱する経路
であり、第２の放熱経路は、チップ１６から内部リード
部４２、外部リード１８…および基板外層表面の金属配
線１４を伝達して空気中に放熱する経路であり、第３の
放熱経路は、チップ１６からモールド樹脂パッケージ１
７の突起部１７´および基板外層表面の金属配線１４を
伝達して空気中に放熱する経路である。この場合、基板
外層表面の金属配線１４は内層配線１３よりも厚く形成
されており、その熱伝導性がよい。
【００２１】従って、メモリＩＣ１５…の動作の高速化
に伴い、そのチップ１６の発熱量がますます増加した場
合でも、３通りの放熱経路により放熱を効率良く十分に
行なう（従来例のほぼ３倍）ことが可能になる。なお、
上記第１の実施例においては、以下に述べるような種々
の変形実施が可能である。例えば、基板外層表面に信号
伝送用の金属配線を形成し、基板内層に電源供給用の配
線を形成してもよい。
【００２２】また、基板外層表面のデバイス取付け面に
おいて、金属配線１４に限らず、基板外層表面のデバイ
ス取付け面における特定用途部分以外のほぼ全面に金属
層を形成し、これにモールド樹脂パッケージ１７の突起
部１７´を接触させて放熱を行うようにすればよい。
【００２３】図５（ａ）は、基板外層表面のデバイス取
付け面の全面にベタ状の金属層５１を形成し、基板内層
にＶcc電源電位または接地電位Ｖss供給用の配線５２を
形成した場合の一例を示す断面図である。なお、図中１
２は基板絶縁層である。
【００２４】図５（ｂ）は、基板外層表面のデバイス取
付け面における特定用途部分以外のほぼ全面にベタ状の
金属層５１を形成し、基板内層にＶcc電源電位または接
地電位Ｖss供給用の配線５２を形成した場合の一例を示
す断面図である。なお、図中１２は基板絶縁層である。
【００２５】また、基板外層表面の金属層５１（または
金属配線）は、銅箔のみに限らず、例えば図６（ａ）に
示すように、銅箔６１上にアルミニウム箔６２などの他
の金属箔を重ねるように組み合わせてもよく、あるい
は、図６（ｂ）に示すように、アルミニウム箔６２など
の他の金属箔上に銅箔６１を重ねるように組み合わせて
もよい。この場合、上下二層の金属箔６１、６２間に絶
縁層（図示せず）を介在させてもよい。また、基板外層
表面の金属層５１（または金属配線）は、基板外層表面
の両面に限らず、片面側だけに形成してもよい。また、
多層配線基板の絶縁層１２は、エポキシ樹脂系のプリプ
レグに限らず、ガラス−エポキシ含侵材やポリイミド系
の絶縁材料を用いてもよい。また、モールド樹脂パッケ
ージ１７の突起部１７´は、基板外層表面の金属層に接
触し得る限り、その形状、個数を任意に選択してもよ
い。
【００２６】また、半導体デバイスのパッケージは、Ｓ
ＯＪ型に限らず、ＰＬＣＣ（Plastic Leaded Chip Carr
ier ）型またはＳＯＰ（Small Outline Package ）型ま
たはＴＳＯＰ（Thin Small Outline Package）型または
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型など
でもよい。
【００２７】図７は本発明の第２の実施例に係る半導体
モジュールの断面図である。これはメモリモジュールに
この発明を実施した場合であり、放熱性に加えて実装密
度を高くしたものである。
【００２８】図において、７１は４層の多層配線基板で
あり、７２と７３は多層配線基板の絶縁層、７４は多層
配線基板の内層配線、７５は多層配線基板の外層表面に
形成された外層金属配線である。そして、上記内層配線
７４と絶縁層７３および外層配線７５は絶縁層７２の両
面に形成されている。ただし、絶縁層７３と金属配線７
５は半導体チップの搭載領域には形成されていない。上
記内層配線７４はＶｃｃ電源電位および接地電位Ｖss供
給用とし、上記外層配線７５は信号伝送用として配線さ
れている。７６はメモリ集積回路が形成されている半導
体チップであり、共に図示していない半導体チップ上に
形成されている電極と内層配線７４上に形成されている
接続パッドとがバンプ７７により電気的に接続されてい
る。この接続の具体的方法は、バンプ７７をＡｕまたは
Ｐｂ／Ｓｎ半田により電極または接続パッド上のいずれ
かに形成し後、接続パッド上に半導体チップ７６の電極
形成面を圧着させながらリフローすることにより行う。
７８はモールド樹脂であり、上記外層配線７５が形成さ
れている絶縁層７３および半導体チップ７６の全面を封
止している。
【００２９】上記第２の実施例の半導体モジュールにお
ける半導体チップが発生する熱の放熱は次に説明するよ
うにして行われ、その放熱経路は２通り存在する。第１
の放熱経路は半導体チップ７６からモールド樹脂７８を
伝達して空気中に放熱する経路であり、第２の放熱経路
はチップ７６からバンプ７７、内層配線７４、絶縁層７
３、および樹脂７８を伝達して空気中に放熱する経路で
ある。第１の放熱経路となるモールド樹脂７８は熱抵抗
が大きいために半導体チップ７６から離れたところへ熱
を伝達すること無く、主にチップ７６近傍の空気中に熱
を放熱する。これに対して、第２の放熱経路ではバンプ
７７と内層配線７４は熱抵抗が小さいため、半導体チッ
プ７６から離れたところまで熱を伝達する。このため、
半導体チップ７６が発生する熱は内層配線７４によりチ
ップ７６から離れたところの絶縁層７３およびモールド
樹脂７８に伝達され、樹脂７８の表面から空気中に放熱
される。したがって、第１と第２の放熱経路は相互に補
完しあい、またアウターリードのように放熱経路を狭め
る部分がないために効率的に放熱が行われる。
【００３０】ところで、メモリモジュールを使用するメ
モリカードは規格により外形寸法が決まっており、カー
ドの標準厚さは３．３ｍｍと薄いためにメモリ容量を大
きくすることが困難となっている。メモリカードの外装
板の厚さを考慮するとメモリカードに納めるメモリモジ
ュールの厚さは２．８ｍｍ以内に押える必要がある。従
来メモリカードに使用するメモリモジュールは前記図８
を使い説明したメモリモジュールにおいて、ＳＯＪパッ
ケージ８５よりも薄いＴＳＯＰパッケージのメモリＩＣ
を多層配線基板に両面実装したものを用いている。この
場合、メモリモジュールの総厚は厚さ０．４ｍｍの多層
配線基板を用いたとして、ＴＳＯＰパッケージのＩＣの
厚さが１．２ｍｍであることから、２．８ｍｍとなる。
したがって、多層配線基板の厚さを薄くしたとしてもメ
モリカードにはメモリモジュールを１枚しか入れること
ができない。また、メモリカードの大きさ制約からＴＳ
ＯＰパッケージは多層配線基板片面に対しての最大実装
個数が８個となることから、上記メモリモジュールには
１６個のＴＳＯＰパッケージが実装される。この結果、
上記メモリＩＣに納められている半導体チップが４Ｍビ
ットのＤＲＡＭであるとすると、メモリカードの容量は
８Ｍバイトとなる。
【００３１】これに対し、図７に示したメモリモジュー
ルにおいては、絶縁層７２の厚さは５０μｍであり、そ
の両面の内層配線７４は厚さは１８μｍである。また、
絶縁層７２の表裏面に形成されている内層配線７４それ
ぞれの表面からバンプ７７を介して半導体チップ７６の
上面までの高さが３００μｍ、チップ７６上面のモール
ド樹脂厚が１００μｍである。したがって、メモリモジ
ュールは総厚が８８６μｍとなり、１枚に対してＴＳＯ
Ｐパッケージのメモリモジュールと同一メモリ容量を持
たせた場合でも、メモリカードには３枚納めることがで
きる。半導体チップとしては６段がメモリカードに実装
されていることになる。この結果、半導体チップ７６が
従来と同様に４ＭビットのＤＲＡＭであるとすると、メ
モリカードの容量は２４Ｍバイトとなり、従来の８Ｍバ
イトの３倍とすることができる。
【００３２】なお、上記第２の実施例においては、多層
配線基板として４層のものを用いたが、６層以上の多層
配線基板を使用することも可能である。この場合も、中
心となる内層配線２層に接続パッドを設け、それぞれの
内層配線に半導体チップをバンプを使って接続し、多層
配線基板の表裏の全面をモールド樹脂により覆う。ま
た、内層配線を電源電位Ｖccおよび接地電位Ｖss供給用
として使用したが、内層配線を信号伝送用として配線し
ても同一の効果が得られる。
【００３３】
【発明の効果】上述したように本発明によれば、実装さ
れる半導体デバイスのチップの発熱量が増加した場合で
も、放熱を効率良く十分に行なうことが可能になる半導
体モジュールを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体モジュールの第１の実施例に係
るメモリモジュールの一部を概略的に示す断面図。
【図２】図１中の多層配線基板の一部を示す平面図。
【図３】図１のメモリモジュールの回路接続の一例を示
すブロック図。
【図４】図１中のメモリＩＣの実装部分の１か所を取り
出してチップからの放熱経路を模式的に示す図。
【図５】図１中の多層配線基板の変形例を示す断面図。
【図６】図１中の多層配線基板の外層表面の金属層の変
形例を示す断面図。
【図７】本発明の半導体モジュールの第２の実施例に係
るメモリモジュールの一部を概略的に示す断面図。
【図８】従来のメモリモジュールの一部を概略的に示す
断面図。
【符号の説明】
１１，７１…多層配線基板、１２，７２，７３…多層配
線基板の絶縁層、１３，５２，７４…多層配線基板の内
層配線、１４…多層配線基板の外層表面の金属配線、１
４´…Ｖss電位の電源供給用金属配線、１５…メモリＩ
Ｃ、１６…メモリＩＣのチップ、１７…メモリＩＣのモ
ールド樹脂パッケージ、１７´…突起部、１７”…接触
部、１８…メモリＩＣの外部リード、２０…メモリＩＣ
用のフット配線部、２５…防錆コート、４１…ベッド
部、４２…内部リード部、４３…ボンディング配線、５
１…金属層、６１…銅箔、６２…アルミニウム箔、Ｍ0
〜Ｍ19…ＤＲＡＭ、７５…多層配線基板の外層配線層、
７６…半導体チップ、７７…バンプ、７８…モールド樹
脂。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 多層配線基板と、 この多層配線基板のデバイス取付け面における特定用途
    部分以外のほぼ全面に形成された金属層と、 一部が突起したモールド樹脂パッケージを有し、上記突
    起部が前記金属層に接触する状態で前記デバイス取付け
    面に実装される半導体デバイスとを具備することを特徴
    とする半導体モジュール。
  2. 【請求項２】 請求項１記載の半導体モジュールにおい
    て、前記金属層は電源供給用または信号伝送用の金属配
    線であることを特徴とする半導体モジュール。
  3. 【請求項３】 請求項１または２記載の半導体モジュー
    ルにおいて、前記金属層は銅箔からなり、その表面は防
    錆コートが施されていることを特徴とする半導体モジュ
    ール。
  4. 【請求項４】 請求項２記載の半導体モジュールにおい
    て、前記金属配線は銅箔と他の金属箔とが重ね合わされ
    てなることを特徴とする半導体モジュール。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体モジュールにおいて、前記金属層は多層配線基板
    の内層の配線よりも厚く形成されていることを特徴とす
    る半導体モジュール。
  6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
    半導体モジュールにおいて、前記多層配線基板のデバイ
    ス取付け面は、多層配線基板の外層表面の両面であるこ
    とを特徴とする半導体モジュール。
  7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
    半導体モジュールにおいて、前記半導体デバイスのパッ
    ケージは、ＳＯＪ型またはＰＬＣＣまたはＳＯＰ型また
    はＴＳＯＰ型またはＱＦＰ型を有することを特徴とする
    半導体モジュール。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体モジュールにおいて、前記半導体デバイスはメモ
    リ集積回路であることを特徴とする半導体モジュール。
  9. 【請求項９】 電極が形成されている半導体チップと、 絶縁層の表面に形成されている内層配線と、 上記内層配線に設けられている接続パッドと、 上記電極と上記接続パッドを接続するバンプと、 上記半導体チップ搭載領域を除いた上記内層配線の上に
    絶縁層を介して形成されている外層配線と、 全面を覆う樹脂層とを具備することを特徴とする半導体
    モジュール。
  10. 【請求項１０】 請求項９記載の半導体モジュールにお
    いて、前記外層配線が絶縁層を介して複数層形成されて
    いることを特徴とする半導体モジュール。
  11. 【請求項１１】 請求項９記載の半導体モジュールにお
    いて、前記内層配線は電源供給用であることを特徴とす
    る半導体モジュール。
  12. 【請求項１２】 請求項９乃至１１のいずれか１項に記
    載の半導体モジュールにおいて、前記内層配線が前記絶
    縁層の両面にそれぞれ形成されていることを特徴とする
    半導体モジュール。
  13. 【請求項１３】 請求項９乃至１２のいずれか１項に記
    載の半導体モジュールにおいて、前記半導体チップはメ
    モリ集積回路であることを特徴とする半導体モジュー
    ル。
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