JPH05189301A - Ｄｒａｍ制御装置 - Google Patents
Ｄｒａｍ制御装置Info
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- JPH05189301A JPH05189301A JP4001271A JP127192A JPH05189301A JP H05189301 A JPH05189301 A JP H05189301A JP 4001271 A JP4001271 A JP 4001271A JP 127192 A JP127192 A JP 127192A JP H05189301 A JPH05189301 A JP H05189301A
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Abstract
(57)【要約】
【目的】本発明は、ＤＲＡＭを用いたシステムにおいて
所定時間間隔でページヒット率を測定し、その測定結果
に応じてページモードをダイナミックに切換える機能を
備えたＤＲＡＭ制御装置を提供することにある。 【構成】ＤＲＡＭコントローラ内にアクセス総回数カウ
ンタとページヒット回数カウンタ９を備える。ＣＰＵ５
がこれら２つのカウンタのカウント値を読みだしページ
ヒット率を算出する手段を備える。そしてＣＰＵがペー
ジヒット率の算出結果に応じてページモードを切換える
手段を備える。 【効果】本発明によりＤＲＡＭのページモードをより効
果的に動作させることができる。
所定時間間隔でページヒット率を測定し、その測定結果
に応じてページモードをダイナミックに切換える機能を
備えたＤＲＡＭ制御装置を提供することにある。 【構成】ＤＲＡＭコントローラ内にアクセス総回数カウ
ンタとページヒット回数カウンタ９を備える。ＣＰＵ５
がこれら２つのカウンタのカウント値を読みだしページ
ヒット率を算出する手段を備える。そしてＣＰＵがペー
ジヒット率の算出結果に応じてページモードを切換える
手段を備える。 【効果】本発明によりＤＲＡＭのページモードをより効
果的に動作させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ページモード機能付Ｄ
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）制御
装置に関する。
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）制御
装置に関する。
【０００２】
【従来の技術】近年パーソナルコンピュータなどの小型
情報処理機器の主記憶装置には価格および集積度などの
点からＤＲＡＭが広く用いられている。ところでＤＲＡ
Ｍのアクセス方式として、通常のデータアクセスすなわ
ちノーマルモード方式の他に、高速アクセス方式として
ページモード方式があることは知られている。以下それ
ぞれの方式を説明する。
情報処理機器の主記憶装置には価格および集積度などの
点からＤＲＡＭが広く用いられている。ところでＤＲＡ
Ｍのアクセス方式として、通常のデータアクセスすなわ
ちノーマルモード方式の他に、高速アクセス方式として
ページモード方式があることは知られている。以下それ
ぞれの方式を説明する。
【０００３】（１）ノーマルモード方式 ノーマルモード方式の動作タイミングを図３に示す。図
３において、まずロウアドレス制御信号ＲＡＳ＃５０の
立下がりＴ１でＤＲＡＭ４にロウアドレス３０１をとり
こみ、次にカラムアドレス制御信号ＣＡＳ＃５１の立下
がりＴ２でカラムアドレス３０２とりこむ。このように
とりこまれたロウアドレス３０１とカラムアドレス３０
２によりＤＲＡＭ４のメモリセルアレイ内の一つのメモ
リセルに接続され、ＤＲＡＭ素子によって定まる所定の
アクセス時間の後にデータの読みだしや書き込みを行う
ことができる。Ｔｎがノーマルモード方式動作時のメモ
リアクセスサイクル時間である。
３において、まずロウアドレス制御信号ＲＡＳ＃５０の
立下がりＴ１でＤＲＡＭ４にロウアドレス３０１をとり
こみ、次にカラムアドレス制御信号ＣＡＳ＃５１の立下
がりＴ２でカラムアドレス３０２とりこむ。このように
とりこまれたロウアドレス３０１とカラムアドレス３０
２によりＤＲＡＭ４のメモリセルアレイ内の一つのメモ
リセルに接続され、ＤＲＡＭ素子によって定まる所定の
アクセス時間の後にデータの読みだしや書き込みを行う
ことができる。Ｔｎがノーマルモード方式動作時のメモ
リアクセスサイクル時間である。
【０００４】（２）ページモード方式 次にページモード方式の動作タイミングを図４に示す。
ページモードでは連続するアクセスアドレスが同一ペー
ジ内すなわちロウアドレス３０１が同一の場合には、図
４においてロウアドレス制御信号ＲＡＳ＃５０の立下が
りＴ１で一度ロウアドレス３０１をとりこんだ後ロウア
ドレス制御信号ＲＡＳ５０＃を”Ｌ”レベルの状態に保
ちながらＴ２、Ｔ３、Ｔ４という具合にカラムアドレス
制御信号ＣＡＳ＃の立下がりでカラムアドレス３０２を
変更するだけでメモリセルの接続を行うことができる。
Ｔｐがページモードヒット時のメモリアクセスサイクル
時間である。ノーマルモード方式のデータアクセスに比
べページモード方式ではロウアドレスのとり込みを省略
できる分だけサイクル時間を短縮できるため、ノーマル
アクセス時のＴｎに比べページモード時のＴｐの方が短
かい。このアクセスを高速化できるページモード動作に
ついては、例えばＣＱ出版社発行の図書「基礎からのメ
モリ応用」（１９９０年６月８日発行）の３３頁に説明
されている。
ページモードでは連続するアクセスアドレスが同一ペー
ジ内すなわちロウアドレス３０１が同一の場合には、図
４においてロウアドレス制御信号ＲＡＳ＃５０の立下が
りＴ１で一度ロウアドレス３０１をとりこんだ後ロウア
ドレス制御信号ＲＡＳ５０＃を”Ｌ”レベルの状態に保
ちながらＴ２、Ｔ３、Ｔ４という具合にカラムアドレス
制御信号ＣＡＳ＃の立下がりでカラムアドレス３０２を
変更するだけでメモリセルの接続を行うことができる。
Ｔｐがページモードヒット時のメモリアクセスサイクル
時間である。ノーマルモード方式のデータアクセスに比
べページモード方式ではロウアドレスのとり込みを省略
できる分だけサイクル時間を短縮できるため、ノーマル
アクセス時のＴｎに比べページモード時のＴｐの方が短
かい。このアクセスを高速化できるページモード動作に
ついては、例えばＣＱ出版社発行の図書「基礎からのメ
モリ応用」（１９９０年６月８日発行）の３３頁に説明
されている。
【０００５】ところでページモード方式では同一ページ
内を連続してアクセスする場合にはよいが図５に示すよ
うにページモード方式でページミスヒットすなわちロウ
アドレス３０１が異なる場合には、一旦ロウアドレス制
御信号ＲＡＳ＃５０を”Ｈ”レベルに戻しプリチャージ
を行った後に再びロウアドレス制御信号ＲＡＳ＃５０
を”Ｌ”レベルにしてロウアドレスを新たに取り込んで
やる必要がある。このようにページヒット時にはノーマ
ルモード方式のデータアクセスにくらべてロウアドレス
制御信号ＲＡＳ５０のプリチャージに時間がかかるため
にメモリアクセスサイクル時間はノーマルモード方式よ
りも余分にかかる。このようにページミスヒット時にノ
ーマルモード方式よりも余分にかかるメモリアクセス時
間を、以下ページミスヒットのペナルティ時間Ｔｍとす
る。ゆえに実行するアプリケーションによってはページ
ミスヒットによるペナルティ時間Ｔｍの総和がページヒ
ットによるノーマルモード方式よりも短縮できる時間
（Ｔｎ−Ｔｐ）の総和を上回る場合はページモード方式
を用いた場合にはノーマルモード方式よりもメモリアク
セスに時間がかかることになり性能低下となる。例えば
アクセスタイム１２０ｎｓのＤＲＡＭを制御する場合は
一般的にノーマルモード方式でメモリアクセスサイクル
時間Ｔｎの設計値はデータ読出しサイクル、データ書き
込みサイクル共に２４０ｎｓ程度、ページモード方式で
のページヒット時のメモリアクセスサイクル時間Ｔｐの
設計値はデータ読出しサイクルで１８０ｎｓ程度、デー
タ書き込みサイクルで２１０ｎｓ程度である。一方ペー
ジモード方式でページミスヒット時のペナルティ時間Ｔ
ｍの設計値はデータ読出しサイクル、データ書き込みサ
イクル共に６０ｎｓ程度である。ゆえにページモードが
有効となるページヒット率の境界値はデータ読出しサイ
クルで５０％程度、データ書き込みサイクルで６６％程
度である。ところで通常のアプリケーション実行時のペ
ージヒット率は平均して６０％ぐらいであることが知ら
れている。
内を連続してアクセスする場合にはよいが図５に示すよ
うにページモード方式でページミスヒットすなわちロウ
アドレス３０１が異なる場合には、一旦ロウアドレス制
御信号ＲＡＳ＃５０を”Ｈ”レベルに戻しプリチャージ
を行った後に再びロウアドレス制御信号ＲＡＳ＃５０
を”Ｌ”レベルにしてロウアドレスを新たに取り込んで
やる必要がある。このようにページヒット時にはノーマ
ルモード方式のデータアクセスにくらべてロウアドレス
制御信号ＲＡＳ５０のプリチャージに時間がかかるため
にメモリアクセスサイクル時間はノーマルモード方式よ
りも余分にかかる。このようにページミスヒット時にノ
ーマルモード方式よりも余分にかかるメモリアクセス時
間を、以下ページミスヒットのペナルティ時間Ｔｍとす
る。ゆえに実行するアプリケーションによってはページ
ミスヒットによるペナルティ時間Ｔｍの総和がページヒ
ットによるノーマルモード方式よりも短縮できる時間
（Ｔｎ−Ｔｐ）の総和を上回る場合はページモード方式
を用いた場合にはノーマルモード方式よりもメモリアク
セスに時間がかかることになり性能低下となる。例えば
アクセスタイム１２０ｎｓのＤＲＡＭを制御する場合は
一般的にノーマルモード方式でメモリアクセスサイクル
時間Ｔｎの設計値はデータ読出しサイクル、データ書き
込みサイクル共に２４０ｎｓ程度、ページモード方式で
のページヒット時のメモリアクセスサイクル時間Ｔｐの
設計値はデータ読出しサイクルで１８０ｎｓ程度、デー
タ書き込みサイクルで２１０ｎｓ程度である。一方ペー
ジモード方式でページミスヒット時のペナルティ時間Ｔ
ｍの設計値はデータ読出しサイクル、データ書き込みサ
イクル共に６０ｎｓ程度である。ゆえにページモードが
有効となるページヒット率の境界値はデータ読出しサイ
クルで５０％程度、データ書き込みサイクルで６６％程
度である。ところで通常のアプリケーション実行時のペ
ージヒット率は平均して６０％ぐらいであることが知ら
れている。
【０００６】
【発明が解決しようとする課題】アプリケーションを実
行する場合に処理の内容によっては同一ページ内には収
まらないとびとびのアドレスデータのアクセスや命令の
実行などが多く生じる場合がありその際はページミスヒ
ットのペナルティ時間を増大させる要因となる。またペ
ージヒットする確率の高いアプリケーションではメモリ
アクセス時間を短縮し実行時間を短縮することができ
る。そこでアプリケーション実行中でもページヒット率
を常に観測し、ページモード方式がノーマルモード方式
より実行時間を短縮できる場合だけページモード方式で
動作するようにモードをダイナミックに切り換えれば常
にアプリケーションに応じて最適なＤＲＡＭ制御方式を
選択することができる。
行する場合に処理の内容によっては同一ページ内には収
まらないとびとびのアドレスデータのアクセスや命令の
実行などが多く生じる場合がありその際はページミスヒ
ットのペナルティ時間を増大させる要因となる。またペ
ージヒットする確率の高いアプリケーションではメモリ
アクセス時間を短縮し実行時間を短縮することができ
る。そこでアプリケーション実行中でもページヒット率
を常に観測し、ページモード方式がノーマルモード方式
より実行時間を短縮できる場合だけページモード方式で
動作するようにモードをダイナミックに切り換えれば常
にアプリケーションに応じて最適なＤＲＡＭ制御方式を
選択することができる。
【０００７】本発明の目的は、一定時間間隔でアクセス
アドレスを観測することによりページヒット率を求め、
ある設定したヒット率と比較してページモードをダイナ
ミックに切り換える機能を備えたＤＲＡＭ制御装置を提
供することである。ここで述べたある設定したヒット率
とは、ページモード方式を用いてページヒットによりノ
ーマルモード方式よりもアクセスサイクル時間を短縮で
きる時間（Ｔｎ−Ｔｐ）の総和がページミスヒット時の
ペナルティＴｍの総和を上回る境界となる時のヒット率
であり、ＤＲＡＭシステムおよび制御方式により決まる
値である。これを以下有効ヒット率とよぶ。
アドレスを観測することによりページヒット率を求め、
ある設定したヒット率と比較してページモードをダイナ
ミックに切り換える機能を備えたＤＲＡＭ制御装置を提
供することである。ここで述べたある設定したヒット率
とは、ページモード方式を用いてページヒットによりノ
ーマルモード方式よりもアクセスサイクル時間を短縮で
きる時間（Ｔｎ−Ｔｐ）の総和がページミスヒット時の
ペナルティＴｍの総和を上回る境界となる時のヒット率
であり、ＤＲＡＭシステムおよび制御方式により決まる
値である。これを以下有効ヒット率とよぶ。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、所定期間ごとにタイミング信号を発生する手段と、
その期間内のＤＲＡＭへのアクセス総回数と同一ページ
すなわち同一ロウアドレス内のＤＲＡＭへのアクセス回
数をカウントし、そのカウント値を保持する手段とを備
えることでページヒット率を測定する機能を提供したも
のである。そして前記ページヒット率とあらかじめ設定
しておいた有効ヒット率とを比較する手段と、ページヒ
ット率が有効ヒット率以上の場合はページモードをＯＮ
にし、それ以外はページモードをＯＦＦにする手段とを
備えることによりページモードをダイナミックに切換え
る機能を提供したものである。前記ヒット率は以下に示
す式で求まる。
に、所定期間ごとにタイミング信号を発生する手段と、
その期間内のＤＲＡＭへのアクセス総回数と同一ページ
すなわち同一ロウアドレス内のＤＲＡＭへのアクセス回
数をカウントし、そのカウント値を保持する手段とを備
えることでページヒット率を測定する機能を提供したも
のである。そして前記ページヒット率とあらかじめ設定
しておいた有効ヒット率とを比較する手段と、ページヒ
ット率が有効ヒット率以上の場合はページモードをＯＮ
にし、それ以外はページモードをＯＦＦにする手段とを
備えることによりページモードをダイナミックに切換え
る機能を提供したものである。前記ヒット率は以下に示
す式で求まる。
【０００９】〔数１〕 ページヒット率＝（同一ペ−ジアクセス回数／アクセス
総回数式）×１００％
総回数式）×１００％
【００１０】
【作用】所定期間ごとにＤＲＡＭへのアクセス総回数を
カウントするカウンタとページヒット回数をカウントす
るカウンタを用いて、所定期間ごとにページヒット率を
測定する。そして前記ページヒット率とあらかじめ設定
しておいた有効ヒット率を比較し、その結果が有効ヒッ
ト率を上回った場合はページモードをＯＮに設定し、そ
れ以外の場合はページモードをＯＦＦすなわちノーマル
モードに設定する。それによってアプリケーションによ
りページヒット率が有効ヒット率を超える場合だけペー
ジモードが動作し、常にメモリアクセス時間を最小にす
るようなメモリアクセス動作が可能となる。
カウントするカウンタとページヒット回数をカウントす
るカウンタを用いて、所定期間ごとにページヒット率を
測定する。そして前記ページヒット率とあらかじめ設定
しておいた有効ヒット率を比較し、その結果が有効ヒッ
ト率を上回った場合はページモードをＯＮに設定し、そ
れ以外の場合はページモードをＯＦＦすなわちノーマル
モードに設定する。それによってアプリケーションによ
りページヒット率が有効ヒット率を超える場合だけペー
ジモードが動作し、常にメモリアクセス時間を最小にす
るようなメモリアクセス動作が可能となる。
【００１１】
【実施例】図１にパーソナルコンピュータで本機能を実
現する実施例の概略図を示す。図１において１６は一般
的なＤＲＡＭコントローラの内部に備わった機能を示
し、１５は本発明の機能を実現するために増設した回路
を示す。図１において３０はアドレスバスであり、その
中のＡ０〜Ａ９がロウアドレス３０１、Ａ１０〜Ａ１９
がカラムアドレス３０２である。１はロウアドレス３０
１をラッチするレジスタ、２は比較器でありＤＲＡＭコ
ントローラに搭載されているものである。このロウアド
レスラッチレジスタ１にラッチしたラッチアドレスと現
在アクセス中のロウアドレス３０１を比較器２で比較
し、一致した場合は負論理出力のページヒット判定信号
２０を”Ｌ”レベルにする。ページヒット判定信号２０
はＤＲＡＭ４を制御するＲＡＳ＃・ＣＡＳ＃コントロー
ラ３に入力される。ページモード動作時にページミスヒ
ットが生じ比較機がページヒット判定信号２０を”Ｈ”
レベルに変更すると、ロウアドレスラッチレジスタ１は
ＲＡＳ＃・ＣＡＳ＃コントローラ３から出力されるロウ
アドレス制御信号ＲＡＳ＃５０の立下がりで現在アクセ
スしたロウアドレス３０１を新たにラッチし、次のペー
ジヒットの判定に用いられる。ＤＲＡＭ４へのアクセス
は５に示すＣＰＵが出力するサイクル起動信号であるＡ
ＤＳ＃信号２７が”Ｌ”レベルになる際に検出できる。
６はＤＲＡＭアクセス検出回路でありＡＤＳ＃信号２７
が”Ｌ”レベルに変化すると負論理出力のＤＲＡＭアク
セス検出パルス２１を出力する。７はアクセス総回数カ
ウンタでありＤＲＡＭアクセス検出パルス２１をカウン
トすることによりアクセス総回数をカウントする。ＡＮ
Ｄゲート８はＤＲＡＭアクセス検出パルス２１、ページ
ヒット判定信号２０が両方とも”Ｌ”レベルになる際に
負論理出力のページヒット検出パルス２２を出力し、ペ
ージヒットの検出に用いる。９はページヒット回数カウ
ンタであり、パルス２２をカウントすることによりペー
ジヒット回数をカウントする。１０は一定時間間隔でＣ
ＰＵに割り込み命令を出力するタイマであり、パーソナ
ルコンピュータに標準的に搭載されているものである。
ＣＰＵ５はタイマ１０から割り込み命令を受けると、Ｉ
／Ｏリード信号２３を出力しバッファ１１，１２を会し
てアクセス総回数カウンタ７、ページヒット回数カウン
タ９からアクセス総回数とページヒット回数を読出す。
１３はリセット信号生成回路であり、ＣＰＵ５からのＩ
／Ｏリード信号２３でＣＰＵ５がアクセス総回数カウン
タ７、ページヒット回数カウンタ９からデータを読出す
のを検出した後アクセス総回数カウンタ７、ページヒッ
ト回数カウンタ９をリセットするリセット信号２４を出
力する。１４はページモード切替レジスタでありＣＰＵ
５からのＩ／Ｏライト信号２５で書換えられる。レジス
タ１４からのＲＡＳ＃・ＣＡＳ＃コントローラ制御信号
２６はＲＡＳ＃・ＣＡＳ＃コントローラ３に入力されペ
ージモードのＯＮ・ＯＦＦが切り替わる。
現する実施例の概略図を示す。図１において１６は一般
的なＤＲＡＭコントローラの内部に備わった機能を示
し、１５は本発明の機能を実現するために増設した回路
を示す。図１において３０はアドレスバスであり、その
中のＡ０〜Ａ９がロウアドレス３０１、Ａ１０〜Ａ１９
がカラムアドレス３０２である。１はロウアドレス３０
１をラッチするレジスタ、２は比較器でありＤＲＡＭコ
ントローラに搭載されているものである。このロウアド
レスラッチレジスタ１にラッチしたラッチアドレスと現
在アクセス中のロウアドレス３０１を比較器２で比較
し、一致した場合は負論理出力のページヒット判定信号
２０を”Ｌ”レベルにする。ページヒット判定信号２０
はＤＲＡＭ４を制御するＲＡＳ＃・ＣＡＳ＃コントロー
ラ３に入力される。ページモード動作時にページミスヒ
ットが生じ比較機がページヒット判定信号２０を”Ｈ”
レベルに変更すると、ロウアドレスラッチレジスタ１は
ＲＡＳ＃・ＣＡＳ＃コントローラ３から出力されるロウ
アドレス制御信号ＲＡＳ＃５０の立下がりで現在アクセ
スしたロウアドレス３０１を新たにラッチし、次のペー
ジヒットの判定に用いられる。ＤＲＡＭ４へのアクセス
は５に示すＣＰＵが出力するサイクル起動信号であるＡ
ＤＳ＃信号２７が”Ｌ”レベルになる際に検出できる。
６はＤＲＡＭアクセス検出回路でありＡＤＳ＃信号２７
が”Ｌ”レベルに変化すると負論理出力のＤＲＡＭアク
セス検出パルス２１を出力する。７はアクセス総回数カ
ウンタでありＤＲＡＭアクセス検出パルス２１をカウン
トすることによりアクセス総回数をカウントする。ＡＮ
Ｄゲート８はＤＲＡＭアクセス検出パルス２１、ページ
ヒット判定信号２０が両方とも”Ｌ”レベルになる際に
負論理出力のページヒット検出パルス２２を出力し、ペ
ージヒットの検出に用いる。９はページヒット回数カウ
ンタであり、パルス２２をカウントすることによりペー
ジヒット回数をカウントする。１０は一定時間間隔でＣ
ＰＵに割り込み命令を出力するタイマであり、パーソナ
ルコンピュータに標準的に搭載されているものである。
ＣＰＵ５はタイマ１０から割り込み命令を受けると、Ｉ
／Ｏリード信号２３を出力しバッファ１１，１２を会し
てアクセス総回数カウンタ７、ページヒット回数カウン
タ９からアクセス総回数とページヒット回数を読出す。
１３はリセット信号生成回路であり、ＣＰＵ５からのＩ
／Ｏリード信号２３でＣＰＵ５がアクセス総回数カウン
タ７、ページヒット回数カウンタ９からデータを読出す
のを検出した後アクセス総回数カウンタ７、ページヒッ
ト回数カウンタ９をリセットするリセット信号２４を出
力する。１４はページモード切替レジスタでありＣＰＵ
５からのＩ／Ｏライト信号２５で書換えられる。レジス
タ１４からのＲＡＳ＃・ＣＡＳ＃コントローラ制御信号
２６はＲＡＳ＃・ＣＡＳ＃コントローラ３に入力されペ
ージモードのＯＮ・ＯＦＦが切り替わる。
【００１２】図２は、図１のＣＰＵ５が実行する割り込
み処理の操作フローを示したものである。ＣＰＵ５がタ
イマ１０から割り込み命令を受けると、まずＩ／Ｏリー
ド命令を出力しアクセス総回数カウンタ７からアクセス
総回数を読出す１００。次に同様にページヒット回数カ
ウンタ９からページヒット回数を読み出す１０１。次に
ＣＰＵ５は読み込んだアクセス総回数とページヒット回
数からページヒット率を計算する１０２。このページヒ
ット率とあらかじめ設定しておいた有効ヒット率とを比
較し１０３、ページヒット率が有効ヒット率以上になっ
た場合はＣＰＵ５はＩ／Ｏライト命令を出力しページモ
ード切換レジスタ１４をページモードＯＮに書き換える
１０５。同様にページヒット率が有効ヒット率未満の場
合はページモード切換レジスタ１４をページモードＯＦ
Ｆに書換える１０４。この一連の操作を毎回の割り込み
処理で実行することにより所定時間間隔でページモード
の切り替えを行う。
み処理の操作フローを示したものである。ＣＰＵ５がタ
イマ１０から割り込み命令を受けると、まずＩ／Ｏリー
ド命令を出力しアクセス総回数カウンタ７からアクセス
総回数を読出す１００。次に同様にページヒット回数カ
ウンタ９からページヒット回数を読み出す１０１。次に
ＣＰＵ５は読み込んだアクセス総回数とページヒット回
数からページヒット率を計算する１０２。このページヒ
ット率とあらかじめ設定しておいた有効ヒット率とを比
較し１０３、ページヒット率が有効ヒット率以上になっ
た場合はＣＰＵ５はＩ／Ｏライト命令を出力しページモ
ード切換レジスタ１４をページモードＯＮに書き換える
１０５。同様にページヒット率が有効ヒット率未満の場
合はページモード切換レジスタ１４をページモードＯＦ
Ｆに書換える１０４。この一連の操作を毎回の割り込み
処理で実行することにより所定時間間隔でページモード
の切り替えを行う。
【００１３】なお本発明ではページモードの実施例につ
いてのみ説明したが、本発明はヒット率に応じて動作モ
ードを切換えることが本質であり、スタティックカラム
モードでも同様な方法で実施できる。
いてのみ説明したが、本発明はヒット率に応じて動作モ
ードを切換えることが本質であり、スタティックカラム
モードでも同様な方法で実施できる。
【００１４】
【発明の効果】以上説明したように、本発明は、所定時
間間隔でページヒットの頻度を観測しページモードを切
換えることによりどのようなアプリケーションでも有効
にページモードを動作させることが可能となる。
間間隔でページヒットの頻度を観測しページモードを切
換えることによりどのようなアプリケーションでも有効
にページモードを動作させることが可能となる。
【図１】本発明の一実施例としてのダイナミックページ
モード切換機能付ＤＲＡＭ制御装置の構成を示すブロッ
ク図である。
モード切換機能付ＤＲＡＭ制御装置の構成を示すブロッ
ク図である。
【図２】図１におけるＣＰＵが所定時間間隔で実行する
割り込み処理の一連の操作を示すフローチャート図であ
る。
割り込み処理の一連の操作を示すフローチャート図であ
る。
【図３】ＤＲＡＭのノーマルモード方式の動作タイミン
グ図である。
グ図である。
【図４】ＤＲＡＭのページモード方式の動作タイミング
図である。
図である。
【図５】ページミスヒットによるペナルティを示す動作
タイミング図である。
タイミング図である。
１…ロウアドレスラッチレジスタ、 ２…ロウアドレス比較器、 ３…ＲＡＳ＃・ＣＡＳ＃コントローラ、 ４…ＤＲＡＭ、 ５…ＣＰＵ、 ６…ＤＲＡＭアクセス検出回路、 ７アクセス総回数カウンタ、 ８…ＡＮＤゲート、 ９…ページヒット回数カウンタ、 １０…タイマ、 １１，１２…バッファ、 １３…リセット信号生成回路、 １４…ページモード切替レジスタ、 １５…増設回路、 １６…ＤＲＡＭコントローラ、 ２０…ページヒット判定信号、 ２１…ＤＲＡＭアクセス検出パルス、 ２２…ページヒット検出パルス、 ２３…Ｉ／Ｏリード信号、 ２４…リセット信号、 ２５…Ｉ／Ｏライト信号、 ２６…ＲＡＳ＃・ＣＡＳ＃コントローラ制御信号、 ３０…アドレスバス、 ３０１…ロウアドレスＡ１０〜Ａ１９、 ３０２…カラムアドレスＡ０〜Ａ９ ４０…データバス、 ５０…ロウアドレス制御信号ＲＡＳ＃、 ５１…カラムアドレス制御信号ＣＡＳ＃、 ５２…ロウアドレス、 ５３…カラムアドレス、 ６０…メモリアドレスバス、 Ｔｎ…ノーマルモードアクセスサイクル時間、 Ｔｐ…ページモードアクセスサイクル時間、 Ｔｍ…ページミスヒットのペナルティ時間、 Ｔ１…ロウアドレスラッチタイミング、 Ｔ２，Ｔ３，Ｔ４…カラムアドレスラッチタイミング
Claims (5)
- 【請求項１】ＤＲＡＭを用いたシステムにおいてＤＲＡ
Ｍアクセスのページヒット率を測定する手段と、前記ヒ
ット率測定手段を用いて測定した結果にもとづきＤＲＡ
Ｍのページモード動作を活性化する手段とを備えたこと
を特徴とするＤＲＡＭ制御装置。 - 【請求項２】請求項１記載のページヒット率測定手段
は、所定時間間隔で読みだされるＤＲＡＭアクセス総回
数カウンタと、ページヒット回数カウンタと、両者の読
出し結果を演算する手段を備えることにより実現するこ
とを特徴としたＤＲＡＭ制御装置。 - 【請求項３】請求項１記載のページヒット率測定手段の
結果が所定ヒット率を超えたときにページモード動作活
性化手段によってページモード動作を行うことを特徴と
するＤＲＡＭ制御装置。 - 【請求項４】請求項２記載の所定時間間隔を任意に設定
する手段を備えたことを特徴とするＤＲＡＭ制御装置。 - 【請求項５】請求項３記載の所定ヒット率を任意に設定
する手段を備えたことを特徴とするＤＲＡＭ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001271A JPH05189301A (ja) | 1992-01-08 | 1992-01-08 | Ｄｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001271A JPH05189301A (ja) | 1992-01-08 | 1992-01-08 | Ｄｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189301A true JPH05189301A (ja) | 1993-07-30 |
Family
ID=11496799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001271A Pending JPH05189301A (ja) | 1992-01-08 | 1992-01-08 | Ｄｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013507693A (ja) * | 2009-10-09 | 2013-03-04 | クアルコム，インコーポレイテッド | 不均一ページサイズを有する多チャンネルメモリシステムへのアクセス |
-
1992
- 1992-01-08 JP JP4001271A patent/JPH05189301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013507693A (ja) * | 2009-10-09 | 2013-03-04 | クアルコム，インコーポレイテッド | 不均一ページサイズを有する多チャンネルメモリシステムへのアクセス |
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