JP2726309B2

JP2726309B2 - メモリ制御方法および装置

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Publication number: JP2726309B2
Application number: JP1153651A
Authority: JP
Inventors: 賢一斎藤; 智久小桧山; 吉明北爪; 義弘藤上; 公一中谷; 俊幸常本; 豊可知; 清和西岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-16
Filing date: 1989-06-16
Publication date: 1998-03-11
Anticipated expiration: 2013-03-11
Also published as: JPH0319047A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、情報処理装置のメモリ制御方法に係り、ペ
ージモード、スタティックカラムモード等の高速アクセ
スモードを備えたDRAMのメモリアクセスに好適なメモリ
制御方法に関する。

［従来の技術］近年、半導体メモリの高速化により、MOSのDRAMであ
ってもアクセス時間が100ナノ秒以下の素子が市販され
ている。これらのDRAMの中には通常アクセスモードに加
えて、高速にリード、ライトができる高速アクセスモー
ドを備えたものも開発されている。

DRAMの通常アクセスモードでは、アクセスするアドレ
スは行（ロウ）アドレス、列（コラム）アドレスの２回
に分けてDRAMに与える必要がある。一方、ページモード
など高速アクセスモードを備えたDRAMでは、アクセスす
べき行アドレスが直前にアクセスした行アドレスと一致
するときには、列アドレスを与えるだけで高速にアクセ
スすることができる。

従来、これらの高速アクセスモードを備えたDRAMから
なるメモリの制御方式としては、特開昭61−42793号公
報に記載されているようなものがある。これは、補助メ
モリに予め前回のアクセスされた行アドレスを記憶させ
ておき、次のアクセス時に主記憶装置に与えられたアド
レスのうち行アドレスに対応する部分が補助メモリの記
憶内容と一致、すなわちヒットした場合、列アドレスだ
けを与えるように構成したものである。これにより、行
アドレスがヒットしたときはDRAMを高速アクセスモード
で動作させることができる。

このような従来のメモリシステムの構成および動作を
第６図を用いて説明する。

同図において、10はCPUである。11は、ヒット判定回
路であり、前回アクセスした行アドレスを記憶し、次の
アクセスの行アドレスが前回アクセスした行アドレスと
一致した場合には、制御信号17をタイミング制御回路12
に与える。12はタイミング制御回路であり、メモリ16の
制御、アドレスセレクタ13の制御信号の生成などを行
う。13はアドレスセレクタであり、CPU10またはDMAC14
の出力したアドレス18に基づきメモリ16に与える行アド
レス、列アドレスの切換えを行う。メモリ16には、タイ
ミング制御回路12から制御信号▲▼21、▲
▼、マルチプレクスされたアドレス23が入力されてい
る。26はCPU10に対するバス・ホールド要求信号（以
下、▲▼）、27はDMAC14に対するホールド・アク
ノリッジ信号（以下、▲▼）であり、この▲
▼がアクティブのとき、DMAC14がバス・マスタと
なる。なお、各信号名上のバーは負論理を表わすが、以
下、省略する。

次にその動作について説明する。ヒット判定回路11で
記憶されている行アドレスがクリアされているとする。
CPU10が出力したアドレス18をヒット判定回路11は、前
回アクセスした行アドレスと比較する。前回アクセスし
た行アドレスはクリアされているため、前回の行アドレ
スと今回の行アドレスは一致しない（以下ミスヒットと
いう）。ヒット判定回路11はタイミング制御回路12に対
し、制御信号17を出力し、ミスヒットであると伝達す
る。これに応じてタイミング制御回路12は、メモリ16を
高速なページモードアクセスではなく、通常アクセスモ
ードでアクセスを行う。その動作は、RAS21が立下る前
に切換信号25をアドレスセレクタ13に出力し、CPU10か
らのアドレス18を選択し、行アドレスをアドレスバス23
を通してメモリ16に与える。メモリ16は、与えられた行
アドレスをRAS21の立下りで内部に取り込む。その後、
タイミング制御回路12はアドレスセレクタ13に出力して
いた切換信号25を列アドレスが選択されるように制御す
る。この列アドレスもアドレスバス23を通し、メモリ16
に入力される。メモリ16は行アドレスの場合と同様、CA
S22の立下りで列アドレスを内部に取り込む。メモリ16
は与えられた行アドレスと列アドレスに対応するデータ
を選択する。以上で１回のCPU10のメモリ16に対するア
クセスを終了する。また、次のアクセスでCPU10から出
力したアドレス18をヒット判定回路11は、内部に保持し
ている前回アクセス時の行アドレスと今回の行アドレス
を比較する。もし、ミスヒットの場合は、メモリ16を通
常アクセスモードで制御するよう、タイミング制御回路
12に制御信号17を与える。これに応じてタイミング制御
回路12は、ヒットの場合には、RAS21をアクティブにし
たまま、列アドレスを第７図のCOL1からCOL2に変化させ
て、メモリ16に与えページモードアクセスを行うよう制
御する。このように行アドレスが前回のアクセスした行
アドレスと一致している場合は、第７図のようにRAS21
をアクティブにしたまま、列アドレスをCOL2、COL3、CO
L4、…と変化させ、CAS22で内部に取り込むだけで、メ
モリ16に対し高速にアクセスを行うことができる。なぜ
ならば、通常アクセスモードのようにRAS21のプリチャ
ージ時間が必要ないからである、また、CPU10がバス・
マスタではなくDMAC14がバス・マスタであるときも、同
様の動作を行える。

［発明が解決しようとする課題］どのような高速メモリシステムに、例えば、１ビット
構成の1MビットDRAMを用いて、連続したアドレスメモリ
に対してアクセスを行うと、原理的には2¹⁰＝1024回連
続して高速なページモードでメモリをアクセスできる。
なぜならば、１ビット構成の1MビットDRAMは、行アドレ
ス、列アドレスいずれも10ビット（＝2¹⁰アドレス）と
なるからである。そのためには、１回のメモリアクセス
が200nsで終了するとすれば、200ns×1024回＝204800ns
＝204.8μｓの間、RAS信号はアクティブ（“L"レベル）
となる必要がある。ところが、このRASパルス幅時間に
は制限があり、この時間は、例えば一般的な1MビットDR
AMの場合では、10000ns（＝10μｓ）である。

一方、DRAMでは、従来８μｓ等の一定時間に１回の割
合で定期的にリフレッシュ動作を行っており、そのため
にRASを上記一定時間以上継続してアクティブにするこ
とがなく、上記のような問題は生じなかった。

しかしながら、DRAM素子自体の改良あるいはメモリア
クセス効率向上のためのリフレッシュ技術の改良により
上記リフレッシュ間隔の長時間化がするようになり、こ
れに伴って、連続してページモードサイクルでメモリを
アクセスすると、RASパルス幅時間の制限を越えてしま
うという事態が生じるようになった。

したがって、RASパルス幅時間の制限を越えて高速ア
クセスモードを継続しようとすると、意図するアドレス
とは別のアドレスへのデータの書き込み、あるいは別の
アドレスからのデータの読み出し等の誤動作を招来する
おそれが生じた。

本発明の目的は、ページモード等の高速なメモリアク
セスモードで連続してメモリに対してアクセスを行って
も、DRAMの読み書きの誤動作をを生じさせないメモリ制
御方法および装置を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明によるメモリ制御
方法は、アクセスしようとするアドレスの行アドレスが
直前にアクセスしたアクセスの行アドレスと一致するか
否かを判定し、一致する場合には高速アクセスモードで
ダイナミックRAMをアクセスするメモリ制御方式におい
て、上記行アドレス取り込み信号がアクティブであるア
クティブ時間を計測し、該計測した時間が予め定めた時
間に達したとき、上記高速アクセスモードを通常アクセ
スモードに切り換えるようにしたものである。

本発明による他のメモリ制御方法は、アクセスしよう
とするアドレスの行アドレスが直前にアクセスしたアド
レスの行アドレスと一致するか否かを判定し、一致する
場合には高速アクセスモードでメモリをアクセスするメ
モリ制御方式において、上記行アドレスが連続して一致
した回数を計数し、該計数値が予め定めた一定値に達し
たとき、上記高速アクセスモードを通常アクセスモード
に切り換えるようにしたものである。

本発明によるメモリ制御装置は、高速アクセスモード
を有するダイナミックRAMを制御するメモリ制御装置で
あって、上記ダイナミックメモリへ与える行および列ア
ドレスを切り換えるアドレス選択手段と、該アドレス選
択手段の切換制御信号、上記ダイナミックメモリの行ア
ドレス取り込み信号および列アドレス取り込み信号を生
成するタイミング制御手段と、アクセスしようとするア
ドレスの行アドレスが直前にアクセスしたアドレスの行
アドレスと一致するか否かを判定し、該判定結果に応じ
て上記タイミング制御手段を制御することにより、高速
アクセスモードおよび通常アクセスモードを切り換える
ヒット判定手段と、上記行アドレス取り込み信号のアク
ティブ時間を計測する計測手段と、該計測手段の計測値
を、予め定めた一定値と比較する比較手段と、該比較手
段の比較結果により上記判定手段の出力を無効にするマ
スク手段とを備えたものである。

本発明による他のメモリ制御装置は、高速アクセスモ
ードを有するダイナミックRAMを制御するメモリ制御装
置であって、上記ダイナミックメモリへ与える行および
列アドレスを切り換えるアドレス選択手段と、該アドレ
ス選択手段の切換制御信号、上記ダイナミックメモリの
行アドレス取り込み信号および列アドレス取り込み信号
を生成するタイミング制御手段と、アクセスしようとす
るアドレスの行アドレスが直前にアクセスしたアドレス
の行アドレスと一致する（ヒットする）か否かを判定
し、該判定結果に応じて上記タイミング制御手段を制御
することにより、高速アクセスモードおよび通常アクセ
スモードを切り換えるヒット判定手段と、該ヒット判定
手段の連続ヒット回数を計数する計測手段と、該計測手
段の計測値を、予め定めた一定値と比較する比較手段
と、該比較手段の比較結果により上記判定手段の出力を
無効にするマスク手段とを備えたものである。

上記ダイナミックRAMをアクセスする装置がダイレク
トメモリアクセス制御装置である場合には、上記ヒット
判定手段の一致出力を常時無効とする手段を設けてもよ
い。

なお、高速アクセスモードの例としては、ページモー
ド、スタティックコラムモードが挙げられるが、これら
に限るものではなく、高速アクセスモードの継続時間に
上限があるものであれば本発明を適用することができ
る。

［作用］本発明によるメモリ制御方法では、予め許容できるRA
Sアクティブ時間の上限値を記憶手段に設定しておき、
メモリアクセス時に計測手段によりRASアクティブ時間
を計測して、その計測値を上限値と比較し、この比較結
果に応じて高速アクセスモードを抑止する。すなわち、
設定した上限値より計測値が大きくなった場合は、高速
アクセスモードが適用できるヒット状態であっても、高
速アクセスモードではなく通常アクセスモードでメモリ
を制御する。

高速アクセスモードの抑止の安定は、上記RASアクテ
ィブ時間を基準とする代わりに、ヒット判定手段の連続
したヒット回数を基準としてもよい。

本発明により、メモリに対して連続的に高速メモリア
クセスモードでアクセスを行っても、RASパルス幅がメ
モリの仕様を満足しなくなることはないので、別アドレ
スへのデータ書き込み、別アドレスからのデータ読み出
し等の誤動作が生じることはない。

［実施例］以下、本発明によるメモリ制御装置の実施例について
詳細に説明する。

まず、第１図および第２図に、第１の実施例の構成を
示す。

同図中、第６図の従来装置と同様、10はCPU、11はヒ
ット判定回路であり、前回アクセスした行アドレスを記
憶し、次のアクセスの行アドレスが前回アクセスした行
アドレスと一致した場合には、制御信号17を出力する。
12はタイミング制御回路であり、メモリ16の制御、アド
レスセレクタ13の制御信号の生成を行う。13はアドレス
セレクタであり、CPU10またはDMAC14の出力したアドレ
ス18からメモリ16に与える行アドレス、列アドレスを切
換選択する。メモリ16には、タイミング制御回路12か
ら、制御信号RAS21、CAS22、マルチプレクスされたアド
レス23が入力される。26はCPU10に対するDMAC14のバス
・ホールド要求信号HRQ、27はDMAC14に対するCPU10のホ
ールド・アクノリッジ信号HLDAであり、この信号がアク
ティブのとき、DMAC14がバス・マスタとなる。本実施例
ではこの構成に対してさらに以下の要素を追加してい
る。すなわち、31はRASパルス幅の時間を設定する記憶
手段である。32はタイミング制御回路12の出力するRAS
信号21を計測する計測手段であり、RAS信号21が“H"レ
ベルのとき初期化される、33は記憶手段31の設定値35と
計測手段32の計測値36とを比較する比較手段であり、設
定値35より計測値36の方が大きい場合には、制御信号30
をマスク手段（論理積回路）34に出力し、制御信号17を
マスク（無効化）する。計測手段32は、例えば第８図の
ようにカウンタ321とクロック発生器322により構成でき
る。すなわちカウンタ321のクロック入力にクロック発
生器322とより出力しているクロック信号を接続し、ク
リア入力にはRAS信号21を接続する。

次に、第１の実施例装置の動作について説明する。第
１図のバス18の斜線部はCPU10がバスマスタであること
を示している。

まず、記憶手段31には、メモリの仕様に合ったRASパ
ルス幅の時間を設定しておく。また、ヒット判定回路11
で記憶されている行アドレスがクリアされているとす
る。CPU10が出力したアドレス18の行アドレスをヒット
判定回路11は、前回アクセスした行アドレスと比較す
る。前回アクセスした行アドレスはクリアされているた
め、前回の行アドレスと今回の行アドレスは一致せず、
ミスヒットとなる。このとき、ヒット判定回路11は、マ
スク手段34に制御信号17によりミスヒットである旨タイ
ミング制御回路12へ通知する。このとき設定値35は計測
値36より大きい。なぜならば、RAS信号21は“H"レベル
であり、計測手段32は初期化されているからである。そ
のため、制御信号17はマスク手段34ではマスクされない
ので、ミスヒットであるとタイミング制御回路12に伝達
される。このときタイミング制御回路12は、メモリ16を
ページモードアクセスではなく、通常アクセスモードで
アクセスを行う。その動作は、RAS信号21が立下る前に
切換信号25をアドレスセレクタ13に出力し、CPU10から
のアドレス18を選択し、行アドレスをアドレスバス23を
介してメモリ16に与える。メモリ16は、与えられた行ア
ドレスをRAS21の立下りで内部に取り込む。このとき、
計測手段32は、RAS信号21の立下りから計測を開始す
る。すなわち、計測手段32内部のカウンタ321のクリア
が解除され、クロック発生器322のカウントを開始す
る。その後、タイミング制御回路12は、アドレスセレク
タ13に出力していた切換信号25を、列アドレスが選択さ
れるように制御する。この列アドレスもアドレスバス23
を介してメモリ16に入力される。メモリ16は、行アドレ
スの場合と同様、CAS22の立下りで列アドレスを内部に
取り込む。メモリ16は与えられた行アドレスと列アドレ
スに対応するデータを選択する。以上で１回のCPU10の
メモリ16に対するアクセスを終了する。

次のアクセスでCPU10から出力したアドレス18をヒッ
ト判定回路11は、内部に保持している前回アクセス時の
行アドレスと今回の行アドレスを比較する。もし、ミス
ヒットの場合はメモリ16を通常アクセスモードで制御す
るよう、タイミング制御回路12に制御信号17を与える。
この場合に、計測手段32は初期化される。また、ヒット
の場合には、タイミング制御回路12は、RAS21をアクテ
ィブにしたまま、列アドレスを第７図のCOL1からCOL2に
変化させてメモリ16に与え、ページモードアクセスを行
うよう制御する。

このように、行アドレスが前回のアクセスした行アド
レスと一致している場合は、第７図のようにRAS21をア
クティブにしたまま、列アドレスCOL2、COL3、COL4…と
変化させ、CAS22で内部に取り込むだけで、メモリ16に
対し高速にアクセスを行うことができる。この場合、計
測手段32は、RASアクティブ時間を計測しつづける。連
続してメモリ16に対し、ページモードでアクセスを行い
つづけ、計測値36が設定値35より大きくなった場合に
は、比較手段33はマスク手段34に対し、マスク信号30を
出力する。マスク信号30が出力された後のアクセスがヒ
ットであっても、マスク手段34でマスクされ、タイミン
グ制御回路12には、ミスヒットであると伝達される。こ
れに応じて、タイミング制御回路12は、メモリ16をペー
ジモードアクセスではなく、RAS信号21をインアクティ
ブにして、通常アクセスモードで制御を行う。このと
き、計測手段32は再び初期化される。このように、連続
してページモードアクセスがメモリ16に対して、行われ
てもRASパルス幅がメモリ仕様を満足しなくなる前に、
通常アクセスモードでメモリ16を制御することにより、
メモリアクセスの不具合が解消できる。そのため、書き
込み、読み出しアドレスとは別のアドレスへデータを書
き込んでしまったり、別のアドレスからデータを読み出
してしまうことはない。

また、第２図のバス18の斜線部に示すように、DMAC14
がバスマスタである場合も、第１図と同様の動作で、同
じ効果が得られる。

第３図は、本発明によるメモリ制御装置の第２の実施
例の構成を示している。

この実施例では、第１図のRASパルス幅の時間を計測
する手段の代わりに、ヒット判定回路11の出力する制御
信号17を計測する。そのために、計測手段32を設けてい
る。この計測手段32は例えば第９図のように、カウンタ
321で構成できる。すなわち、カウンタ321のクロック入
力に制御信号17を入力し、そのパルスの回数をカウント
する。またクリア入力には、タイミング制御回路12から
の初期化信号91を入力し、カウンタ321の初期化を行
う。また、連続してページモードでアクセスできる回数
の上限値、すなわち連続してヒットする回数を設定して
おく手段として、記憶手段31を設けている。比較手段33
は、記憶手段31の設定値35と計測手段32の計測値36を比
較し、その結果をマスク信号30として、マスク手段34に
出力する。

メモリ16を連続してページモードで動作させると、計
測手段32はヒット判定回路11からの制御信号17をミスヒ
ットになるまで計数する。この計測値36が設定値35より
大きくなった場合には、比較手段33がマスク信号30を出
力し、マスク手段34で制御信号17をマスクする。そのた
め、ヒット判定回路11がヒットであると判定しても、タ
イミング制御回路12にはミスヒットであると伝達され
る。そこで、タイミング制御回路12はメモリ16をページ
モードアクセスではなく、通常アクセスモードで制御す
るとともに、計測手段32に対して初期化信号91を出力
し、初期化する。

また、第４図に示すように、DMAC14がバスマスタであ
る場合も、第３図のCPU10がバスマスタである場合と同
様の動作で同じ効果が得られる。

第５図は、さらに他の実施例の構成を示す。この実施
例は、DMAC14がバスマスタのときには、メモリ16を強制
的に通常モードアクセスで制御するものである。そのた
めに、HLDA信号27をマスク手段34に入力している。マス
ク手段34へのマスク信号30の生成手段は、図示省略して
いるが、第１図のRASパルス幅を基準とするもの、ある
いは、第３図のヒット回数を基準とするもののいずれを
も用いうる。

この実施例では、DMAC14が、CPU10に対してHRQ信号26
をアクティブにすると、CPU10はHLDA信号27をアクティ
ブにし、バス主導権をDMAC14に渡す。同時に、HLDA信号
27はマスク信号として、マスク手段34に入力される。そ
のため、ヒット判定回路11がヒットであると判定して
も、タイミング制御回路12には、ミスヒットであると伝
達される。その結果、タイミング制御回路12はDMAC14が
バスマスタである間、メモリ16をページモードアクセス
ではなく、通常アクセスモードで制御する。

以上の各実施例ではページモードアクセスについて説
明したが、スタティックカラムモード等の他の高速アク
セスモードにおいても同様である。また、例えばスタテ
ィックカラムモードアクセスにおいては、RAS信号だけ
でなくCAS信号についても、本発明を適用することが可
能である。

［発明の効果］本発明によれば、連続的にメモリに対して高速アクセ
スモードでアクセスしても、RASパルス幅時間がメモリ
仕様を満足しなくなる前に、強制的に通常アクセスモー
ドに切り換えるようにしたので、RASパルス幅時間の制
限を越えて、メモリに対しページモードでアクセスしつ
づけることがなくなり、その結果、アクセスすべきアド
レスとは異なったアドレスにデータを間違って書き込ん
だり、間違ったデータを読み出してしまうことがなくな
る。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例の構成を示
すブロック図、第３図および第４図は本発明の第２の実
施例の構成を示すブロック図、第５図は本発明の他の実
施例の構成を示すブロック図、第６図は従来技術の高速
メモリシステムのブロック図、第７図はDRAMのページモ
ードアクセスのタイミングチャート、第８図は第１の実
施例の計測手段の構成例を示すブロック図、第９図は第
２の実施例の計測手段の構成例を示すブロック図であ
る。 11……ヒット判定回路、12……タイミング制御回路、31
……記憶手段、32……計測手段、33……比較手段、321
……カウンタ、322……クロック発生器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者北爪吉明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者藤上義弘神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者中谷公一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者常本俊幸千葉県習志野市東習志野７丁目１番１号株式会社日立製作所習志野工場内 (72)発明者可知豊千葉県習志野市東習志野７丁目１番１号株式会社日立製作所習志野工場内 (72)発明者西岡清和神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (56)参考文献特開昭54−47443（ＪＰ，Ａ) 特開平１−100794（ＪＰ，Ａ) 特開昭61−134991（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】アクセスしようするアドレスの行アドレス
が直前にアクセスしたアドレスの行アドレスと一致する
か否かを判定し、一致する場合には高速アクセスモード
でメモリをアクセスするメモリ制御方法において、上記行アドレスが連続して一致した回数を計数し、該計
数値が予め定めた一定値に達したとき、上記高速アクセ
スモードを通常アクセスモードに切り換えることを特徴
とするメモリ制御方法。
【請求項２】高速アクセスモードを有するダイナミック
メモリを制御するメモリ制御装置であって、上記ダイナミックメモリへ与える行および列アドレスを
切り換えるアドレス選択手段と、該アドレス選択手段の切換制御信号、上記ダイナミック
メモリの行アドレス取り込み信号および列アドレス取り
込み信号を生成するタイミング制御手段と、アクセスしようとするアドレスの行アドレスが直前にア
クセスしたアドレスの行アドレスと一致（ヒットする）
か否かを判定し、該判定結果が一致の場合は、高速アク
セスモードで上記ダイナミックメモリにアクセスするよ
うに上記タイミング制御手段を制御するとともに、該判
定結果が不一致の場合は、通常アクセスモードで上記ダ
イナミックメモリにアクセスするように上記タイミング
制御手段を制御するヒット判定手段と、該ヒット判定手段の連続ヒット回数を計数する計測手段
と、該計測手段の計測値と予め定めた一定値とを比較し、該
計測手段の計測値が上記一定値に達したとき、上記ヒッ
ト判定手段の一致出力を無効にして、通常アクセスモー
ドで上記ダイナミックメモリにアクセスするように上記
タイミング制御手段を制御するマスク手段とを備えたことを特徴とするメモリ制御装置。
【請求項３】上記ダイナミックメモリへのアクセスがダ
イレクトメモリアクセスである場合に、上記ヒット判定
手段の一致出力を常時無効とする手段を有することを特
徴とする請求項２記載のメモリ制御装置。