JPH05182487A

JPH05182487A - 半導体装置

Info

Publication number: JPH05182487A
Application number: JP36028891A
Authority: JP
Inventors: Kimiyasu Ishikawa; 公康石川; Kiyokazu Hashimoto; 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1993-07-23
Anticipated expiration: 2014-01-06
Also published as: JP2844585B2

Abstract

(57)【要約】【目的】本発明の目的は、動作電源が異なっても常に
最適な動作特性が得られる半導体装置を提供することに
ある。【構成】本発明は、列線１８に並列接続されたメモリ
セルブロック２０にバイアス電圧を印加するバイアス回
路１２と、列線１８を充，放電するための充電用回路３
６とを備え、これらバイアス回路１２及び充電用回路３
６によってメモリセルＭ１〜Ｍ１６の導通，非導通状態
を変化させることによりメモリセル内のデータを読み出
す半導体装置において、所定の情報が記憶された制御用
記憶素子ＭＣ₁を備え、制御用記憶素子ＭＣ₁に記憶さ
れた情報に基づいて充電用回路３６の活性，非活性化を
制御する制御回路３２を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴを主な構
成要素とする半導体メモリに関し、特に容易に列線の充
電特性を変更できる半導体装置に関する。

【０００２】

【従来の技術】製造工程において情報の書き込みが行わ
れる読み出し専用記憶素子には、一般にマスクＲＯＭ
（Read Only Memory）と呼ばれるものがある。このマス
クＲＯＭは、製造工程においてＭＯＳ型電界効果トラン
ジスタ（以下、「ＭＯＳＦＥＴ」と称する）の閾値電圧
を選択的に変化させて情報を記憶させる。ＭＯＳＦＥＴ
には、通常、閾値電圧が正であるものと負であるものが
ある。図４に示されたＭＯＳＦＥＴは、閾値電圧が正の
Ｎ型エンハンスメントＭＯＳＦＥＴであり、図５に示さ
れたＭＯＳＦＥＴは、閾値電圧が負のＮ型ディプリーシ
ョンＭＯＳＦＥＴである。このようなＭＯＳＦＥＴは、
記憶される情報によってどちらかが選択される。

【０００３】図４に示されたＮ型エンハンスメントＭＯ
ＳＦＥＴは、Ｐ型基板４１の上にソース拡散層４２とド
レイン拡散層４３が形成され、その上にゲート電極５４
が形成されている。また、図５に示されたＮ型ディプリ
ーションＭＯＳＦＥＴは、Ｐ型基板５１の上にソース拡
散層５２及びドレイン拡散層５３が形成され、これら拡
散層５２，５３の間にリン拡散したチャネル領域５５が
形成され、このチャネル領域５５の上にゲート電極５４
が形成されている。

【０００４】図６には、上記のような２種類のＭＯＳＦ
ＥＴの電圧−電流特性が示されている。Ｎ型エンハンス
メントＭＯＳＦＥＴ（図４）は、実線６１に示すように
ゲート電圧Ｖ_Gが１Ｖ以上で導通状態になり、Ｎ型ディ
プリーションＭＯＳＦＥＴ（図５）は実線６２に示すよ
うにゲート電圧−４Ｖ以上で導通状態になる。従って、
このような記憶素子から情報を読み出す場合、ゲート電
圧Ｖ_Gを０Ｖにすれば、Ｎ型エンハンスメントＭＯＳＦ
ＥＴならば非導通状態、Ｎ型ディプリーションＭＯＳＦ
ＥＴならば導通状態となるので、列線の電位が変化し、
その微小な変化を検出して情報の読出が可能となる。こ
の検出を行うのがセンスアンプ回路である。

【０００５】図７には、従来のセンスアンプ回路の構成
が示されている。このセンスアンプ回路１０は、バイア
ス回路１２と充電用回路１４とから構成されている。バ
イアス回路１２内では、Ｎ型ＭＯＳＦＥＴＱ₁のドレ
インが、負荷として働くＰ型ＭＯＳＦＥＴＱ₂を介し
て電源Ｖ_CCに接続され、ソースがインバータＩＮＶ１の
入力に共通接続され、ゲートがインバータＩＮＶ１の出
力がＭＯＳＦＥＴＱ₁のゲートに接続されている。一
方、充電用回路１４内では、Ｎ型ＭＯＳＦＥＴＱ₁と
同一の入出力特性をもつＮ型ＭＯＳＦＥＴＱ₃のドレ
インが、Ｎ型ＭＯＳＦＥＴＱ₄を介して電源Ｖ_CCに接
続され、インバータＩＮＶ１と同一の入出力特性をもつ
インバータＩＮＶ２の入力と、Ｎ型ＭＯＳＦＥＴＱ₃の
ソースとが共通接続され、インバータＩＮＶ２の出力が
Ｎ型ＭＯＳＦＥＴＱ₃のゲートに接続され、更にＮ型
ＭＯＳＦＥＴＱ₄のゲートに、アドレスの変化を検出
してパルス状の信号を発生するアドレス遷移検出回路１
６の出力ＡＴＤが入力されるようになっている。アドレ
ス遷移検出回路１６には、入力パッドＡ₁〜Ａ_mに接続
されたアドレスバッファＢ₁〜Ｂ_mが接続されている。

【０００６】このようなセンスアンプ回路１２におい
て、列線１８との接続点ＣＯＪが入力となり、Ｎ型ＭＯ
ＳＦＥＴＱ₁とＰ型ＭＯＳＦＥＴＱ₂との接続点Ｓ
Ａが出力となっている。列線１８には、これと並列にメ
モリセルブロック２０が接続され、メモリセルの導通、
非導通に応じたデータが出力ＳＡより出力されるように
なっている。

【０００７】次に、上記のように構成された従来のセン
スアンプ回路１０の動作について説明する。選択された
メモリセルが導通状態、つまり、図７において、Ｎ型エ
ンハンスメントＭＯＳＦＥＴ（Ｍ₁〜Ｍ₁₅）のゲートに
入力される信号Ｘ₁〜Ｘ₁₅が高レベルで、ディプリーシ
ョンＭＯＳＦＥＴＭ₁₆のゲートに入力される信号Ｘ₁₆
が低レベルの場合は、メモリセルが全て導通状態となる
ので、メモリセルを介してグランドへ電流が流れ、セン
スアンプ回路１０の入力ＣＯＪは放電され電位が下が
る。そして、入力ＣＯＪの電位がインバータＩＮＶ１，
ＩＮＶ２の論理閾値電圧以下になると、インバータＩＮ
Ｖ１，ＩＮＶ２の出力は高レベルになり、Ｎ型ＭＯＳＦ
ＥＴＱ₁，Ｑ₃は導通状態となる。従って、センスア
ンプ回路１０の出力ＳＡは放電され低レベルとなり、出
力電位Ｖ_ONがＳＡから出力される。

【０００８】一方、選択されたメモリセルが非導通状
態、つまり、Ｎ型エンハンスメントＭＯＳＦＥＴ（Ｍ₁
〜Ｍ₁₅）のゲートに入力される信号Ｘ₁〜Ｘ₁₅のうちど
れか１つが低レベルで、残りのＮ型ディプリーションＭ
ＯＳＦＥＴＭ₁₆のゲートに入る信号Ｘ₁₆を含む１５本
の信号が高レベルの場合は、メモリセルには電流は流れ
ず、列線１８は充電され電位が上がる。そして、列線１
８の電位がインバータＩＮＶ１，ＩＮＶ２の論理閾値電
圧に達すると、インバータＩＮＶ１，ＩＮＶ２の出力は
低レベルになりＮ型ＭＯＳＦＥＴＱ₁，Ｑ₃は非導通
状態となる。従って、センスアンプ回路１０の出力ＳＡ
は、Ｐ型ＭＯＳＦＥＴＱ₂によって充電され高レベル
になり、出力電位Ｖ_OFFがＳＡより出力される。この
時、アドレス遷移検出回路１６よりパルス状の信号が発
生していると、パルス状の信号が高レベルの間、Ｎ型Ｍ
ＯＳＦＥＴＱ₄は導通状態となるため、列線１８をイ
ンバータＩＮＶ１，ＩＮＶ２の論理閾値電圧に達するま
で、若しくはパルス状の信号が低レベルになるまで充電
を続行する。

【０００９】このようにして、センスアンプ回路１０は
メモリセルの導通、非導通を検出し、それに応じたデー
タＶ_ON，Ｖ_OFFをＳＡより出力するようになっている。
また、リファレンスアンプ２２の出力ＲＡからは基準電
圧Ｖ_REFが出力され、このＶ_REFはＶ_ONとＶ_OFFの間に
位置するように設定されている。このＶ_REFとＶ_ONまた
はＶ_REFとＶ_OFFとの電位差が差動アンプ２４の入力と
なり、それぞれの電位差に応じたデータが出力端子ＯＵ
Ｔより出力される。なお、上記のような構成のセンスア
ンプ回路２０を用いた半導体装置は、一般に動作時の電
源電圧Ｖ_CCは５Ｖであるので、この電圧において安定か
つ高速に動作するように最適設計されている。また、最
近では、動作時の電源電圧Ｖ_CCを５Ｖから３Ｖ付近へ設
定した半導体装置が求められている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のセンスアンプ回路２０を、電源電圧３Ｖで
動作させると、動作速度は非常に遅くなる。これは、電
源電圧Ｖ_CCの低下に伴って負荷として働くＭＯＳＦＥＴ
の能力が低下し、列線１８の充電に時間がかかるためで
ある。その結果、従来の半導体装置においては、電源電
圧Ｖ_CCを５Ｖで使用するか、３Ｖ付近で使用するかによ
って、基本的な設計変更を行わなければならない。この
ような変更を行うには、半導体装置の製造工程であるフ
ォトリソグラフィ工程で用いるマスクパターンの変更が
必要であり、電源電圧Ｖ_CCが５Ｖの製品と３Ｖの製品
を、マスクパターンを区別して開発および製造しなくて
はならない。このため、開発工数および生産上の管理工
数が多くなってしまうという問題点があった。また、
一般的にマスクＲＯＭでは、中間製品（情報を書き込む
工程の直前まで製造を行った製品）を事前に製造してお
き、顧客の必要とするデータを受注した後に、情報書き
込みを含む残りの工程を行うため、上記マスクパターン
の変更が情報を書き込む前に行われる場合には、多種類
の中間製品を作っておく必要があり、生産管理が複雑に
なるという問題点が発生する。

【００１１】

【発明の目的】本発明の目的は、動作電源が異なっても
常に最適な動作特性が得られる半導体装置を提供するこ
とにある。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するために、列線に並列接続されたメモリセルにバイ
アス電圧を印加するバイアス回路と、列線を充，放電す
るための充電用回路とを備え、これらバイアス回路及び
充電用回路によってメモリセルの導通，非導通状態を変
化させることによりメモリセル内のデータを読み出す半
導体装置において、所定の情報が記憶された制御用記憶
素子を備え、制御用記憶素子に記憶された情報に基づい
て充電用回路の活性，非活性化を制御する制御回路を備
えている。

【００１３】

【作用】本発明は上記のように構成されているため、制
御用記憶素子に記憶する情報を変更するだけで、容易に
列線の充電能力を変更できる。例えば、制御用記憶素子
がＮ型エンハンスメントＭＯＳＦＥＴの場合に、バイア
ス回路を５Ｖ付近で動作する時に最適となるように設計
し、制御用記憶素子がＮ型ディプリーションＭＯＳＦＥ
Ｔの場合に、充電用回路を３Ｖ付近で動作する時に最適
となるように設計すれば、制御用記憶素子に書き込む情
報を変化させるだけで、電源電圧が異なる場合でも、回
路変更の必要も無く適切な動作が得られる。また、制御
用記憶素子への情報の書き込みは、半導体装置の製造工
程において、メモリセル（ＲＯＭ）に情報の書き込みを
行う工程と同一工程で行われ、更に、情報書き込み工程
のフォトリソグラフィ工程で用いるマスクパターンは、
顧客から供給されるデータによってその都度作成される
ため、このマスクパターンを作成する際に、顧客が要求
する電源電圧を考慮して制御用記憶素子に書き込む情報
を決定すればよいため、マスクパターンの種類や中間製
品の種類が多くなることもなく、生産管理も容易にな
る。

【００１４】

【実施例】次に、本発明の実施例を添付図面を参照しつ
つ詳細に説明する。図１には、本発明の第１実施例に係
る半導体装置の構成が示されている。なお、図７と同一
の箇所は同一の符号を付し説明を省略する。この半導体
装置は、センスアンプ回路３０と、メモリセルブロック
２０と、センスアンプ回路３０を制御する制御回路３２
とを備えている。すなわち、本実施例においては、図７
に示した装置のリファレンスアンプ２２，差動アンプ２
４に代えて制御回路３２を設けるとともに、センスアン
プ回路内の充電用回路に第１のＮＯＲ回路ＮＯＲ１を配
置している。

【００１５】制御回路３２には、図４，図５に示したＲ
ＯＭと同様の構造を有する第１の記憶素子ＭＣ₁が備え
られ、ソースとゲートが接地電位Ｖ_SS2に接続され、ド
レインが負荷として働くＰ型ＭＯＳＦＥＴＱ₅を介し
て電源電圧Ｖ_CCに接続されている。第１の記憶素子ＭＣ
₁とＰ型ＭＯＳＦＥＴＱ₅との接続点は、第２のＮＯ
Ｒ回路ＮＯＲ₂の入力に接続されている。第２のＮＯＲ
回路ＮＯＲ₂の他方の入力端には、活性化信号の反転信
号ＣＥＢが接続されている。第２のＮＯＲ回路ＮＯＲ₂
の出力は、インバータＩＮＶ３の入力に接続されてい
る。インバータＩＮＶ３の出力はセンスアンプ回路３２
の充電用回路３６中の第１のＮＯＲ回路ＮＯＲ₁の入力
に接続されている。また、第１のＮＯＲ回路ＮＯＲ₁の
他方の入力にはセンスアンプ回路３０の入力接続点ＣＯ
Ｊに接続されている。なお、第１の記憶素子としては、
ＥＰＲＯＭ又は電気的，レーザ照射によりプログラム可
能なヒューズを用いてもよい。また、ＭＯＳＦＥＴＱ
₅に代えて抵抗素子を用いてもよい。

【００１６】次に、以上のように構成された第１の実施
例の動作について説明する。まず、活性化信号の反転信
号ＣＥＢが高レベルの場合、つまり半導体装置が非活性
化状態の場合は、第２のＮＯＲ回路ＮＯＲ₂の出力は他
の入力信号には依存せず低レベルとなり、ＩＮＶ３を介
して第１のＮＯＲ回路ＮＯＲ₁に高レベルが入力され
る。したがって、第１のＮＯＲ回路ＮＯＲ₁の出力は他
の入力には依存せず低レベルとなり、Ｎ型ＭＯＳＦＥＴ
Ｑ₃は非導通状態となる。その結果、充電用回路３６
が非活性化される。

【００１７】一方、活性化信号の反転信号ＣＥＢが低レ
ベルの場合、つまり半導体装置が活性化されている場合
は、第２のＮＯＲ回路は他の信号に依存することにな
る。したがって、まず、第１の記憶素子ＭＣ₁がＮ型エ
ンハンスメントＭＯＳＦＥＴの場合は、第１の記憶素子
ＭＣ₁はゲート接地電位Ｖ_SS2なので非導通状態とな
り、第２のＮＯＲ回路ＮＯＲ₂の入力はＰ型ＭＯＳＦＥ
ＴＱ₅によって高レベルとなる。したがって、第２の
ＮＯＲ回路ＮＯＲ₂の出力は他の入力に依存せず低レベ
ルとなり、インバータＩＮＶ３を介して第１のＮＯＲ回
路ＮＯＲ₁に高レベルが入力される。したがって、第１
のＮＯＲ回路ＮＯＲ₁の出力は低レベルとなりＮ型ＭＯ
ＳＦＥＴＱ₃は非導通状態となり、充電用回路３６は
非活性化状態となる。その結果、センスアンプ回路３０
の動作は全てバイアス回路１２によって行われることに
なる。

【００１８】信号ＣＥＢが低レベルの状態では、第１の
記憶素子ＭＣ₁がＮ型ディプリーションＭＯＳＦＥＴの
場合は、ゲート電圧は接地電位Ｖ_SS2であるが記憶素子
ＭＣ₁は導通状態となるため、相互伝達コンダクタンス
をＰ型ＭＯＳＦＥＴＱ₅と比較して十分大きく設計す
れば、第２のＮＯＲ回路ＮＯＲ₂の入力は低レベルとな
る。この時、第２のＮＯＲ回路ＮＯＲ₂の出力は高レベ
ルとなり、ＩＮＶ３を介して第１のＮＯＲ回路ＮＯＲ₁
に低レベルが入力される。したがって、充電用回路３６
は活性化され、第１のＮＯＲ回路ＮＯＲ₁のもう１つの
入力であるＣＯＪのデータに応じて高レベルか、または
低レベルを出力し、これに応じてＮ型ＭＯＳＦＥＴＱ
₃も導通状態または非導通状態となる。この時のセンス
アンプ回路３０の動作については、従来の装置（図７）
と同一である。

【００１９】図３には、メモリセルが導通状態から非導
通状態へ変化した時の各部の電位が示されている。図に
おいて、上段が電源電圧５Ｖにおいて最適設計した時の
波形（従来例）であり、下段の点線は電源電圧５Ｖで最
適設計したものを電源電圧３Ｖで動作させた時の波形
（従来例）、下段の実線は第１の記憶素子ＭＣ₁をＮ型
ディプリーションＭＯＳＦＥＴにした時の電源電圧３Ｖ
における各部の電位波形（本実施例）である。

【００２０】図３上段の電源電圧５Ｖの波形において、
従来例で示した通り、選択されたメモリセルが非導通の
場合は、列線１８が充電され、センスアンプ回路１０の
出力ＳＡは高レベルとなり、リファレンスアンプ２２と
の電位差が差動アンプ２４に入力され、その結果、信号
ＯＵＴが出力される。これを電源電圧だけを５Ｖから３
Ｖに変更すると、下段の点線に示すような波形になる。
すなわち、この波形は電源電圧が下がることによりバイ
アス回路１２のＰ型ＭＯＳＦＥＴＱ₂の相互伝達コン
ダクタンスが低下し、列線１８の充電に時間がかかって
いることを示している。

【００２１】これに対し、本実施例によれば、第１の記
憶素子ＭＣ₁を半導体装置の製造工程において、Ｎ型デ
ィプリーションＭＯＳＦＥＴにすることにより、充電用
回路３６が活性化され、下段の実線で示すような特性を
得ることができ、電源電圧５Ｖの波形と比較してもスピ
ードの差は全く見られない。

【００２２】図２には、本発明の第２の実施例の半導体
装置の構成が示されている。なお、第１の実施例と同一
の箇所は、同一の符号を付け説明を省略する。この実施
例は、第１の実施例の制御回路３２に代えて制御回路４
２を備えている。すなわち、制御回路４２においては、
第１のＮＡＮＤ回路ＮＡＮＤ₁の入力に、第１の記憶素
子ＭＣ₁とＰ型ＭＯＳＦＥＴＱ₅との接続点と、活性
化信号ＣＥとが供給される。そして、制御回路４２の出
力はセンスアンプ回路３０の第１のＮＯＲ回路ＮＯＲ₁
に入力される。

【００２３】次に、上記のように構成された第２の実施
例の動作について説明する。まず、活性化信号ＣＥが低
レベルの場合、つまり半導体装置が非活性化状態の場合
は、第１のＮＡＮＤ回路ＮＡＮＤ₁の出力は信号ＣＥ以
外の信号に依存せず高レベルとなり、第１のＮＯＲ回路
ＮＯＲ₁の出力は低レベルとなり、Ｎ型ＭＯＳＦＥＴＱ
₃は非導通状態となる。したがって、充電用回路３６は
非活性化状態となる。

【００２４】一方、活性化信号ＣＥが高レベルの場合、
つまり半導体装置が活性化状態の場合は、第１のＮＡＮ
Ｄ回路ＮＡＮＤ₁は信号ＣＥ以外の信号に依存するよう
になる。したがって、まず、第１の記憶素子ＭＣ₁がＮ
型ディプリーションＭＯＳＦＥＴの場合、第１の記憶素
子ＭＣ₁のゲート電圧は接地電位Ｖ_SS2ではあるが、導
通状態となり、第１の記憶素子ＭＣ₁の相互伝達コンダ
クタンスをＰ型ＭＯＳＦＥＴＱ₅と比較して十分大き
く設計すれば、第１のＮＡＮＤ回路ＮＡＮＤ₁の入力は
低レベルとなる。この場合、第１のＮＡＮＤ回路ＮＡＮ
Ｄ₁の出力は必ず高レベルとなり、第１のＮＯＲ回路Ｎ
ＯＲ₁の出力は低レベルになる。この際、Ｎ型ＭＯＳＦ
ＥＴＱ₃は非導通状態となり、充電用回路３６は非活
性化状態となり動作しない。したがって、センスアンプ
回路３０の動作は全てバイアス回路１２に依存すること
になる。

【００２５】第１の記憶素子ＭＣ₁がＮ型エンハンスメ
ントＭＯＳＦＥＴの場合は、第１の記憶素子ＭＣ₁のゲ
ート電圧は接地電位Ｖ_SS2であるので非導通状態とな
り、第１のＮＡＮＤ回路ＮＡＮＤ₁の入力は、Ｐ型ＭＯ
ＳＦＥＴＱ₅によって高レベルとなる。この際、活性
化信号ＣＥも高レベルであるので、第１のＮＡＮＤ回路
ＮＡＮＤ₁の出力は低レベルとなり、第１のＮＯＲ回路
に入力される。したがって、充電用回路３６は活性化さ
れ、第１のＮＯＲ回路ＮＯＲ₁のもう１つの入力である
ＣＯＪのデータに応じて高レベルか低レベルを出力す
る。これに対応して、Ｎ型ＭＯＳＦＥＴＱ₃も導通状
態又は非導通状態となる。この時のセンスアンプ回路３
０の動作については、従来例と同一である。

【００２６】

【発明の効果】以上説明したように本発明は、列線に並
列接続されたメモリセルにバイアス電圧を印加するバイ
アス回路と、列線を充，放電するための充電用回路とを
備え、これらバイアス回路及び充電用回路によってメモ
リセルの導通，非導通状態を変化させることによりメモ
リセル内のデータを読み出す半導体装置において、所定
の情報が記憶された制御用記憶素子を備え、制御用記憶
素子に記憶された情報に基づいて充電用回路の活性，非
活性化を制御する制御回路を備えているため、動作電源
（電圧）が異なっても常に最適な動作特性が得られると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の構成
を示すの回路図。

【図２】本発明の第２の実施例に係る半導体装置の構成
を示すの回路図。

【図３】本発明及び従来例の各部の電位を示す波形図。

【図４】Ｎ型エンハンスメントＭＯＳＦＥＴの記憶素子
断面図。

【図５】Ｎ型ディプリーションＭＯＳＦＥＴの記憶素子
断面図。

【図６】図４及び図５に示した記憶素子の特性図。

【図７】従来の半導体装置の構成を示す回路図。

【符号の説明】

１２バイアス回路１６アドレス遷移検出回路１８列線２０メモリセルブロック３６充電用回路３０センスアンプ回路３２，４２制御回路Ａ₁〜Ａ_m 入力パッドＢ₁〜Ｂ_m アドレスバッファＱ₁〜Ｑ₅，Ｍ₁〜Ｍ₁₆，ＭＣ₁ ＭＯＳＦＥＴＩＮＶ１〜ＩＮＶ３インバータ回路ＮＯＲ１，ＮＯＲ２ＮＯＲ回路ＮＡＮＤ₁ ＮＡＮＤ回路Ｘ₁〜Ｘ₁₆ データ信号ＣＥ，ＣＥＢ半導体装置活性化信号

Claims

【特許請求の範囲】

【請求項１】列線に並列接続されたメモリセルにバイ
アス電圧を印加するバイアス回路と、前記列線を充，放
電するための充電用回路とを備え、これらバイアス回路
及び充電用回路によって前記メモリセルの導通，非導通
状態を変化させることにより前記メモリセル内のデータ
を読み出す半導体装置において、所定の情報が記憶された制御用記憶素子を備え、前記制
御用記憶素子に記憶された情報に基づいて前記充電用回
路の活性，非活性化を制御する制御回路を備えたことを
特徴とする半導体装置。
【請求項２】前記半導体装置が、アドレス信号の変化
を検出してパルス状の信号を発生するアドレス遷移検出
回路を備え、前記バイアス回路が、第１のデータ出力端子と前記列線
との間に設けられた第１のＭＯＳＦＥＴと、第１の電源
と前記第１のデータ出力端子との間に設けられた負荷と
して働く第２のＭＯＳＦＥＴと、入力が前記列線に出力
が前記第１のＭＯＳＦＥＴのゲートに接続された第１の
インバータとから成り、前記充電用回路が、前記第１の電源に接続された第４の
ＭＯＳＦＥＴと、前記列線と前記第４のＭＯＳＦＥＴと
の間に接続された第３のＭＯＳＦＥＴと、１入力が前記
列線に、出力が前記第３のＭＯＳＦＥＴのゲートに接続
された第１のＮＯＲ回路とを備え、前記第４のＭＯＳＦ
ＥＴのゲートに前記アドレス遷移検出回路の出力が接続
され、前記制御用記憶素子が、前記メモリセルと同様の構造を
有し、ゲートが前記接地電源に接続されており、前記制御回路が、前記第１の電源と前記第２のデータ出
力端子との間に設けられた負荷として働く第５のＭＯＳ
ＦＥＴを有し、前記制御回路の出力が前記第１のＮＯＲ回路の入力に接
続されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記制御回路が、前記第５のＭＯＳＦＥ
Ｔに代えて、抵抗素子を備えたことをを特徴とする請求
項２記載の半導体装置。
【請求項４】前記制御用記憶素子が電気的に書き込み
のできるＥＰＲＯＭと同様の構造を有することを特徴と
する請求項２又は３記載の半導体装置。
【請求項５】前記制御回路が、前記制御用記憶素子に
代えて、電気的に又はレーザ照射によりプログラ可能な
ヒューズを備えたことを特徴とする請求項２又は３記載
の半導体装置。