JPH05181668A - デジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 外部の上位プロセッサと内部のマイクロプロ
グラムとがＤＳＰ内部のフラグレジスタのフラグのセッ
ト及びリセットを互いに競合することなく確実に行うこ
とができるようにする。 【構成】 マイクロプログラム記憶手段はＤＳＰの機
能、すなわちアルゴリズムを規定するマイクロプログラ
ムを格納する。係数記憶手段はマイクロプログラムの実
行時に利用される係数を格納する。フラグ記憶手段はマ
イクロプログラムの分岐等を指示するフラグを格納す
る。従って、係数利用手段はマイクロプログラムによっ
て規定されるアルゴリズム及びフラグに応じたデジタル
信号演算処理を係数を利用しながら行う。フラグ制御手
段は、外部のプロセッサから入力されるフラグのセット
信号又はリセット信号と、デジタル信号演算処理の途中
で係数利用手段から出力されるフラグのセット信号又は
リセット信号とが互いに競合しないように両者のセット
信号又はリセット信号がフラグ記憶手段に入力するタイ
ミングを調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、楽音信号や音声信号
等をデジタル化して処理するのに適したデジタル信号処
理プロセッサに関する。

【０００２】

【従来の技術】デジタル信号処理プロセッサ（ＤＳＰ：
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）
は、オーディオ分野では、リバーブレータ（残響付加装
置）、イコライザ、ミキサ等に使用されたり、再帰型
（ＩＩＲ：Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓ
ｐｏｎｓｅ）フィルタ、非再帰型（ＦＩＲ：Ｆｉｎｉｔ
ｅＩｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ等の各
種デジタルフィルタを構成するのに使用されている。ま
た、ＤＳＰは電子楽器の音源、エンベロープ発生回路又
は残響（リバーブ）効果装置等にも用いられている。ま
た、この他にも精密制御装置、高品位ＴＶ又はデジタル
ＶＴＲなどの多岐の分野で利用されている。

【０００３】一方、電子楽器はエレクトロニクス技術及
びデジタル技術の急速な発展に伴ってその性能を大幅に
向上しつつあり、「電子楽器は自然楽器に比べて音色が
もの足りない」という欠点も克服し、さらに進歩発展し
ている。その中でも特に、デジタル信号処理プロセッサ
（ＤＳＰ）の出現及びその処理速度の高速性能等によっ
て、電子楽器は、より表現力が豊かになり、多彩な楽音
を合成することができるようになってきた。

【０００４】一般にＤＳＰは、基本アルゴリズムとなる
マイクロプログラムを格納するマイクロプログラムレジ
スタと、積和演算を高速で実行するための乗算器、アキ
ュムレータ（累算器）、シフトレジスタ、データＲＡ
Ｍ、上記乗算器などに所定の係数を供給するための係数
レジスタ及びマイクロプログラムの分岐等を指示するフ
ラグを格納するフラグレジスタとから構成される。

【０００５】このＤＳＰをデジタルフィルタ、音源、エ
ンベロープ発生回路や残響効果装置等として機能させる
場合には、マイクロプログラムレジスタ内のマイクロプ
ログラムや係数レジスタ内の係数の内容をそれぞれの機
能に応じたものに設定し、さらにその特性を時間的に変
化させるために、係数やフラグレジスタの内容を順次変
化させる必要があった。

【０００６】例えば、ＤＳＰをエンベロープ発生器とし
て機能させ、図５のようなエンベロープ信号を発生させ
ようとした場合、マイクロプログラムレジスタ内のマイ
クロプログラムや係数レジスタ内の係数の内容をエンベ
ロープ発生器の機能に応じたものに設定し、図６のよう
なフラグレジスタの内容を順次書換える必要がある。こ
のフラグレジスタはＤＳＰ内部のマイクロプログラムを
分岐又はジャンプさせるためのフラグＦ０〜Ｆ５を格納
するものである。

【０００７】図６のフラグレジスタのフラグＦ０及びＦ
１は外部の上位プロセッサによってセットされるフラグ
であり、ＤＳＰ内部のマイクロプログラムによってセッ
トされることはない。すなわち、フラグＦ０はノートオ
ン信号ＮＯＴＥ ＯＮの出力を検出した外部の上位プロ
セッサによってセットされ、フラグＦ１はノートオフ信
号ＮＯＴＥ ＯＦＦの出力を検出した外部の上位プロセ
ッサによってセットされるだけである。但し、ＤＳＰ内
部のマイクロプログラムはこのフラグＦ０及びＦ１の内
容を読み出し、これに応じた処理を行った後にリセット
を行う。

【０００８】フラグＦ２〜Ｆ５はＤＳＰ内部のマイクロ
プログラムの現在の演算状態に応じて、マイクロプログ
ラム自身によってセット及びリセットされるフラグであ
り、外部の上位プロセッサによってセット及びリセット
されることはない。すなわち、フラグＦ２は、フラグＦ
０がセットされた後（すなわちノートオン信号ＮＯＴＥ
ＯＮが出力した後）に、そのフラグＦ０の内容を読み
出したＤＳＰ内部のマイクロプログラムによってセット
され、ＤＳＰの演算状態がアタックタイムａｔｔａｃｋ
におけるンベロープ信号波形の演算状態にあることを示
すものである。フラグＦ３はアタックタイムａｔｔａｃ
ｋの演算が終了した後にＤＳＰ内部のマイクロプログラ
ムによってセットされ、ＤＳＰの演算状態が次のディケ
ィタイムｄｅｃａｙにおけるエンベロープ信号波形の演
算状態にあることを示すものである。

【０００９】フラグＦ４はディケィタイムｄｅｃａｙの
演算が終了した後にＤＳＰ内部のマイクロプログラムに
よってセットされ、ＤＳＰの演算状態が次のサスティン
タイムｓｕｓｔａｉｎにおけるエンベロープ信号波形の
演算状態にあることを示すものである。フラグＦ５はフ
ラグＦ１がセットされた後（すなわちノートオフ信号Ｎ
ＯＴＥ ＯＦＦが出力した後）に、そのフラグＦ１の内
容を読み出したＤＳＰ内部のマイクロプログラムによっ
てセットされ、ＤＳＰの演算状態が次のリリースタイム
ｒｅｌｅａｓｅにおけるエンベロープ信号波形の演算状
態にあることを示すものである。

【００１０】

【発明が解決しようとする課題】このように従来は、Ｄ
ＳＰ内部のマイクロプログラムがフラグレジスタの各フ
ラグＦ０〜Ｆ５の内容を読み出し、セットされているフ
ラグＦ０〜Ｆ５の内容に応じて各種の演算を行ってい
る。そして、フラグＦ０，Ｆ１のセット処理について
は、外部プロセッサが行い、フラグＦ２〜Ｆ５のセット
及びリセット処理についてはＤＳＰ内部のマイクロプロ
グラム自身が行っている。

【００１１】すなわち、フラグＦ２がセットされてから
フラグＦ３がセット（フラグＦ２がリセット）されるま
での時間（アタックタイムａｔｔａｃｋ）、フラグＦ３
がセットされてからフラグＦ４がセット（フラグＦ３が
リセット）されるまでの時間（ディケィタイムｄｅｃａ
ｙ）、及びフラグＦ５がセットされてからリセットされ
るまでの時間（リリースタイムｒｅｌｅａｓｅ）はエン
ベロープ波形の種類によって特定された所定値である。
一方、フラグＦ０及びＦ１がセット及びリセットされる
タイミング、フラグＦ２及びＦ５がセットされるタイミ
ング、及びフラグＦ４がリセットされるタイミングは、
演奏者の鍵操作、すなわちノートオン信号ＮＯＴＥ Ｏ
Ｎ及びノートオフ信号ＮＯＴＥ ＯＦＦの出力に依存
し、任意（ランダム）である。

【００１２】従って、フラグＦ０，Ｆ１のリセット及び
フラグＦ２〜Ｆ５のセット及びリセットはＤＳＰ内部の
マイクロプログラムによって実効されるので、これらの
フラグＦ０，Ｆ１のリセット及びフラグＦ２〜Ｆ５のセ
ット及びリセットのタイミングが競合することはない
が、フラグＦ０及びＦ１のセットはＤＳＰ内部のマイク
ロプログラムとは別個に独立した外部プロセッサによっ
て行われるため、フラグＦ２〜Ｆ５のセット及びリセッ
トのタイミングとフラグＦ０及びＦ１のセットのタイミ
ングとが競合することがある。すなわち、フラグレジス
タのアクセスが競合することがある。

【００１３】例えば、ディケィタイムｄｅｃａｙの終了
時点が近づきＤＳＰ内部のマイクロプログラムがフラグ
Ｆ３をリセットし、フラグＦ４をセットしようとしてい
る時に、ほぼ同時に外部プロセッサがフラグＦ１をセッ
トしようした場合、ＤＳＰ内部のマイクロプログラム及
び外部の上位プロセッサの処理に支障が生じ、セット又
はリセットが行えなくなり、ＤＳＰの処理に支障をきた
し、ＤＳＰの高速処理性能が低下するという問題を有し
ていた。

【００１４】この発明は上述の点に鑑みてなされたもの
であり、外部の上位プロセッサと内部のマイクロプログ
ラムとがＤＳＰ内部のフラグレジスタのフラグのセット
及びリセットを互いに競合することなく確実に行うこと
のできるデジタル信号処理プロセッサを提供することを
目的とする。

【００１５】

【課題を解決するための手段】この発明に係るデジタル
信号処理プロセッサは、アルゴリズムを規定するマイク
ロプログラムを格納するマイクロプログラム記憶手段
と、係数を格納する係数記憶手段と、前記マイクロプロ
グラムの分岐等を指示するフラグを格納するフラグ記憶
手段と、前記マイクロプログラムによって規定されるア
ルゴリズム及び前記フラグに応じたデジタル信号演算処
理を前記係数を利用しながら行う係数利用手段と、外部
のプロセッサから入力される前記フラグのセット信号又
はリセット信号と、前記デジタル信号演算処理の途中で
前記係数利用手段から出力される前記フラグのセット信
号又はリセット信号とが互いに競合しないように両者の
前記セット信号又は前記リセット信号が前記フラグ記憶
手段に入力するタイミングを調整するフラグ制御手段と
を有することを特徴とするものである。

【００１６】

【作用】この発明では、マイクロプログラム記憶手段は
ＤＳＰの機能、すなわちアルゴリズムを規定するマイク
ロプログラムを格納する。係数記憶手段はマイクロプロ
グラムの実行時に利用される係数を格納する。フラグ記
憶手段はマイクロプログラムの分岐等を指示するフラグ
を格納する。従って、係数利用手段はマイクロプログラ
ムによって規定されるアルゴリズム及びフラグに応じた
デジタル信号演算処理を係数を利用しながら行う。

【００１７】フラグ記憶手段に格納されているフラグの
セット及びリセットは、外部のプロセッサとデジタル信
号演算処理を行っている係数利用部とが互いに独立して
行うことができるので、両者のセット信号及びリセット
信号が競合することがあり得る。そこで、本発明では、
フラグ制御手段を設け、両者のフラグのセット信号及び
リセット信号が互いに競合しないようにセット信号及び
リセット信号がフラグ記憶手段に入力するタイミングを
調整している。フラグのセット信号及びリセット信号が
競合するのは、これらの信号がフラグ記憶手段に同時に
入力するからである。従って、本発明のように両者のフ
ラグのセット信号及びリセット信号のタイミングを調
整、すなわち異ならせることによって、競合をさけるこ
とができる。

【００１８】このとき、係数利用部はマイクロプログラ
ムによって規定されるアルゴリズムに従ってフラグのセ
ット信号及びリセット信号を規則正しく出力し、外部プ
ロセッサはフラグのセット信号及びリセット信号をラン
ダムに出力する。そこで、本発明の推奨される実施の態
様では、フラグ制御手段は、外部プロセッサからランダ
ムに出力されるセット信号及びリセット信号を一時的に
記憶し、そのセット信号及びリセット信号を係数利用部
がセット信号及びリセット信号を出力しない所定のタイ
ミングまで遅延させてからフラグ記憶手段に出力する。
すなわち、フラグ制御手段は、外部プロセッサからラン
ダムに出力されるセット信号及びリセット信号を係数利
用部から出力されるセット信号及びリセット信号と同じ
ように規則正しく出力するようにその出力タイミングを
変更し、両者のフラグのセット信号又はリセット信号が
競合することのないようにする。

【００１９】

【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図２はこの発明に係るデジタル信号処
理プロセッサを音源として使用した場合の電子楽器のハ
ードウェア構成を示すブロック図である。この実施例に
おいて、電子楽器全体の制御は、マイクロプロセッサユ
ニット（ＭＰＵ）２０と、システムプログラムや各種パ
ラメータ等を格納するプログラムメモリ（ＲＯＭ）２１
と、各種データを一時的に格納し、ワーキングエリアと
して用いられるワーキングメモリ（ＲＡＭ）２２とを含
むマイクロコンピュータシステムによって行われる。こ
のマイクロコンピュータシステムには、データ及びアド
レスバス２８を介して、鍵スイッチ回路２４、鍵タッチ
検出回路２５、音色等選択スイッチ回路２６及び音源２
７等の各種装置が接続されており、これらの各装置はマ
イクロコンピュータによって制御される。

【００２０】鍵盤２３は発音すべき楽音の音高を選択す
るための複数の鍵を備えたものであり、各鍵に対応して
鍵スイッチ回路２４及び鍵タッチ検出回路２５が接続さ
れる。鍵スイッチ回路２４は発生すべき楽音の音高を指
定する鍵盤２３のそれぞれの鍵に対応して設けられた複
数のキースイッチからなり、鍵盤２３の押鍵又は離鍵状
態を検出し、離鍵から押鍵への変化に対応してキーオン
イベント信号を出力し、押鍵から離鍵への変化に対応し
てキーオフイベント信号を出力し、かつ各キーイベント
に対応する鍵を示すキーコード信号を出力する。この鍵
スイッチ回路２４の各出力に基づき押圧鍵検出処理及び
押圧鍵を複数の発音チャンネルのいずれかに割り当てる
ための発音割当て処理がマイクロコンピュータシステム
によって行われ、必要に応じて押し下げ時の押鍵操作速
度を判別してイニシャルタッチデータ等を生成する処理
も行われる。

【００２１】鍵タッチ検出回路２５は鍵盤２３の各鍵に
関連して、鍵押圧持続時における押圧力を検出してアフ
タタッチデータを出力するアフタタッチセンサを内蔵し
ている。音色等選択スイッチ回路２６は、音色、音量、
音高、効果等を選択・設定・制御するための各種操作子
を含む操作パネル上に設けられており、ピアノ、オルガ
ン、バイオリン、金管楽器、ギター等の各種自然楽器に
対応する音色やその他各種の音色を選択するものであ
り、音色選択信号を出力する。

【００２２】音源２７は、複数のチャンネルで楽音信号
の同時発生が可能であり、データ及びアドレスバス２８
を経由して与えられる各チャンネルに割り当てられた鍵
のキーコード、キーオン信号、キーオフ信号、イニシア
ルタッチデータ、アフタタッチデータ、音色選択信号及
びその他のデータを入力し、これらの各種データに基づ
き楽音信号を発生する。

【００２３】音源２７から発生されたデジタルの楽音信
号はサウンドシステム３５内のデジタル／アナログ変換
器（図示せず）によって、アナログの楽音信号に変換さ
れる。サウンドシステム３５はスピーカ及び増幅器等で
構成され、音源２７からのデジタルの楽音信号に応じた
楽音を発生する。

【００２４】この実施例では、音源２７がデジタル信号
処理プロセッサ（ＤＳＰ）で構成されている。以下、音
源２７を音源用ＤＳＰ２７とする。音源用ＤＳＰ２７は
インターフェイス回路３１、マイクロプログラム記憶手
段３２、係数利用部３３及び係数記憶手段３４から構成
される。

【００２５】インターフェイス回路３１はマイクロプロ
セッサシステムと音源用ＤＳＰ２７との間のデータ入出
力用のインターフェイスであり、第１及び第２の転送バ
ッファで構成される。マイクロプログラム記憶手段３２
は音源用のマイクロプログラムを格納するものであり、
多段構成のシフトレジスタから構成される。マイクロプ
ログラムはデータ及びアドレスバス２８及びインターフ
ェイス回路３１を介して外部のＭＰＵ（外部プロセッ
サ）２０によって書き込まれる。係数利用部３３は、積
和演算を高速で実行するための乗算器、アキュムレータ
（累算器）、シフトレジスタ、データＲＡＭ、フラグレ
ジスタ及び乱数発生器等から構成される。係数利用部３
３の構成は従来のものと同じなので、その説明は省略す
る。係数記憶手段３４は、音源用の係数を格納するもの
であり、マイクロプログラム記憶手段３２と同様に多段
構成のシフトレジスタから構成される。なお、マイクロ
プログラム記憶手段３２及び係数記憶手段３４はＲＡＭ
から構成される場合もある。

【００２６】図１は図２のマイクロプログラム記憶手段
３２及び係数利用部３３の一部の詳細構成を示す図であ
る。マイクロプログラム記憶用シフトレジスタ１２は、
１２８段のシフトレジスタで構成されおり、各シフトレ
ジスタにはプログラムデータＰＤとして１２８ステップ
（Ａ０００〜Ａ１２７）のプログラムデータが格納され
ている。このマイクロプログラム記憶用シフトレジスタ
１２内のプログラムデータＡ０００〜Ａ１２７はシフト
パルス発生回路１４の発生するシフトパルスＳＰによっ
て随時読み出され、プログラムデコーダ１３及びセレク
タ回路１１の入力端子Ａに出力される。

【００２７】セレクタ回路１１は、マイクロプログラム
記憶用シフトレジスタ１２の最下段（０段目）から出力
されるマイクロプログラムデータを入力端子Ａに、外部
プロセッサ２０から出力されるプログラム書き換えデー
タＤＴ１をインターフェイス３１、データ及びアドレス
バス２８を介して入力端子Ｂに、また外部プロセッサ２
０から出力されるプログラム書き換え信号ＳＥを選択端
子ＳＢにそれぞれ入力し、プログラム書き換え信号ＳＥ
がローレベル“０”の場合に入力端子Ａのプログラムデ
ータＡ０００〜Ａ１２７を、ハイレベル“１”の場合に
入力端子Ｂのプログラム書き換えデータＤＴ１をマイク
ロプログラム記憶用シフトレジスタ１２の最上段（１２
８段目）に供給する。

【００２８】従って、セレクタ回路１１にローレベル
“０”のプログラム書き換え信号ＳＥが入力している場
合には、マイクロプログラム記憶用シフトレジスタ１２
はプログラムデータＡ０００〜Ａ１２７を次々と巡回さ
せ、ハイレベル“１”のプログラム書き換え信号ＳＥが
入力している場合には、マイクロプログラム記憶用シフ
トレジスタ１２のプログラムデータＡ０００〜Ａ１２７
は順番に新しいマイクロプログラムに書き換えられる。

【００２９】シフトパルス発生回路１４は、マイクロプ
ログラム記憶用シフトレジスタ１２を順次シフトさせる
ためのシフトパルスＳＰを発生するものである。シフト
パルス発生回路１４の発生するシフトパルスの周期がＤ
ＳＰの動作速度を決定する。また、このシフトパルスＳ
Ｐによってマイクロプログラム記憶用シフトレジスタ１
２がプログラムデータＡ０００からプログラムデータＡ
１２７までを出力するのに要する時間が、ＤＳＰの一サ
ンプリング周期に相当する。

【００３０】プログラムデコーダ１３はマイクロプログ
ラム記憶用シフトレジスタ１２からのプログラムデータ
Ａ０００〜Ａ１２７、係数記憶手段３４からの係数及び
フラグ制御回路１９からフラグレジスタ１０のフラグの
状態（セットされているか、リセットされているか）を
入力し、プログラムデータＡ０００〜Ａ１２７を解釈
し、各係数及びフラグの状態を参照して、ＤＳＰ内の各
部分に制御信号を出力する。なお、この制御信号の一部
は、後述するフローチャートで示されるとおり、フラグ
制御回路１９にも出力され、フラグ制御回路１９はこの
制御信号に基づいてフラグレジスタ１０のフラグをセッ
トしたり、リセットしたりして、その状態を書き換え
る。

【００３１】分周器１５は、シフトパルス発生回路１４
からのシフトパルスＳＰを入力し、それを分周して、マ
イクロプログラム記憶用シフトレジスタ１２がプログラ
ムデータＡ０００を出力し始めてからプログラムデータ
Ａ１２７を出力し終わるまでの一周期と同じ周期で出力
されるタイミング信号ＳＹＮＣをラッチ回路１６及びゲ
ート回路１７に出力する。

【００３２】ラッチ回路１６は外部プロセッサ２０から
のフラグのセットを要求するフラグセット信号ＦＳと、
フラグのリセットを要求するフラグリセット信号ＦＲ
と、フラグレジスタ１０内のどのフラグをセット又はリ
セットするのかを指示するフラグ番号ＦＮとを入力し、
入力時点におけるそれらの信号（フラグセット信号ＦＳ
又はフラグリセット信号ＦＲ及びフラグ番号ＦＮ）をラ
ッチする。そして、ラッチ回路１６は、分周器１５から
のタイミング信号ＳＹＮＣの入力に応じて、ラッチして
いたデータをリセットする。なお、オア回路１８は、フ
ラグセット信号ＦＳ又はフラグリセット信号ＦＲの入力
を検出し、それに基づいたラッチ信号をラッチ回路１６
に出力するゲートとして機能する。

【００３３】ゲート回路１７は、分周器１５からのタイ
ミング信号ＳＹＮＣに応じてラッチ回路１６にラッチさ
れているフラグセット信号ＦＳ又はフラグリセット信号
ＦＲ及びフラグ番号ＦＮをフラグ制御回路１９に出力す
る。

【００３４】フラグ制御回路１９は、プログラムデコー
ダ１３、ゲート回路１７及びフラグレジスタ１０に接続
されており、プログラムデコーダ１３からの制御信号に
基づいてフラグレジスタ１０内のフラグをセット又はリ
セットしたり、フラグの状態をプログラムデコーダ１３
に出力したりする。また、フラグ制御回路１９は、タイ
ミング信号ＳＹＮＣの出力に同期してゲート回路１７か
ら出力されるフラグセット信号ＦＳ又はフラグリセット
信号ＦＲ及びフラグ番号ＦＮに応じて、フラグ番号ＦＮ
で指示されるフラグのセット又はリセットを行う。

【００３５】フラグレジスタ１０は、図６と同じよう
に、各フラグＦ０〜Ｆ５がレジスタの１ビットに対応付
けられている。各フラグは、そのビットがハイレベル
“１”の時にセットされた状態であり、ローレベル
“０”の時にリセットされた状態である。なお、図６の
フラグ数は一例であり、この他にもいくつかの制御状態
を示すフラグが存在する。

【００３６】次に、図１の動作を図３のタイミングチャ
ート図を用いて説明する。まず、ＤＳＰが通常のエンベ
ロープ発生器として動作している場合には、セレクタ回
路１１には、ローレベル“０”のプログラム書き換え信
号ＳＥが入力しており、マイクロプログラム記憶用シフ
トレジスタ１２のプログラムデータＰＤはシフトパルス
発生回路１４のシフトパルスに同期して次々とセレクタ
回路１１を介して巡回している。例えば、図３に示すよ
うに、時刻ｔ１でマイクロプログラム記憶用シフトレジ
スタ１２はプログラムデータＡ０００をプログラムデコ
ーダ１３及びセレクタ回路１１の入力端子Ａに出力し、
以後シフトパルスＳＰの立下りに同期した形で順番にプ
ログラムデータＡ００１〜Ａ１２７を出力する。そし
て、マイクロプログラム記憶用シフトレジスタ１２は時
刻ｔ４で再びプログラムデータＡ０００を出力するよう
になる。

【００３７】このとき、分周器１５はシフトパルス発生
回路１４のシフトパルスＳＰを分周し、タイミング信号
ＳＹＮＣを出力する。このタイミング信号ＳＹＮＣは、
マイクロプログラム記憶用シフトレジスタ１２がプログ
ラムデータＡ０００〜Ａ１２７を一巡して出力するのに
要する時間を一周期とする信号であり、時刻ｔ１及び時
刻ｔ４の一個前のシフトパルス、すなわちプログラムデ
ータＡ１２７の出力時点に同期している。

【００３８】図３のようにフラグセット信号ＦＳ又はフ
ラグリセット信号ＦＲ及びフラグ番号ＦＮが時刻ｔ２で
ラッチ回路１６に入力すると、ラッチ回路１６はその時
点におけるフラグセット信号ＦＳ又はフラグリセット信
号ＦＲ及びフラグ番号ＦＮをラッチする。図示していな
いが、ラッチ回路１６は、フラグセット信号ＦＳ又はフ
ラグリセット信号ＦＲ及びフラグ番号ＦＮを入力してか
ら次のタイミング信号ＳＹＮＣの立下り時刻ｔ４でリセ
ットされるまでの間、ラッチしているフラグセット信号
ＦＳ及びフラグリセット信号ＦＲの論理和信号をセット
／リセットＢＵＳＹ信号ＦＢとして外部プロセッサ２０
に帰還している。

【００３９】すなわち、ラッチ回路１６から出力される
セット／リセットＢＵＳＹ信号ＦＢがハイレベル“１”
の場合には、ラッチ回路１６に対して外部プロセッサ２
０からフラグセット信号ＦＳ又はフラグリセット信号Ｆ
Ｒが既に出力されているということなので、外部プロセ
ッサ２０はフラグレジスタ１０を再びアクセスすること
はない。逆にセット／リセットＢＵＳＹ信号ＦＢがロー
レベル“０”の場合は、外部プロセッサ２０はフラグレ
ジスタ１０をアクセスすることができる。

【００４０】ラッチ回路１６は、時刻ｔ２でフラグセッ
ト信号ＦＳ又はフラグリセット信号ＦＲ及びフラグ番号
ＦＮをラッチした後はタイミング信号ＳＹＮＣの立下り
時刻ｔ４までその値を保持し続け、タイミング信号ＳＹ
ＮＣの立下りに同期してラッチしていた値をリセットす
る。このとき、ゲート回路１７は、タイミング信号ＳＹ
ＮＣの立上りに同期してゲートを開き、ラッチ回路１６
にラッチされているフラグセット信号ＦＳ又はフラグリ
セット信号ＦＲ及びフラグ番号ＦＮをフラグセット信号
ＤＦＳ又はフラグリセット信号ＤＦＲ及びフラグ番号Ｄ
ＦＮとしてフラグ制御回路１９に出力する。すなわち、
分周器１５、ラッチ回路１６及びゲート回路１７は、外
部プロセッサ２０からＤＳＰに入力されたフラグセット
信号ＦＳ又はフラグリセット信号ＦＲ及びフラグ番号Ｆ
Ｎをタイミング信号ＳＹＮＣの出力時点まで遅延させる
働きをする。

【００４１】このとき、フラグ制御回路１９内には、プ
ログラムデコーダ１３からの制御信号とゲート回路１７
からのフラグ制御信号（フラグセット信号ＤＦＳ又はフ
ラグリセット信号ＤＦＲ及びフラグ番号ＤＦＮ）との間
には特に優先順位を設けてないので、両方の信号が競合
する場合があり得る。しかしながら、マイクロプログラ
ム記憶用シフトレジスタ１２内のマイクロプログラムの
プログラミング時にタイミング信号ＳＹＮＣの出力時
点、すなわちプログラムデータＡ１２７の出力時点でフ
ラグレジスタ１０をアクセスしないようにプログラムを
組み込んであるので、アクセス競合することはない。す
なわち、時刻ｔ１から時刻ｔ３までの間は、フラグ制御
回路１９はプログラムデコーダ１３からの制御信号によ
ってのみ制御され、時刻ｔ３から時刻ｔ４までの間は、
ラッチ回路１６及びゲート回路１７によって遅延された
フラグセット信号ＤＦＳ又はフラグリセット信号ＤＦＲ
及びフラグ番号ＤＦＮによってのみ制御されるようにな
っている。

【００４２】次に、本実施例のＤＳＰが図５のようなエ
ンベロープ信号を形成する場合の各ステップの処理内容
を図４のフローチャートを用いて説明する。 ステップ４０：フラグレジスタ１０のフラグＦ０がハイ
レベル“１”にセットされているかどうかを判定し、セ
ットされている（ＹＥＳ）場合は、ステップ４１に進
み、セットされていない（ＮＯ）場合はステップ４２に
進む。すなわち、このステップ４０では、ＭＰＵ２０か
らＤＳＰに対してノートオン信号ＮＯＴＥＯＮが出力さ
れたかどうかを検出する。

【００４３】ステップ４１：ステップ４０でフラグＦ０
がセットされていたので、次のノートオン信号ＮＯＴＥ
ＯＮの入力に備えて、まずフラグＦ０をリセットす
る。そして、フラグＦ２だけをセットし、他のフラグＦ
３，Ｆ４，Ｆ５をリセットし、これ以降のＤＳＰの処理
を図５のエンベロープ信号のアタックタイムａｔｔａｃ
ｋの波形作成処理に変更して、次のステップ４２に進
む。

【００４４】ステップ４２：フラグレジスタ１０のフラ
グＦ１がハイレベル“１”にセットされているかどうか
を判定し、セットされている（ＹＥＳ）場合は、ステッ
プ４３に進み、セットされていない（ＮＯ）場合はステ
ップ４４に進む。すなわち、このステップ４２では、Ｍ
ＰＵ２０からＤＳＰに対してノートオフ信号ＮＯＴＥＯ
ＦＦが出力されたかどうかを検出する。

【００４５】ステップ４３：ステップ４２でフラグＦ１
がセットされていたので、次のノートオフ信号ＮＯＴＥ
ＯＦＦの入力に備えて、まずフラグＦ１をリセットす
る。そして、フラグＦ５だけをハイレベル“１”にセッ
トし、他のフラグＦ２，Ｆ３，Ｆ４をリセットし、これ
以降のＤＳＰの処理を図５のエンベロープ信号のリリー
スタイムｒｅｌｅａｓｅの波形作成処理に変更して、つ
ぎのステップ４４に進む。

【００４６】ステップ４４：フラグレジスタ１０のフラ
グＦ２がハイレベル“１”にセットされているかどうか
を判定し、セットされている（ＹＥＳ）場合は、ステッ
プ４５に進み、セットされていない（ＮＯ）場合はステ
ップ４８に進む。すなわち、このステップ４４は、ステ
ップ４１を通過したかどうかを判定するステップであ
る。

【００４７】ステップ４５：エンベロープ演算用レジス
タＥＮＶの値にアタックレートＡＲを加算する。すなわ
ち、アタックレートＡＲは図５のようなアタックタイム
ａｔｔａｃｋの波形を形成するためのデータであり、係
数記憶手段３４からエンベロープ波形の種類に応じたも
のが与えられる。

【００４８】ステップ４６：ステップ４５の処理を終え
た後のエンベロープ演算用レジスタＥＮＶの値が目標値
の１以上であるかどうかを判定し、１以上（ＹＥＳ）の
場合はステップ４７に進み、１よりも小さい（ＮＯ）場
合はステップ５６に進む。この目標値もエンベロープ波
形の種類に応じて係数記憶手段３４から与えられるもの
である。

【００４９】すなわち、エンベロープ演算用レジスタＥ
ＮＶの値が目標値１に達したということは、アタックタ
イムａｔｔａｃｋの波形演算が終了したことを意味す
る。 ステップ４７：ステップ４６でエンベロープ演算用レジ
スタＥＮＶが１以上であると判定されたということは、
アタックタイムａｔｔａｃｋの波形演算が終了したこと
を意味するので、このステップではフラグレジスタ１０
のフラグＦ２をリセットし、次のエンベロープ波形のデ
ィケィタイムｄｅｃａｙの処理に備えてフラグＦ３をハ
イレベル“１”にセットし、ステップ５６に進む。

【００５０】ステップ４８：フラグレジスタ１０のフラ
グＦ３がハイレベル“１”にセットされているかどうか
を判定し、セットされている（ＹＥＳ）場合は、ステッ
プ４９に進み、セットされていない（ＮＯ）場合はステ
ップ５２に進む。すなわち、このステップ４８は、ステ
ップ４５〜４７のアタックタイムａｔｔａｃｋの波形演
算処理が終了したかどうかを判定するステップである。

【００５１】ステップ４９：エンベロープ演算用レジス
タＥＮＶにディケィレートＤＲを乗算する。すなわち、
ディケィレートＤＲは図５のようなディケィタイムｄｅ
ｃａｙの波形を形成するためのデータであり、係数記憶
手段３４からエンベロープ波形の種類に応じたものが与
えられる。

【００５２】ステップ５０：ステップ４９の処理を終え
た後のエンベロープ演算用レジスタＥＮＶの値がサステ
ィンレベルＳＬ以下であるかどうかを判定し、サスティ
ンレベルＳＬ以下（ＹＥＳ）の場合はステップ５１に進
み、それよりも大きい（ＮＯ）場合はステップ５６に進
む。このサスティンレベルＳＬもエンベロープ波形の種
類に応じて係数記憶手段３４から与えられる。 ステップ５１：ステップ５０でエンベロープ演算用レジ
スタＥＮＶがサスティンレベルＳＬ以下であると判定さ
れたということは、ディケイタイムｄｅｃａｙの波形演
算が終了したことを意味するので、このステップでは、
フラグレジスタ１０のフラグＦ３をリセットし、次のサ
スティンタイムｓｕｓｔａｉｎのエンベロープ波形の処
理に備えてフラグＦ４をハイレベル“１”にセットし、
ステップ５６に進む。

【００５３】ステップ５２：フラグレジスタ１０のフラ
グＦ４がハイレベル“１”にセットされているかどうか
を判定し、セットされている（ＹＥＳ）場合は、ステッ
プ５３に進み、セットされていない（ＮＯ）場合はステ
ップ５４に進む。すなわち、このステップ５２は、ステ
ップ４９〜５１のディケィタイムｄｅｃａｙの波形演算
処理が終了したかどうかを判定するステップである。 ステップ５３：エンベロープ演算用レジスタＥＮＶの値
をサスティンレベルＳＬとし、ノートオフ信号ＮＯＴＥ
ＯＦＦが出力されるまでの間、図５のようなサスティ
ンタイムｓｕｓｔａｉｎの波形を形成する。

【００５４】ステップ５４：フラグレジスタ１０のフラ
グＦ５がハイレベル“１”にセットされているかどうか
を判定し、セットされている（ＹＥＳ）場合は、ステッ
プ５５に進み、セットされていない（ＮＯ）場合はステ
ップ５６に進む。すなわち、このステップ５４は、ステ
ップ４３を通過したかどうかを判定するステップでもあ
る。 ステップ５５：エンベロープ演算用レジスタＥＮＶの値
にリリースレートＲＲを乗算する。すなわち、リリース
レートＲＲは図５のようなリリースタイムｒｅｌｅａｓ
ｅの波形を形成するためのデータであり、エンベロープ
波形の種類に応じて係数記憶手段３４から与えられる。

【００５５】ステップ５６：上述のステップ４０〜５５
のいずれかの処理を経たエンブロープ演算用レジスタＥ
ＮＶの値をサウンドシステム３５に出力する。この値を
受けたサウンドシステムは、図５のようなエンベロープ
波形の楽音信号を発音処理する。

【００５６】上述のようなマイクロプログラムの各ステ
ップの処理によって図５のようなエンベロープ波形が出
力される。また、ＤＳＰはステップ５６の処理中にはフ
ラグレジスタ１０のフラグＦ０〜Ｆ５をセット／リセッ
トしたりしないので、この時に外部プロセッサ２０がフ
ラグレジスタ１０のフラグＦ０又はＦ１をセットする。
これによって、ＤＳＰと外部プロセッサとの間でフラグ
レジスタ１０を同時にアクセスするというようなアクセ
ス競合が起こることはなくなり、ＤＳＰはその演算処理
を支障なく行うことができるようになる。

【００５７】なお、上述の実施例では、フラグレジスタ
が６つのフラグＦ０〜Ｆ５を有する場合を例に説明した
が、フラグＦ０及びＦ１を省略し、フラグＦ２及びＦ５
のセットを外部プロセッサが直接行ない、リセットをＤ
ＳＰ内部で行うようにしてもよい。この場合でも、両者
のアクセスが競合することはない。

【００５８】なお、上述の実施例では、ＤＳＰを音源の
エンベロープ波形発生器として動作させる場合を例に説
明したが、オーディオ用、各種デジタルフィルタ用、電
子楽器のエンベロープ発生回路用、精密制御装置用、高
品位ＴＶ用又はデジタルＶＴＲ用などの多岐の分野で利
用されているＤＳＰに応用できることはいうまでもな
い。

【００５９】

【発明の効果】以上のようにこの発明によれば、フラグ
レジスタ内のフラグの書換えをＤＳＰの処理に支障をき
たすことなく確実に行うことができるという効果があ
る。

【図面の簡単な説明】

【図１】 図２のマイクロプログラム記憶手段と係数利
用部の一部との詳細構成を示す図である。

【図２】 この発明に係るデジタル信号処理プロセッサ
を音源として使用した場合の電子楽器の一実施例のハー
ドウェア構成を示すブロック図である。

【図３】 図１の動作を説明するためのタイミングチャ
ート図である。

【図４】 図１のＤＳＰが図５のようなエンベロープ信
号を形成する場合の処理内容を示すフローチャート図で
ある。

【図５】 ＤＳＰをエンベロープ発生器として機能させ
た場合にそのエンベロープ発生器の発生するエンベロー
プ信号を示す図である。

【図６】 ＤＳＰ内部に格納されているフラグレジスタ
の内容を示す図である。

【符号の説明】

１０…フラグレジスタ、１１…セレクタ回路、１２…マ
イクロプログラム記憶用シフトレジスタ、１３…プログ
ラムデコーダ、１４…シフトパルス発生回路、１５…分
周器、１６…ラッチ回路、１７…ゲート回路、１８…オ
ア回路、１９…フラグ制御回路、２０…マイクロプロセ
ッサユニット、２１…プログラムメモリ（ＲＯＭ）、２
２…ワーキングメモリ（ＲＡＭ）、２３…鍵盤、２４…
鍵スイッチ回路、２５…鍵タッチ検出回路、２６…音色
等選択スイッチ回路、２７…音源用ＤＳＰ、２８…デー
タ及びアドレスバス、３１…インターフェイス回路、３
２…マイクロプログラム記憶手段、３３…係数利用部、
３４…係数記憶手段、３５…サウンドシステム

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１０Ｋ 15/12

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アルゴリズムを規定するマイクロプログ
   ラムを格納するマイクロプログラム記憶手段と、 係数を格納する係数記憶手段と、 前記マイクロプログラムの分岐等を指示するフラグを格
   納するフラグ記憶手段と、 前記マイクロプログラムによって規定されるアルゴリズ
   ム及び前記フラグに応じたデジタル信号演算処理を前記
   係数を利用しながら行う係数利用手段と、 外部のプロセッサから入力される前記フラグのセット信
   号又はリセット信号と、前記デジタル信号演算処理の途
   中で前記係数利用手段から出力される前記フラグのセッ
   ト信号又はリセット信号とが互いに競合しないように両
   者の前記セット信号又は前記リセット信号が前記フラグ
   記憶手段に入力するタイミングを調整するフラグ制御手
   段とを有することを特徴とするデジタル信号処理プロセ
   ッサ。