JPH05175757A - 高周波電力増幅装置 - Google Patents
高周波電力増幅装置Info
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- JPH05175757A JPH05175757A JP35727891A JP35727891A JPH05175757A JP H05175757 A JPH05175757 A JP H05175757A JP 35727891 A JP35727891 A JP 35727891A JP 35727891 A JP35727891 A JP 35727891A JP H05175757 A JPH05175757 A JP H05175757A
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Abstract
(57)【要約】
【目的】 増幅素子の性能を最大限に引き出して電力の
ロスを生じることなく、出力電力を変化させる。 【構成】 消費電力低減のために、ＦＥＴ１１の動作点
を変更しようとするとき、ＣＰＵ１６から電圧変化部１
５に対してＦＥＴ１１に印加するバイアス電圧の変更を
指令し、リエクタンス素子１７、１８を介してバイアス
電圧を切り換えるとともに、スイッチ３１、３３をオン
して各オープンスタブ３２、３４を入力回路１２、出力
回路１３にそれぞれ並列的に加える。出力整合手段３７
のインピーダンスが変更されることにより、ＦＥＴ１１
の交流負荷線がバイアス電圧変換に対して最も効率の良
い増幅が行われるように自動的に設定され、電力のロス
なく消費電力が抑えられる。また、入力整合手段３６の
インピーダンスが変更されることにより、入力側からみ
たＳパラメータがバイアス電圧の変更にかかわらず最適
値となり、伝送効率が良く電力ロスがなくなる。
ロスを生じることなく、出力電力を変化させる。 【構成】 消費電力低減のために、ＦＥＴ１１の動作点
を変更しようとするとき、ＣＰＵ１６から電圧変化部１
５に対してＦＥＴ１１に印加するバイアス電圧の変更を
指令し、リエクタンス素子１７、１８を介してバイアス
電圧を切り換えるとともに、スイッチ３１、３３をオン
して各オープンスタブ３２、３４を入力回路１２、出力
回路１３にそれぞれ並列的に加える。出力整合手段３７
のインピーダンスが変更されることにより、ＦＥＴ１１
の交流負荷線がバイアス電圧変換に対して最も効率の良
い増幅が行われるように自動的に設定され、電力のロス
なく消費電力が抑えられる。また、入力整合手段３６の
インピーダンスが変更されることにより、入力側からみ
たＳパラメータがバイアス電圧の変更にかかわらず最適
値となり、伝送効率が良く電力ロスがなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、無線送信装置（例え
ば、無線電話、トランシーバの送信部）等に適用され、
電力増幅率が変更可能な高周波電力増幅装置に関する。
ば、無線電話、トランシーバの送信部）等に適用され、
電力増幅率が変更可能な高周波電力増幅装置に関する。
【０００２】
【従来の技術】送信電力を切り換え可能な従来の高周波
増幅回路としては、例えば図１４に示すようなものが知
られている。同図に示すものは高周波電力増幅を行う増
幅素子としてＧａＡｓＦＥＴ（ガリウム砒素：Field Ef
fect Transister：以下、単にＦＥＴという）１を用い
たものであり、その入力回路２および出力回路３はＦＥ
Ｔ１が効率良く増幅を行うように、それぞれのインピー
ダンスが設定され、整合性が保たれている。
増幅回路としては、例えば図１４に示すようなものが知
られている。同図に示すものは高周波電力増幅を行う増
幅素子としてＧａＡｓＦＥＴ（ガリウム砒素：Field Ef
fect Transister：以下、単にＦＥＴという）１を用い
たものであり、その入力回路２および出力回路３はＦＥ
Ｔ１が効率良く増幅を行うように、それぞれのインピー
ダンスが設定され、整合性が保たれている。
【０００３】そして、ＣＰＵ４の指示により電圧変換部
５が電源部６からの供給電源を受けてリアクタンス素子
７、８を介してＦＥＴ１の両端に与えるバイアス電圧の
値を変更することにより、ＦＥＴ１の動作点が変り、出
力電力が変化するようになっている。
５が電源部６からの供給電源を受けてリアクタンス素子
７、８を介してＦＥＴ１の両端に与えるバイアス電圧の
値を変更することにより、ＦＥＴ１の動作点が変り、出
力電力が変化するようになっている。
【０００４】一般に、高周波電力増幅装置の最大電力は
増幅素子の動作点と、交流負荷線とによって決定され
る。図１５は高周波電力増幅を行う素子として上記Ｇａ
ＡｓＦＥＴを用いた場合の静特性と、交流負荷線とを示
す図である。この図において、縦軸はドレイン・ソース
電流ＩDS、横軸はドレイン・ソース電圧ＶDS、曲線は上
からそれぞれゲート・ソース電圧ＶGSがＶGS＝０のと
き、Ｖ GS＝ＶGS1のとき（すなわちバイアス電圧変換
前）、ＶGS＝ＶGS2のとき（すなわちバイアス電圧変換
後）を表している。
増幅素子の動作点と、交流負荷線とによって決定され
る。図１５は高周波電力増幅を行う素子として上記Ｇａ
ＡｓＦＥＴを用いた場合の静特性と、交流負荷線とを示
す図である。この図において、縦軸はドレイン・ソース
電流ＩDS、横軸はドレイン・ソース電圧ＶDS、曲線は上
からそれぞれゲート・ソース電圧ＶGSがＶGS＝０のと
き、Ｖ GS＝ＶGS1のとき（すなわちバイアス電圧変換
前）、ＶGS＝ＶGS2のとき（すなわちバイアス電圧変換
後）を表している。
【０００５】また、直線はＡ１、Ａ、Ａ２がバイアス電
圧変換前の、Ｂ１、Ｂ、Ｂ２がバイアス電圧変換後の交
流負荷線である。ここで、Ａはバイアス電圧変換前の増
幅素子（ＧａＡｓＦＥＴ）の動作点であり、このときゲ
ートに印加される信号に伴いドレイン・ソース電圧ＶDS
はＶ1、Ｖ2間で、ドレイン・ソース電流ＩDSは０、Ｉ 1
間で変化する。最大電力は次の数式１によって表され
る。 Ｐmax＝（１／８）×Ｉ1×（Ｖ1−Ｖ2）・・・・
圧変換前の、Ｂ１、Ｂ、Ｂ２がバイアス電圧変換後の交
流負荷線である。ここで、Ａはバイアス電圧変換前の増
幅素子（ＧａＡｓＦＥＴ）の動作点であり、このときゲ
ートに印加される信号に伴いドレイン・ソース電圧ＶDS
はＶ1、Ｖ2間で、ドレイン・ソース電流ＩDSは０、Ｉ 1
間で変化する。最大電力は次の数式１によって表され
る。 Ｐmax＝（１／８）×Ｉ1×（Ｖ1−Ｖ2）・・・・
【０００６】また、Ａ１〜Ａ＝Ａ〜Ａ２である（すなわ
ち、距離が等しくなっている）。なお、交流負荷線の傾
きは出力回路３の実効抵抗値の逆数（１／Ｒｅ
｛Ｚ1｝：Ｚ1は出力回路３のインピーダンス）で表され
る。したがって、出力回路３のインピーダンスは最大電
力Ｐmaxが最大となるように設定される。
ち、距離が等しくなっている）。なお、交流負荷線の傾
きは出力回路３の実効抵抗値の逆数（１／Ｒｅ
｛Ｚ1｝：Ｚ1は出力回路３のインピーダンス）で表され
る。したがって、出力回路３のインピーダンスは最大電
力Ｐmaxが最大となるように設定される。
【０００７】一方、Ｂはバイアス電圧変換後の増幅素子
（ＧａＡｓＦＥＴ）の動作点であり、このときドレイン
・ソース電圧ＶDSはＶ3、Ｖ4間で、ドレイン・ソース電
流ＩDSは０、Ｉ2間で変化し、最大電力は次の数式２で
表される値になる。 Ｐmax＝（１／８）×Ｉ2×（Ｖ4−Ｖ3）・・・・
（ＧａＡｓＦＥＴ）の動作点であり、このときドレイン
・ソース電圧ＶDSはＶ3、Ｖ4間で、ドレイン・ソース電
流ＩDSは０、Ｉ2間で変化し、最大電力は次の数式２で
表される値になる。 Ｐmax＝（１／８）×Ｉ2×（Ｖ4−Ｖ3）・・・・
【０００８】なお、Ｂ１〜Ｂ＝Ｂ〜Ｂ２である（すなわ
ち、距離は等しい）。また、出力側回路３のインピーダ
ンスには変化がないため、交流負荷線の傾きはバイアス
変換の前後で変らない。
ち、距離は等しい）。また、出力側回路３のインピーダ
ンスには変化がないため、交流負荷線の傾きはバイアス
変換の前後で変らない。
【０００９】
【発明が解決しようとする課題】ところで、従来の高周
波電力増幅装置にあっては、消費電力を抑えるため、特
に必要のない場合は、出力電力を低下させる、すなわち
増幅素子の動作点を切り換えているが、この切り換えと
してバイアス電圧を変化させている。
波電力増幅装置にあっては、消費電力を抑えるため、特
に必要のない場合は、出力電力を低下させる、すなわち
増幅素子の動作点を切り換えているが、この切り換えと
してバイアス電圧を変化させている。
【００１０】しかしながら、上述したようにバイアス電
圧を変化させた場合に、増幅素子のＳパラメータが変化
することから、入力側からみた全体のＳパラメータが最
適値から外れるという弊害を引き起こしていた。したが
って、従来装置では、このＳパラメータのずれを無視す
る結果となり、出力電力を変化させる際に、電力のロス
を生じてしまうという欠点があった。
圧を変化させた場合に、増幅素子のＳパラメータが変化
することから、入力側からみた全体のＳパラメータが最
適値から外れるという弊害を引き起こしていた。したが
って、従来装置では、このＳパラメータのずれを無視す
る結果となり、出力電力を変化させる際に、電力のロス
を生じてしまうという欠点があった。
【００１１】ここで、Ｓパラメータとは、特にＶＨＦ以
上の周波数領域において使用されるもので、散乱伝送パ
ラメータと称されている。そして、ＳパラメータはＺパ
ラメータやＹパラメータと異なり、電圧や電流を用いる
のではなく、入射波と反射波によって表される。なお、
高周波回路では特性を表すのにＳパラメータが使用され
ることが多く、ＳパラメータはインピーダンスＺ、アド
ミタンスＹ等に変換することができる。Ｓパラメータが
最適値から外れると、伝送効率が悪化し、電力ロスを将
来する。
上の周波数領域において使用されるもので、散乱伝送パ
ラメータと称されている。そして、ＳパラメータはＺパ
ラメータやＹパラメータと異なり、電圧や電流を用いる
のではなく、入射波と反射波によって表される。なお、
高周波回路では特性を表すのにＳパラメータが使用され
ることが多く、ＳパラメータはインピーダンスＺ、アド
ミタンスＹ等に変換することができる。Ｓパラメータが
最適値から外れると、伝送効率が悪化し、電力ロスを将
来する。
【００１２】また、上記欠点に加えて従来の装置では、
増幅素子の交流負荷線がバイアス電圧変換前の状態にお
いて、最も効率の良い増幅が行われるように設定されて
いるため、より効率の良い増幅を行うためには（あるい
はより一層消費電力を低下させるためには）、交流負荷
線を再設定しなければならない。
増幅素子の交流負荷線がバイアス電圧変換前の状態にお
いて、最も効率の良い増幅が行われるように設定されて
いるため、より効率の良い増幅を行うためには（あるい
はより一層消費電力を低下させるためには）、交流負荷
線を再設定しなければならない。
【００１３】そのためには、出力回路のインピーダンス
を変換する必要があるが、実際には出力回路のインピー
ダンス変換が行われておらず、増幅効率が悪いという問
題点があった。
を変換する必要があるが、実際には出力回路のインピー
ダンス変換が行われておらず、増幅効率が悪いという問
題点があった。
【００１４】そこで本発明は、増幅素子の性能を最大限
に引き出して電力のロスを生じることなく、出力電力を
変化させることのできる高周波電力増幅装置を提供する
ことを目的としている。
に引き出して電力のロスを生じることなく、出力電力を
変化させることのできる高周波電力増幅装置を提供する
ことを目的としている。
【００１５】
【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明による高周波電力増幅装置は、高周波
の電力増幅を行い、バイアス電圧によって動作点が変る
高周波電力増幅手段と、前記高周波電力増幅手段に対し
てバイアス電圧を印加するバイアス電圧印加手段と、前
記高周波電力増幅手段の入出力信号の整合を行う整合手
段と、前記高周波電力増幅手段の動作点を変更すると
き、前記バイアス電圧印加手段に対して高周波電力増幅
手段に印加するバイアス電圧の変更を指令するととも
に、前記整合に対してインピーダンスの変更を指令する
制御手段と、を備えたことを特徴とする。
求項１記載の発明による高周波電力増幅装置は、高周波
の電力増幅を行い、バイアス電圧によって動作点が変る
高周波電力増幅手段と、前記高周波電力増幅手段に対し
てバイアス電圧を印加するバイアス電圧印加手段と、前
記高周波電力増幅手段の入出力信号の整合を行う整合手
段と、前記高周波電力増幅手段の動作点を変更すると
き、前記バイアス電圧印加手段に対して高周波電力増幅
手段に印加するバイアス電圧の変更を指令するととも
に、前記整合に対してインピーダンスの変更を指令する
制御手段と、を備えたことを特徴とする。
【００１６】また、好ましい態様として、前記整合手段
は、前記高周波電力増幅手段の出力側において信号の整
合を行う出力整合手段を有し、前記制御手段の前記整合
手段に対するインピーダンス変更の指令は、前記出力整
合手段のインピーダンス変更の指令を含むことを特徴と
する。
は、前記高周波電力増幅手段の出力側において信号の整
合を行う出力整合手段を有し、前記制御手段の前記整合
手段に対するインピーダンス変更の指令は、前記出力整
合手段のインピーダンス変更の指令を含むことを特徴と
する。
【００１７】前記出力整合手段は、接続の組み合せを変
更可能な複数のインピーダンス素子を有し、前記制御手
段は、該出力整合手段の有する複数のインピーダンス素
子の接続の組み合せを変えて前記出力整合手段のインピ
ーダンスを変更するように指令することを特徴とする。
更可能な複数のインピーダンス素子を有し、前記制御手
段は、該出力整合手段の有する複数のインピーダンス素
子の接続の組み合せを変えて前記出力整合手段のインピ
ーダンスを変更するように指令することを特徴とする。
【００１８】前記出力整合手段は、印加される電圧に応
じてインピーダンスを変更可能な電圧可変型インピーダ
ンス素子を有し、前記制御手段は、該電圧可変型インピ
ーダンス素子への印加電圧を変えて前記出力整合手段の
インピーダンスを変更するように制御することを特徴と
する。
じてインピーダンスを変更可能な電圧可変型インピーダ
ンス素子を有し、前記制御手段は、該電圧可変型インピ
ーダンス素子への印加電圧を変えて前記出力整合手段の
インピーダンスを変更するように制御することを特徴と
する。
【００１９】前記整合手段は、前記高周波電力増幅手段
の入力側において信号の整合を行う入力整合手段を有
し、前記制御手段の前記整合手段に対するインピーダン
ス変更の指令は、前記入力整合手段のインピーダンス変
更の指令を含むことを特徴とする。
の入力側において信号の整合を行う入力整合手段を有
し、前記制御手段の前記整合手段に対するインピーダン
ス変更の指令は、前記入力整合手段のインピーダンス変
更の指令を含むことを特徴とする。
【００２０】前記入力整合手段は、接続の組み合せを変
更可能な複数のインピーダンス素子を有し、前記制御手
段は、該入力整合手段の有する複数のインピーダンス素
子の接続の組み合せを変えて前記入力整合手段のインピ
ーダンスを変更するように指令することを特徴とする。
更可能な複数のインピーダンス素子を有し、前記制御手
段は、該入力整合手段の有する複数のインピーダンス素
子の接続の組み合せを変えて前記入力整合手段のインピ
ーダンスを変更するように指令することを特徴とする。
【００２１】前記入力整合手段は、印加される電圧に応
じてインピーダンスを変更可能な電圧可変型インピーダ
ンス素子を有し、前記制御手段は、該電圧可変型インピ
ーダンス素子への印加電圧を変えて前記入力整合手段の
インピーダンスを変更するように制御することを特徴と
する。
じてインピーダンスを変更可能な電圧可変型インピーダ
ンス素子を有し、前記制御手段は、該電圧可変型インピ
ーダンス素子への印加電圧を変えて前記入力整合手段の
インピーダンスを変更するように制御することを特徴と
する。
【００２２】
【作用】本発明では、消費電力低減のために、例えば高
周波電力増幅手段の動作点を変更しようとするとき、制
御手段からバイアス電圧印加手段に対して高周波電力増
幅手段に印加するバイアス電圧の変更が指令されるとと
もに、整合手段に対してインピーダンスの変更が指令さ
れる。これにより、入力整合手段のインピーダンスある
いは前記出力整合手段のインピーダンスのうち、少なく
とも１つ以上のインピーダンスが可変される。
周波電力増幅手段の動作点を変更しようとするとき、制
御手段からバイアス電圧印加手段に対して高周波電力増
幅手段に印加するバイアス電圧の変更が指令されるとと
もに、整合手段に対してインピーダンスの変更が指令さ
れる。これにより、入力整合手段のインピーダンスある
いは前記出力整合手段のインピーダンスのうち、少なく
とも１つ以上のインピーダンスが可変される。
【００２３】したがって、出力整合手段のインピーダン
スが変更されることにより、高周波電力増幅手段の交流
負荷線がバイアス電圧変換後においても最も効率の良い
増幅が行われるように自動的に設定され、電力のロスな
く消費電力が抑えられる。
スが変更されることにより、高周波電力増幅手段の交流
負荷線がバイアス電圧変換後においても最も効率の良い
増幅が行われるように自動的に設定され、電力のロスな
く消費電力が抑えられる。
【００２４】また、入力整合手段のインピーダンスが変
更されることにより、入力側からみた全体のＳパラメー
タがバイアス電圧の変更においても最適値となるように
設定され、伝送効率が良く電力ロスが減少する。
更されることにより、入力側からみた全体のＳパラメー
タがバイアス電圧の変更においても最適値となるように
設定され、伝送効率が良く電力ロスが減少する。
【００２５】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。第１実施例 図１は本発明に係る高周波電力増幅装置の第１実施例の
構成を示すブロック図である。図１において、１１は高
周波電力増幅を行う増幅素子としてＧａＡｓＦＥＴ（高
周波電力増幅手段に相当）、１２は入力回路、１３は出
力回路、１４は電源部であり、これらは従来例と同様の
機能を有している。入力回路１２はＦＥＴ１１の入力側
において信号の整合をとり、出力回路１３はＦＥＴ１１
の出力側において信号の整合をとる。
て説明する。第１実施例 図１は本発明に係る高周波電力増幅装置の第１実施例の
構成を示すブロック図である。図１において、１１は高
周波電力増幅を行う増幅素子としてＧａＡｓＦＥＴ（高
周波電力増幅手段に相当）、１２は入力回路、１３は出
力回路、１４は電源部であり、これらは従来例と同様の
機能を有している。入力回路１２はＦＥＴ１１の入力側
において信号の整合をとり、出力回路１３はＦＥＴ１１
の出力側において信号の整合をとる。
【００２６】また、１５は電圧変換部、１６はＣＰＵで
ある。電圧変換部１５はＣＰＵ１６の指示により電源部
１４から供給される電源を受けてリアクタンス素子１
７、１８を介してＦＥＴ１１の両端に与えるバイアス電
圧の値を変更する。ＦＥＴ１１はバイアス電圧の値が変
わると、その動作点が変り、出力電力が変化するように
なっている。上記電源部１４、電圧変換部１５およびリ
アクタンス素子１７、１８は全体としてＦＥＴ１１に対
してバイアス電圧を印加するバイアス電圧印加手段２１
を構成する。
ある。電圧変換部１５はＣＰＵ１６の指示により電源部
１４から供給される電源を受けてリアクタンス素子１
７、１８を介してＦＥＴ１１の両端に与えるバイアス電
圧の値を変更する。ＦＥＴ１１はバイアス電圧の値が変
わると、その動作点が変り、出力電力が変化するように
なっている。上記電源部１４、電圧変換部１５およびリ
アクタンス素子１７、１８は全体としてＦＥＴ１１に対
してバイアス電圧を印加するバイアス電圧印加手段２１
を構成する。
【００２７】入力回路１２の入力側伝送路にはスイッチ
３１を介してオープンスタブ３２が設けられている。オ
ープンスタブ３２は高周波回路において使用されるキャ
パシタンス（容量成分）である。そして、スイッチ３１
はＣＰＵ１６からの命令によってオン／オフし、オンし
た場合、オープンスタブ３２を入力回路１２の入力側伝
送路に接続して、入力回路１２に対してキャパシタンス
を並列に接続する。
３１を介してオープンスタブ３２が設けられている。オ
ープンスタブ３２は高周波回路において使用されるキャ
パシタンス（容量成分）である。そして、スイッチ３１
はＣＰＵ１６からの命令によってオン／オフし、オンし
た場合、オープンスタブ３２を入力回路１２の入力側伝
送路に接続して、入力回路１２に対してキャパシタンス
を並列に接続する。
【００２８】一方、出力回路１３の入力側伝送路にはス
イッチ３３を介してオープンスタブ３４が設けられてい
る。オープンスタブ３４も同様に高周波回路において使
用されるキャパシタンス（容量成分）である。スイッチ
３３はＣＰＵ１６からの命令によってオン／オフし、オ
ンした場合、オープンスタブ３４を出力回路１３の入力
側伝送路に接続して、出力回路１３に対してキャパシタ
ンスを並列に接続する。
イッチ３３を介してオープンスタブ３４が設けられてい
る。オープンスタブ３４も同様に高周波回路において使
用されるキャパシタンス（容量成分）である。スイッチ
３３はＣＰＵ１６からの命令によってオン／オフし、オ
ンした場合、オープンスタブ３４を出力回路１３の入力
側伝送路に接続して、出力回路１３に対してキャパシタ
ンスを並列に接続する。
【００２９】上記の入力回路１２、出力回路１３、スイ
ッチ３１、３３およびオープンスタブ３２、３４は全体
として整合手段３５を構成し、このうち入力回路１２、
スイッチ３１およびオープンスタブ３２は入力整合手段
３６を構成し、出力回路１３、スイッチ３３およびオー
プンスタブ３４は出力整合手段３７を構成する。
ッチ３１、３３およびオープンスタブ３２、３４は全体
として整合手段３５を構成し、このうち入力回路１２、
スイッチ３１およびオープンスタブ３２は入力整合手段
３６を構成し、出力回路１３、スイッチ３３およびオー
プンスタブ３４は出力整合手段３７を構成する。
【００３０】ＣＰＵ１６は制御手段としての機能を有
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ３１、３３をオン作動させてオープンス
タブ３２、３４をそれぞれ入力回路１２、出力回路１３
に接続する（すなわち、整合手段３５に対してインピー
ダンスの変更を指令する）。
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ３１、３３をオン作動させてオープンス
タブ３２、３４をそれぞれ入力回路１２、出力回路１３
に接続する（すなわち、整合手段３５に対してインピー
ダンスの変更を指令する）。
【００３１】次に、本装置の出力電力を変更する場合の
動作について説明する。図２は高周波電力増幅素子とし
て上記ＧａＡｓＦＥＴを用いた場合の静特性と、交流負
荷線とを示す図である。Ａを通る直線はバイアス電圧変
換前の、直線Ｂ３、Ｂ、Ｂ４がバイアス電圧変換後の交
流負荷線である。なお、Ｂ３〜Ｂ＝Ｂ〜Ｂ４の関係で、
両者の距離が等しくなっている。
動作について説明する。図２は高周波電力増幅素子とし
て上記ＧａＡｓＦＥＴを用いた場合の静特性と、交流負
荷線とを示す図である。Ａを通る直線はバイアス電圧変
換前の、直線Ｂ３、Ｂ、Ｂ４がバイアス電圧変換後の交
流負荷線である。なお、Ｂ３〜Ｂ＝Ｂ〜Ｂ４の関係で、
両者の距離が等しくなっている。
【００３２】Ａはバイアス電圧変換前の増幅素子（Ｇａ
ＡｓＦＥＴ）の動作点であり、このときゲートに印加さ
れる信号に伴いドレイン・ソース電圧ＶDSはＶ1、Ｖ2間
で、ドレイン・ソース電流ＩDSは０、Ｉ1間で変化して
いる。最大電力は従来例と同様に数式１によって表され
る。したがって、バイアス電圧変換前の交流負荷線の傾
きは出力整合手段３７の実効抵抗値の逆数（１／Ｒｅ
｛Ｚ1｝：Ｚ1は出力整合手段３７のインピーダンス）で
表される。したがって、出力回路１３のインピーダンス
は最大電力Ｐmaxが最大となるように設定されている。
ＡｓＦＥＴ）の動作点であり、このときゲートに印加さ
れる信号に伴いドレイン・ソース電圧ＶDSはＶ1、Ｖ2間
で、ドレイン・ソース電流ＩDSは０、Ｉ1間で変化して
いる。最大電力は従来例と同様に数式１によって表され
る。したがって、バイアス電圧変換前の交流負荷線の傾
きは出力整合手段３７の実効抵抗値の逆数（１／Ｒｅ
｛Ｚ1｝：Ｚ1は出力整合手段３７のインピーダンス）で
表される。したがって、出力回路１３のインピーダンス
は最大電力Ｐmaxが最大となるように設定されている。
【００３３】上記状態から消費電力低減のために、例え
ばＦＥＴ１１の動作点を変更しようとするとき、ＣＰＵ
１６から電圧変換部１５に対してＦＥＴ１１に印加する
バイアス電圧の変更が指令されるとともに、スイッチ３
１、３３に対してオン指令が出されて入力整合手段３６
および出力整合手段３７のインピーダンスの変更が指令
される。
ばＦＥＴ１１の動作点を変更しようとするとき、ＣＰＵ
１６から電圧変換部１５に対してＦＥＴ１１に印加する
バイアス電圧の変更が指令されるとともに、スイッチ３
１、３３に対してオン指令が出されて入力整合手段３６
および出力整合手段３７のインピーダンスの変更が指令
される。
【００３４】これにより、ＣＰＵ１６の指示を受けて電
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化す
る（例えば、出力電力が小さくなる）。
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化す
る（例えば、出力電力が小さくなる）。
【００３５】一方、このとき同時にスイッチ３３がオン
することにより、オープンスタブ３４が出力回路１３の
入力側伝送路に接続されて出力回路１３に対してキャパ
シタンスンスが並列に加えられる。したがって、出力整
合手段３７のインピーダンスが変化する。
することにより、オープンスタブ３４が出力回路１３の
入力側伝送路に接続されて出力回路１３に対してキャパ
シタンスンスが並列に加えられる。したがって、出力整
合手段３７のインピーダンスが変化する。
【００３６】インピーダンスが変化する様子は図３のス
ミスチャートによって示される。スミスチャートは本質
的に２つの平面（すなわち、インピーダンス平面と反射
係数平面）の間の写像として表される。
ミスチャートによって示される。スミスチャートは本質
的に２つの平面（すなわち、インピーダンス平面と反射
係数平面）の間の写像として表される。
【００３７】スイッチ３３がオンすると、出力整合手段
３７のインピーダンスがＺ1からＺ2に変化するが、スミ
スチャート上の値は並列キャパシタンスの増加によりア
ドミタンス円（スミスチャートの水平軸上に中心を有
し、スミスチャートの外周円の最左端に内接する円）上
を時計方向に移動することに対応する。したがって、出
力整合手段３７の実効抵抗Ｒｅ｛Ｚ｝がＲ1＝Ｒｅ
｛Ｚ1｝からＲ2＝Ｒｅ｛Ｚ2｝に移動し、交流負荷線の
傾きが緩やかになる。
３７のインピーダンスがＺ1からＺ2に変化するが、スミ
スチャート上の値は並列キャパシタンスの増加によりア
ドミタンス円（スミスチャートの水平軸上に中心を有
し、スミスチャートの外周円の最左端に内接する円）上
を時計方向に移動することに対応する。したがって、出
力整合手段３７の実効抵抗Ｒｅ｛Ｚ｝がＲ1＝Ｒｅ
｛Ｚ1｝からＲ2＝Ｒｅ｛Ｚ2｝に移動し、交流負荷線の
傾きが緩やかになる。
【００３８】すなわち、出力整合手段３７のインピーダ
ンスがＺ1からＺ2に変化すると、交流負荷線の傾きは出
力整合手段３７の実効抵抗値の逆数であることから、傾
きが（１／Ｒｅ｛Ｚ1｝）から（１／Ｒｅ｛Ｚ2｝）に変
わる。このとき、Ｒｅ｛Ｚ1｝＜Ｒｅ｛Ｚ2｝の関係が成
立しているから、最大電力Ｐmaxは次の数式３で表され
る値となり、上述の数式２と比較して増大する。 Ｐmax＝（１／８）×Ｉ2×（Ｖa−Ｖ2）・・・・
ンスがＺ1からＺ2に変化すると、交流負荷線の傾きは出
力整合手段３７の実効抵抗値の逆数であることから、傾
きが（１／Ｒｅ｛Ｚ1｝）から（１／Ｒｅ｛Ｚ2｝）に変
わる。このとき、Ｒｅ｛Ｚ1｝＜Ｒｅ｛Ｚ2｝の関係が成
立しているから、最大電力Ｐmaxは次の数式３で表され
る値となり、上述の数式２と比較して増大する。 Ｐmax＝（１／８）×Ｉ2×（Ｖa−Ｖ2）・・・・
【００３９】このように、バイアス電圧の変更に伴って
出力整合手段３７のインピーダンスが変更されることに
より、ＦＥＴ１１の交流負荷線がバイアス電圧変換に対
して最も効率の良い増幅が行われるように自動的に切り
換えられ、電力のロスなく消費電力を抑えることができ
る。なお、図２に示されるような交流負荷線、図３に示
されるようなインピーダンスの値はあくまでも一例であ
る。
出力整合手段３７のインピーダンスが変更されることに
より、ＦＥＴ１１の交流負荷線がバイアス電圧変換に対
して最も効率の良い増幅が行われるように自動的に切り
換えられ、電力のロスなく消費電力を抑えることができ
る。なお、図２に示されるような交流負荷線、図３に示
されるようなインピーダンスの値はあくまでも一例であ
る。
【００４０】一方、ＦＥＴ１１に印加するバイアス電圧
を変換したことと、オープンスタブ３４が出力回路１３
に対して接続され、キャパシタンスンスが並列に加えら
れたことにより、入力側（図１のｙ点）からみたＳパラ
メータが変化し、ＦＥＴ１１の整合性が乱れ、伝送効率
が低下する。ところが、このとき同時にスイッチ３１が
オンすることにより、オープンスタブ３２が入力回路１
２の入力側伝送路に接続されて入力回路１２に対してキ
ャパシタンスが並列に加えられる。そのため、入力整合
手段３６の入力端側（ｙ点）からみたＳパラメータが更
に変化し、再び整合性が回復する。
を変換したことと、オープンスタブ３４が出力回路１３
に対して接続され、キャパシタンスンスが並列に加えら
れたことにより、入力側（図１のｙ点）からみたＳパラ
メータが変化し、ＦＥＴ１１の整合性が乱れ、伝送効率
が低下する。ところが、このとき同時にスイッチ３１が
オンすることにより、オープンスタブ３２が入力回路１
２の入力側伝送路に接続されて入力回路１２に対してキ
ャパシタンスが並列に加えられる。そのため、入力整合
手段３６の入力端側（ｙ点）からみたＳパラメータが更
に変化し、再び整合性が回復する。
【００４１】Ｓパラメータが変化する様子は図４のスミ
スチャートに示される。図４において、Ｓ1はバイアス
電圧変更前およびスイッチ３１がオフのときに入力整合
手段３６の入力端側からみたＳパラメータの値である。
この状態では整合性が保たれている。Ｓパラメータは中
心に近い程、整合性が保たれることになる。
スチャートに示される。図４において、Ｓ1はバイアス
電圧変更前およびスイッチ３１がオフのときに入力整合
手段３６の入力端側からみたＳパラメータの値である。
この状態では整合性が保たれている。Ｓパラメータは中
心に近い程、整合性が保たれることになる。
【００４２】バイアス電圧を変更し、出力回路１３側の
スイッチ３３をオンすると、入力整合手段３６の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図に
おいてＳ1からＳ2への移動の軌跡は省略されており、点
線に沿って移動するわけではない）。Ｓ2に移動した場
合、整合性はＳ1に比べて乱れている。
スイッチ３３をオンすると、入力整合手段３６の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図に
おいてＳ1からＳ2への移動の軌跡は省略されており、点
線に沿って移動するわけではない）。Ｓ2に移動した場
合、整合性はＳ1に比べて乱れている。
【００４３】一方、スイッチ３１がオンすることによ
り、オープンスタブ３２が入力回路１２に対して並列に
接続されることにより、並列キャパシタンスが加えられ
てＳパラメータが再びＳ2からＳ1に移動し、整合性が保
たれる。
り、オープンスタブ３２が入力回路１２に対して並列に
接続されることにより、並列キャパシタンスが加えられ
てＳパラメータが再びＳ2からＳ1に移動し、整合性が保
たれる。
【００４４】ここで、Ｓパラメータの整合性について説
明すると、図１に示すように、例えばＳｘはｘ点からＦ
ＥＴ１１側をみたときのＳパラメータ、Ｓｙはｘ点から
入力回路１２側をみたときのＳパラメータ、Ｓはｙ点か
ら入力整合手段３６側をみたときのＳパラメータとす
る。Ｓパラメータの整合をとるためには、ＳｘがＳｙの
共役複素数の関係となるように入力回路のインピーダン
スを調整すればよい。そうすると、Ｓは［０］に近づき
整合がとれる。
明すると、図１に示すように、例えばＳｘはｘ点からＦ
ＥＴ１１側をみたときのＳパラメータ、Ｓｙはｘ点から
入力回路１２側をみたときのＳパラメータ、Ｓはｙ点か
ら入力整合手段３６側をみたときのＳパラメータとす
る。Ｓパラメータの整合をとるためには、ＳｘがＳｙの
共役複素数の関係となるように入力回路のインピーダン
スを調整すればよい。そうすると、Ｓは［０］に近づき
整合がとれる。
【００４５】このように、入力整合手段３６のインピー
ダンスが変更されることにより、入力側からみた全体の
Ｓパラメータがバイアス電圧の変更にかかわらず最適値
となり、伝送効率が良くなって電力のロスなく消費電力
を抑えることができる。
ダンスが変更されることにより、入力側からみた全体の
Ｓパラメータがバイアス電圧の変更にかかわらず最適値
となり、伝送効率が良くなって電力のロスなく消費電力
を抑えることができる。
【００４６】なお、上記Ｓパラメータの変化はあくまで
も一例であり、同様の回路構成であっても諸々の条件
（例えば、入力回路１２のインピーダンス、ＦＥＴ１１
の性質等）により、様々なＳパラメータ（又はインピー
ダンス）の変化が考えられる。また、オープンスタブの
キャパシタンスは目的の効果が得られるような値に予め
設定されている。
も一例であり、同様の回路構成であっても諸々の条件
（例えば、入力回路１２のインピーダンス、ＦＥＴ１１
の性質等）により、様々なＳパラメータ（又はインピー
ダンス）の変化が考えられる。また、オープンスタブの
キャパシタンスは目的の効果が得られるような値に予め
設定されている。
【００４７】本実施例の高周波電力増幅装置は、特に無
線送信装置（例えば、無線電話、トランシーバの送信
部）等に適用して上記のように送信電力を制御すること
により、電力のロスなく消費電力を低減できるという優
れた効果が得られる。また、同じ消費電力であれば、出
力電力の増加を図ることができる。
線送信装置（例えば、無線電話、トランシーバの送信
部）等に適用して上記のように送信電力を制御すること
により、電力のロスなく消費電力を低減できるという優
れた効果が得られる。また、同じ消費電力であれば、出
力電力の増加を図ることができる。
【００４８】第２実施例 次に、図５〜図７は本発明の第２実施例を示す図であ
り、整合手段の態様を変更したものである。図５は高周
波電力増幅装置の第２実施例の構成を示すブロック図で
あり、この図において、入力回路１２の入力側伝送路に
はスイッチ４１を介してショートスタブ４２が設けられ
ている。ショートスタブ４２は高周波回路において使用
されるインダクタンス（誘導成分）である。
り、整合手段の態様を変更したものである。図５は高周
波電力増幅装置の第２実施例の構成を示すブロック図で
あり、この図において、入力回路１２の入力側伝送路に
はスイッチ４１を介してショートスタブ４２が設けられ
ている。ショートスタブ４２は高周波回路において使用
されるインダクタンス（誘導成分）である。
【００４９】そして、スイッチ４１はＣＰＵ１６からの
命令によってオン／オフし、オンした場合、ショートス
タブ４２を入力回路１２の入力側伝送路に直列に挿入し
て、入力回路１２に対してインダクタンスを直列に接続
する。一方、スイッチ４１はオフした場合には、ショー
トスタブ４２の挿入を解除し、入力回路１２の入力側伝
送路はそのまま信号を受け入れる。
命令によってオン／オフし、オンした場合、ショートス
タブ４２を入力回路１２の入力側伝送路に直列に挿入し
て、入力回路１２に対してインダクタンスを直列に接続
する。一方、スイッチ４１はオフした場合には、ショー
トスタブ４２の挿入を解除し、入力回路１２の入力側伝
送路はそのまま信号を受け入れる。
【００５０】また、出力回路１３の入力側伝送路にはス
イッチ４３を介してトランスミッションライン４４が設
けられている。トランスミッションライン４４は高周波
回路において高周波信号の位相を変換する素子である。
スイッチ４３はＣＰＵ１６からの命令によってオン／オ
フし、オンした場合、トランスミッションライン４４を
出力回路１３の入力側伝送路に直列に挿入して、出力回
路１３に対して入力される信号の位相を変換する。
イッチ４３を介してトランスミッションライン４４が設
けられている。トランスミッションライン４４は高周波
回路において高周波信号の位相を変換する素子である。
スイッチ４３はＣＰＵ１６からの命令によってオン／オ
フし、オンした場合、トランスミッションライン４４を
出力回路１３の入力側伝送路に直列に挿入して、出力回
路１３に対して入力される信号の位相を変換する。
【００５１】一方、スイッチ４３はオフした場合には、
トランスミッションライン４４の挿入を解除し、出力回
路１３に対して入力される信号の位相の変換を行わな
い。上記の入力回路１２、出力回路１３、スイッチ４
１、４３、ショートスタブ４２およびトランスミッショ
ンライン４４は全体として整合手段４５を構成し、この
うち入力回路１２、スイッチ４１およびショートスタブ
４２は入力整合手段４６を構成し、出力回路１３、スイ
ッチ４３およびトランスミッションライン４４は出力整
合手段４７を構成する。
トランスミッションライン４４の挿入を解除し、出力回
路１３に対して入力される信号の位相の変換を行わな
い。上記の入力回路１２、出力回路１３、スイッチ４
１、４３、ショートスタブ４２およびトランスミッショ
ンライン４４は全体として整合手段４５を構成し、この
うち入力回路１２、スイッチ４１およびショートスタブ
４２は入力整合手段４６を構成し、出力回路１３、スイ
ッチ４３およびトランスミッションライン４４は出力整
合手段４７を構成する。
【００５２】ＣＰＵ１６は制御手段としての機能を有
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ４１、４３をオン作動させてショートス
タブ４２、トランスミッションライン４４をそれぞれ入
力回路１２、出力回路１３に直列に接続する（すなわ
ち、整合手段４５に対してインピーダンスの変更を指令
する）。その他は第１実施例と同様である。
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ４１、４３をオン作動させてショートス
タブ４２、トランスミッションライン４４をそれぞれ入
力回路１２、出力回路１３に直列に接続する（すなわ
ち、整合手段４５に対してインピーダンスの変更を指令
する）。その他は第１実施例と同様である。
【００５３】以上の構成において、バイアス電圧の変更
前はスイッチ４１、４３に対してオフ指令が出されて入
力整合手段４６および出力整合手段４７のインピーダン
スは変更されない。これに対して、消費電力低減のため
に、例えばＦＥＴ１１の動作点を変更しようとすると
き、ＣＰＵ１６から電圧変換部１５に対してＦＥＴ１１
に印加するバイアス電圧の変更が指令されるとともに、
スイッチ４１、４３に対してオン指令が出されて入力整
合手段４６および出力整合手段４７のインピーダンスの
変更が指令される。
前はスイッチ４１、４３に対してオフ指令が出されて入
力整合手段４６および出力整合手段４７のインピーダン
スは変更されない。これに対して、消費電力低減のため
に、例えばＦＥＴ１１の動作点を変更しようとすると
き、ＣＰＵ１６から電圧変換部１５に対してＦＥＴ１１
に印加するバイアス電圧の変更が指令されるとともに、
スイッチ４１、４３に対してオン指令が出されて入力整
合手段４６および出力整合手段４７のインピーダンスの
変更が指令される。
【００５４】これにより、ＣＰＵ１６の指示を受けて電
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化し
て小さくなる。
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化し
て小さくなる。
【００５５】一方、このとき同時にスイッチ４３がオン
することにより、トランスミッションライン４４が出力
回路１３の入力側伝送路に直列に挿入されて出力回路１
３に入力する信号の位相が所定量だけ変換される。した
がって、出力整合手段４７のインピーダンスが変化す
る。
することにより、トランスミッションライン４４が出力
回路１３の入力側伝送路に直列に挿入されて出力回路１
３に入力する信号の位相が所定量だけ変換される。した
がって、出力整合手段４７のインピーダンスが変化す
る。
【００５６】インピーダンスが変化する様子は図６のス
ミスチャートによって示される。スイッチ４３がオンす
ると、出力整合手段４７のインピーダンスがＺ1からＺ2
に変化するが、スミスチャート上の値は直列のトランス
ミッションライン４４の接続によりスミスチャートの中
心点を中心とする円上を時計方向に移動することに対応
する。
ミスチャートによって示される。スイッチ４３がオンす
ると、出力整合手段４７のインピーダンスがＺ1からＺ2
に変化するが、スミスチャート上の値は直列のトランス
ミッションライン４４の接続によりスミスチャートの中
心点を中心とする円上を時計方向に移動することに対応
する。
【００５７】したがって、図６のスミスチャートに示す
ように、出力整合手段４７のインピーダンスがＺ1から
Ｚ2の点まで時計方向に移動する。これにより、第１実
施例と同様にバイアス電圧の変更に伴って出力整合手段
４７のインピーダンスが変更されることにより、ＦＥＴ
１１の交流負荷線がバイアス電圧変換に対して最も効率
の良い増幅が行われるように自動的に切り換えられ、電
力のロスなく消費電力を抑えることができる。
ように、出力整合手段４７のインピーダンスがＺ1から
Ｚ2の点まで時計方向に移動する。これにより、第１実
施例と同様にバイアス電圧の変更に伴って出力整合手段
４７のインピーダンスが変更されることにより、ＦＥＴ
１１の交流負荷線がバイアス電圧変換に対して最も効率
の良い増幅が行われるように自動的に切り換えられ、電
力のロスなく消費電力を抑えることができる。
【００５８】一方、ＦＥＴ１１に印加するバイアス電圧
を変換したことと、トランスミッションライン４４が出
力回路１３に直列に挿入されて位相が変換されたことに
より、入力整合手段４６の入力端側からみたＳパラメー
タが変化し、ＦＥＴ１１の入力側における整合性が乱
れ、伝送効率が低下する。
を変換したことと、トランスミッションライン４４が出
力回路１３に直列に挿入されて位相が変換されたことに
より、入力整合手段４６の入力端側からみたＳパラメー
タが変化し、ＦＥＴ１１の入力側における整合性が乱
れ、伝送効率が低下する。
【００５９】ところが、このとき同時にスイッチ４１が
オンすることにより、ショートスタブ４２が入力回路１
２の入力側伝送路に接続されて入力回路１２に対してキ
ャパシタンスが並列に加えられる。そのため、入力整合
手段４６の入力端側からみたＳパラメータが更に変化
し、再び整合性が回復する。
オンすることにより、ショートスタブ４２が入力回路１
２の入力側伝送路に接続されて入力回路１２に対してキ
ャパシタンスが並列に加えられる。そのため、入力整合
手段４６の入力端側からみたＳパラメータが更に変化
し、再び整合性が回復する。
【００６０】Ｓパラメータが変化する様子は図７のスミ
スチャートに示される。図７において、Ｓ1はバイアス
電圧変更前およびスイッチ４１がオフのときに入力整合
手段４６の入力端側からみたＳパラメータである。この
状態では、Ｓパラメータが中心に近く、整合性が保たれ
ている。
スチャートに示される。図７において、Ｓ1はバイアス
電圧変更前およびスイッチ４１がオフのときに入力整合
手段４６の入力端側からみたＳパラメータである。この
状態では、Ｓパラメータが中心に近く、整合性が保たれ
ている。
【００６１】バイアス電圧を変更し、出力回路１３側の
スイッチ４３をオンすると、入力整合手段４６の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図７
において移動の軌跡は省略）。Ｓ2に移動した場合、整
合性はＳ1に比べて乱れている。一方、スイッチ４１が
オンすることにより、ショートスタブ４２が入力回路１
２の入力側伝送路に直列に挿入され、Ｓパラメータが再
びＳ2からＳ1に移動し、整合性が保たれる。なお、スミ
スチャート上の値は、直列インダクタスの増加によりア
ドミタンス円上を反時計方向に移動する。
スイッチ４３をオンすると、入力整合手段４６の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図７
において移動の軌跡は省略）。Ｓ2に移動した場合、整
合性はＳ1に比べて乱れている。一方、スイッチ４１が
オンすることにより、ショートスタブ４２が入力回路１
２の入力側伝送路に直列に挿入され、Ｓパラメータが再
びＳ2からＳ1に移動し、整合性が保たれる。なお、スミ
スチャート上の値は、直列インダクタスの増加によりア
ドミタンス円上を反時計方向に移動する。
【００６２】このように、入力整合手段４６のインピー
ダンスが変更されることにより、第１実施例と同様に入
力側からみた全体のＳパラメータがバイアス電圧の変更
にかかわらず最適値となり、伝送効率が良くなって電力
のロスなく消費電力を抑えることができる。
ダンスが変更されることにより、第１実施例と同様に入
力側からみた全体のＳパラメータがバイアス電圧の変更
にかかわらず最適値となり、伝送効率が良くなって電力
のロスなく消費電力を抑えることができる。
【００６３】第３実施例 次に、図８〜図１０は本発明の第３実施例を示す図であ
り、同じく整合手段の態様を変更したもので、第１、第
２実施例を組み合せたものに相当する。図８は高周波電
力増幅装置の第３実施例の構成を示すブロック図であ
り、この図において、入力回路１２の入力側伝送路には
スイッチ５１を介してトランスミッションライン５２お
よびオープンスタブ５３が設けられている。
り、同じく整合手段の態様を変更したもので、第１、第
２実施例を組み合せたものに相当する。図８は高周波電
力増幅装置の第３実施例の構成を示すブロック図であ
り、この図において、入力回路１２の入力側伝送路には
スイッチ５１を介してトランスミッションライン５２お
よびオープンスタブ５３が設けられている。
【００６４】そして、スイッチ５１はＣＰＵ１６からの
命令によってオン／オフし、オンした場合、トランスミ
ッションライン５２を入力回路１２の入力側伝送路に直
列に挿入して入力回路１２に対して入力される信号の位
相を変換するとともに、オープンスタブ５３を入力回路
１２の入力側伝送路に接続して、入力回路１２に対して
キャパシタンスを並列に加える。一方、スイッチ５１は
オフした場合には、トランスミッションライン５２およ
びオープンスタブ５３の挿入を解除し、入力回路１２の
入力側伝送路はそのまま信号を受け入れる。
命令によってオン／オフし、オンした場合、トランスミ
ッションライン５２を入力回路１２の入力側伝送路に直
列に挿入して入力回路１２に対して入力される信号の位
相を変換するとともに、オープンスタブ５３を入力回路
１２の入力側伝送路に接続して、入力回路１２に対して
キャパシタンスを並列に加える。一方、スイッチ５１は
オフした場合には、トランスミッションライン５２およ
びオープンスタブ５３の挿入を解除し、入力回路１２の
入力側伝送路はそのまま信号を受け入れる。
【００６５】また、出力回路１３の入力側伝送路にはス
イッチ５４を介してトランスミッションライン５５およ
びオープンスタブ５６が設けられている。スイッチ５４
はＣＰＵ１６からの命令によってオン／オフし、オンし
た場合、トランスミッションライン５５を出力回路１３
の入力側伝送路に直列に挿入して出力回路１３に対して
入力される信号の位相を変化するとともに、オープンス
タブ５６を出力回路１３の入力側伝送路に接続して、出
力回路１３に対してキャパシタンスを並列に加える。一
方、スイッチ５４はオフした場合には、トランスミッシ
ョンライン５５およびオープンスタブ５６の挿入を解除
し、出力回路１３の入力側伝送路はそのまま信号を受け
入れる。
イッチ５４を介してトランスミッションライン５５およ
びオープンスタブ５６が設けられている。スイッチ５４
はＣＰＵ１６からの命令によってオン／オフし、オンし
た場合、トランスミッションライン５５を出力回路１３
の入力側伝送路に直列に挿入して出力回路１３に対して
入力される信号の位相を変化するとともに、オープンス
タブ５６を出力回路１３の入力側伝送路に接続して、出
力回路１３に対してキャパシタンスを並列に加える。一
方、スイッチ５４はオフした場合には、トランスミッシ
ョンライン５５およびオープンスタブ５６の挿入を解除
し、出力回路１３の入力側伝送路はそのまま信号を受け
入れる。
【００６６】上記の入力回路１２、出力回路１３、スイ
ッチ５１、５４、トランスミッションライン５２、５５
およびオープンスタブ５３、５６は全体として整合手段
５７を５７を構成し、このうち入力回路１２、スイッチ
５１、トランスミッションライン５２およびオープンス
タブ５３は入力整合手段５８を構成し、出力回路１３、
スイッチ５４、トランスミッションライン５５およびオ
ープンスタブ５６は出力整合手段５９を構成する。
ッチ５１、５４、トランスミッションライン５２、５５
およびオープンスタブ５３、５６は全体として整合手段
５７を５７を構成し、このうち入力回路１２、スイッチ
５１、トランスミッションライン５２およびオープンス
タブ５３は入力整合手段５８を構成し、出力回路１３、
スイッチ５４、トランスミッションライン５５およびオ
ープンスタブ５６は出力整合手段５９を構成する。
【００６７】ＣＰＵ１６は制御手段としての機能を有
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ５１、５４をオン作動させてトランスミ
ッションライン５２、５５およびオープンスタブ５３、
５６をそれぞれ入力回路１２、出力回路１３に直列に接
続する（すなわち、整合手段５７に対してインピーダン
スの変更を指令する）。その他は第１実施例と同様であ
る。
し、ＦＥＴ１１の動作点を変更するとき、電圧変換部１
５（すなわち、バイアス電圧印加手段２１）に対してＦ
ＥＴ１１に印加するバイアス電圧の変更を指令するとと
もに、スイッチ５１、５４をオン作動させてトランスミ
ッションライン５２、５５およびオープンスタブ５３、
５６をそれぞれ入力回路１２、出力回路１３に直列に接
続する（すなわち、整合手段５７に対してインピーダン
スの変更を指令する）。その他は第１実施例と同様であ
る。
【００６８】以上の構成において、バイアス電圧の変更
前はスイッチ５１、５４に対してオフ指令が出されて入
力整合手段５８および出力整合手段５９のインピーダン
スは変更されない。これに対して、消費電力低減のため
に、例えばＦＥＴ１１の動作点を変更しようとすると
き、ＣＰＵ１６から電圧変換部１５に対してＦＥＴ１１
に印加するバイアス電圧の変更が指令されるとともに、
スイッチ５１、５４に対してオン指令が出されて入力整
合手段５８および出力整合手段５９のインピーダンスの
変更が指令される。
前はスイッチ５１、５４に対してオフ指令が出されて入
力整合手段５８および出力整合手段５９のインピーダン
スは変更されない。これに対して、消費電力低減のため
に、例えばＦＥＴ１１の動作点を変更しようとすると
き、ＣＰＵ１６から電圧変換部１５に対してＦＥＴ１１
に印加するバイアス電圧の変更が指令されるとともに、
スイッチ５１、５４に対してオン指令が出されて入力整
合手段５８および出力整合手段５９のインピーダンスの
変更が指令される。
【００６９】これにより、ＣＰＵ１６の指示を受けて電
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化し
て小さくなる。
圧変換部１５が電源部１４から供給されている電源電圧
を変えてリアクタンス素子１７、１８を介してＦＥＴ１
１の両端に与えるバイアス電圧の値を変更する。このた
め、ＦＥＴ１１の動作点が変り、その出力電力が変化し
て小さくなる。
【００７０】一方、このとき同時にスイッチ５４がオン
することにより、トランスミッションライン５５が出力
回路１３の入力側伝送路に直列に挿入されて出力回路１
３に入力する信号の位相が所定量だけ変換されるととも
に、オープンスタブ５６が出力回路１３の入力側伝送路
に接続されて出力回路１３に対してキャパシタンスンス
が並列に加えられる。したがって、出力整合手段５９の
インピーダンスが変化する。
することにより、トランスミッションライン５５が出力
回路１３の入力側伝送路に直列に挿入されて出力回路１
３に入力する信号の位相が所定量だけ変換されるととも
に、オープンスタブ５６が出力回路１３の入力側伝送路
に接続されて出力回路１３に対してキャパシタンスンス
が並列に加えられる。したがって、出力整合手段５９の
インピーダンスが変化する。
【００７１】インピーダンスが変化する様子は図９のス
ミスチャートによって示される。スイッチ５４がオンす
ると、出力回路１３のインピーダンスがＺ1からＺ2に変
化するが、スミスチャートにおいて直列のトランスミッ
ションライン５５の接続はスミスチャートの中心点を中
心とする円上を時計方向に移動させることに対応する。
また、スミスチャートにおいて並列キャパシタンスの増
加はアドミタンス円上を時計方向に移動させることに対
応する。
ミスチャートによって示される。スイッチ５４がオンす
ると、出力回路１３のインピーダンスがＺ1からＺ2に変
化するが、スミスチャートにおいて直列のトランスミッ
ションライン５５の接続はスミスチャートの中心点を中
心とする円上を時計方向に移動させることに対応する。
また、スミスチャートにおいて並列キャパシタンスの増
加はアドミタンス円上を時計方向に移動させることに対
応する。
【００７２】したがって、図９のスミスチャートに示す
ように、出力整合手段５９のインピーダンスがＺ1から
Ｚ2の点まで移動する。これにより、第１実施例と同様
にバイアス電圧の変更に伴って出力整合手段５９のイン
ピーダンスが変更されることにより、ＦＥＴ１１の交流
負荷線がバイアス電圧変換に対して最も効率の良い増幅
が行われるように自動的に切り換えられ、電力のロスな
く消費電力を抑えることができる。
ように、出力整合手段５９のインピーダンスがＺ1から
Ｚ2の点まで移動する。これにより、第１実施例と同様
にバイアス電圧の変更に伴って出力整合手段５９のイン
ピーダンスが変更されることにより、ＦＥＴ１１の交流
負荷線がバイアス電圧変換に対して最も効率の良い増幅
が行われるように自動的に切り換えられ、電力のロスな
く消費電力を抑えることができる。
【００７３】一方、ＦＥＴ１１に印加するバイアス電圧
を変換したことと、トランスミッションライン５５およ
びオープンスタブ５６が出力回路１３に直列に挿入され
て位相変換および並列キャパシタンスの増加が行われる
ため、入力整合手段５８の入力端側からみたＳパラメー
タが変化し、ＦＥＴ１１の入力側における整合性が乱
れ、伝送効率が低下する。
を変換したことと、トランスミッションライン５５およ
びオープンスタブ５６が出力回路１３に直列に挿入され
て位相変換および並列キャパシタンスの増加が行われる
ため、入力整合手段５８の入力端側からみたＳパラメー
タが変化し、ＦＥＴ１１の入力側における整合性が乱
れ、伝送効率が低下する。
【００７４】ところが、このとき同時にスイッチ５１が
オンすることにより、トランスミッションライン５２が
入力回路１２の入力側伝送路に直列に挿入されて入力回
路１２に入力する信号の位相が所定量だけ変換されると
ともに、オープンスタブ５３が入力回路１２の入力側伝
送路に接続されて入力回路１２に対してキャパシタンス
ンスが並列に加えられる。そのため、入力整合手段５８
の入力端側からみたＳパラメータが更に変化し、再び整
合性が回復する。
オンすることにより、トランスミッションライン５２が
入力回路１２の入力側伝送路に直列に挿入されて入力回
路１２に入力する信号の位相が所定量だけ変換されると
ともに、オープンスタブ５３が入力回路１２の入力側伝
送路に接続されて入力回路１２に対してキャパシタンス
ンスが並列に加えられる。そのため、入力整合手段５８
の入力端側からみたＳパラメータが更に変化し、再び整
合性が回復する。
【００７５】Ｓパラメータが変化する様子は図１０のス
ミスチャートに示される。図１０において、Ｓ1はバイ
アス電圧変更前およびスイッチ５１がオフのときに入力
整合手段５８の入力端側からみたＳパラメータである。
この状態では、Ｓパラメータが中心に近く、整合性が保
たれている。
ミスチャートに示される。図１０において、Ｓ1はバイ
アス電圧変更前およびスイッチ５１がオフのときに入力
整合手段５８の入力端側からみたＳパラメータである。
この状態では、Ｓパラメータが中心に近く、整合性が保
たれている。
【００７６】バイアス電圧を変更し、出力回路１３側の
スイッチ５４をオンすると、入力整合手段５８の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図１
０において移動の軌跡は省略）。Ｓ2に移動した場合、
整合性はＳ1に比べて乱れている。一方、スイッチ５１
がオンすることにより、トランスミッションライン５２
およびオープンスタブ５３が入力回路１２の入力側伝送
路に接続され、Ｓパラメータが再びＳ2からＳ1に移動
し、整合性が保たれる。
スイッチ５４をオンすると、入力整合手段５８の入力端
側からみたＳパラメータがＳ1からＳ2に移動する（図１
０において移動の軌跡は省略）。Ｓ2に移動した場合、
整合性はＳ1に比べて乱れている。一方、スイッチ５１
がオンすることにより、トランスミッションライン５２
およびオープンスタブ５３が入力回路１２の入力側伝送
路に接続され、Ｓパラメータが再びＳ2からＳ1に移動
し、整合性が保たれる。
【００７７】このように、入力整合手段５８のインピー
ダンスが変更されることにより、第１実施例と同様に入
力側からみた全体のＳパラメータがバイアス電圧の変更
にかかわらず最適値となり、伝送効率が良くなって電力
のロスなく消費電力を抑えることができる。
ダンスが変更されることにより、第１実施例と同様に入
力側からみた全体のＳパラメータがバイアス電圧の変更
にかかわらず最適値となり、伝送効率が良くなって電力
のロスなく消費電力を抑えることができる。
【００７８】なお、上記第１〜第３実施例の態様は状況
に応じて選択することが可能であり、高周波増幅装置の
種類等に対応させて各種の変形、組み合せを行うように
するとよい。
に応じて選択することが可能であり、高周波増幅装置の
種類等に対応させて各種の変形、組み合せを行うように
するとよい。
【００７９】第４実施例 次に、図１１〜図１３は本発明の第４実施例を示す図で
あり、整合手段の態様を変更し、可変容量ダイオードを
用いたものである。図１１は高周波電力増幅装置の第４
実施例の構成を示すブロック図であり、この図におい
て、６１は高周波電力増幅を行う増幅素子としてＧａＡ
ｓＦＥＴ（高周波電力増幅手段に相当）、６２は入力回
路（入力整合手段に相当）、６３は出力回路（出力整合
手段に相当）、６４は電源部、６５は電圧変換部、６６
はＣＰＵ、６７はバイアス回路である。入力回路６２お
よび出力回路６３は全体として整合手段を構成する。
あり、整合手段の態様を変更し、可変容量ダイオードを
用いたものである。図１１は高周波電力増幅装置の第４
実施例の構成を示すブロック図であり、この図におい
て、６１は高周波電力増幅を行う増幅素子としてＧａＡ
ｓＦＥＴ（高周波電力増幅手段に相当）、６２は入力回
路（入力整合手段に相当）、６３は出力回路（出力整合
手段に相当）、６４は電源部、６５は電圧変換部、６６
はＣＰＵ、６７はバイアス回路である。入力回路６２お
よび出力回路６３は全体として整合手段を構成する。
【００８０】入力回路６２はコンデンサ７１、７２、マ
イクロストリップライン７３および可変容量ダイオード
７４を含んで構成され、ＦＥＴ６１の入力側において信
号の整合をとる。マイクロストリップライン７３は線路
長を変化させて所望の容量やリアクタンスを自由に得る
ことができるもので、例えばトランスミッションライン
として使用することもできる。この場合には、入力回路
６２の機能としてＦＥＴ６１の入力側において信号の整
合かとれるようにマイクロストリップライン７３の線路
長等が設定される。
イクロストリップライン７３および可変容量ダイオード
７４を含んで構成され、ＦＥＴ６１の入力側において信
号の整合をとる。マイクロストリップライン７３は線路
長を変化させて所望の容量やリアクタンスを自由に得る
ことができるもので、例えばトランスミッションライン
として使用することもできる。この場合には、入力回路
６２の機能としてＦＥＴ６１の入力側において信号の整
合かとれるようにマイクロストリップライン７３の線路
長等が設定される。
【００８１】可変容量ダイオード７４は、その両端に印
加される電圧によって容量が変化するもので、可変容量
ダイオード７４には電圧変換部６５から電圧が供給され
る。可変容量ダイオード７４は電圧変換部６５からの印
加電圧によって容量を変化させ、入力回路６２のインピ
ーダンスを変える。
加される電圧によって容量が変化するもので、可変容量
ダイオード７４には電圧変換部６５から電圧が供給され
る。可変容量ダイオード７４は電圧変換部６５からの印
加電圧によって容量を変化させ、入力回路６２のインピ
ーダンスを変える。
【００８２】出力回路６３はコンデンサ８１、８２、マ
イクロストリップライン８３および可変容量ダイオード
８４を含んで構成され、ＦＥＴ６１の出力側において信
号の整合をとる。マイクロストリップライン８３は同様
に線路長を変化させて所望の容量やリアクタンスを自由
に得ることができるものである。この場合には、出力回
路６３の機能としてＦＥＴ６１の出力側において信号の
整合がとれるようにマイクロストリップライン８３の線
路長等が設定される。
イクロストリップライン８３および可変容量ダイオード
８４を含んで構成され、ＦＥＴ６１の出力側において信
号の整合をとる。マイクロストリップライン８３は同様
に線路長を変化させて所望の容量やリアクタンスを自由
に得ることができるものである。この場合には、出力回
路６３の機能としてＦＥＴ６１の出力側において信号の
整合がとれるようにマイクロストリップライン８３の線
路長等が設定される。
【００８３】可変容量ダイオード８４は、その両端に印
加される電圧によって容量が変化し、可変容量ダイオー
ド８４には電圧変換部６５から電圧が供給される。可変
容量ダイオード８４は電圧変換部６５からの印加電圧に
よって容量を変化させ、出力回路６３のインピーダンス
を変える。
加される電圧によって容量が変化し、可変容量ダイオー
ド８４には電圧変換部６５から電圧が供給される。可変
容量ダイオード８４は電圧変換部６５からの印加電圧に
よって容量を変化させ、出力回路６３のインピーダンス
を変える。
【００８４】電圧変換部６５はＣＰＵ６６の指示により
電源部６４から供給される電源を受けてバイアス回路６
７を介してＦＥＴ６１の両端に与えるバイアス電圧の値
を変更する。バイアス回路６７はコンデンサ９１、９
２、抵抗９３およびマイクロストリップライン８３ａ
（マイクロストリップライン８３の一部）によって構成
され、高インピーダンス線路を形成している。
電源部６４から供給される電源を受けてバイアス回路６
７を介してＦＥＴ６１の両端に与えるバイアス電圧の値
を変更する。バイアス回路６７はコンデンサ９１、９
２、抵抗９３およびマイクロストリップライン８３ａ
（マイクロストリップライン８３の一部）によって構成
され、高インピーダンス線路を形成している。
【００８５】ＦＥＴ６１はバイアス電圧の値が変わる
と、その動作点が変り、出力電力が変化するようになっ
ている。上記電源部６４、電圧変換部６５およびバイア
ス回路６７は全体としてＦＥＴ６１に対してバイアス電
圧を印加するバイアス電圧印加手段１０１を構成する。
と、その動作点が変り、出力電力が変化するようになっ
ている。上記電源部６４、電圧変換部６５およびバイア
ス回路６７は全体としてＦＥＴ６１に対してバイアス電
圧を印加するバイアス電圧印加手段１０１を構成する。
【００８６】ＣＰＵ６６は制御手段としての機能を有
し、ＦＥＴ６１の動作点を変更するとき、電圧変換部６
５に対してＦＥＴ６１に印加するバイアス電圧の変更を
指令するとともに、可変容量ダイオード７４、８４に印
加する電圧の変更を指令し、入力回路６２、出力回路６
３のインピーダンスを可変する制御を行う。
し、ＦＥＴ６１の動作点を変更するとき、電圧変換部６
５に対してＦＥＴ６１に印加するバイアス電圧の変更を
指令するとともに、可変容量ダイオード７４、８４に印
加する電圧の変更を指令し、入力回路６２、出力回路６
３のインピーダンスを可変する制御を行う。
【００８７】以上の構成において、バイアス電圧の変更
前は可変容量ダイオード７４、８４に印加する電圧が第
１の一定値となっており、入力回路６２および出力回路
６３のインピーダンスは変更されない。
前は可変容量ダイオード７４、８４に印加する電圧が第
１の一定値となっており、入力回路６２および出力回路
６３のインピーダンスは変更されない。
【００８８】これに対して、消費電力低減のために、例
えばＦＥＴ６１の動作点を変更しようとするとき、ＣＰ
Ｕ６６から電圧変換部６５に対してＦＥＴ６１に印加す
るバイアス電圧の変更が指令されるとともに、可変容量
ダイオード７４、８４に印加する電圧の変更が指令さ
れ、入力回路６２および出力回路６３のインピーダンス
の変更制御が行われる。
えばＦＥＴ６１の動作点を変更しようとするとき、ＣＰ
Ｕ６６から電圧変換部６５に対してＦＥＴ６１に印加す
るバイアス電圧の変更が指令されるとともに、可変容量
ダイオード７４、８４に印加する電圧の変更が指令さ
れ、入力回路６２および出力回路６３のインピーダンス
の変更制御が行われる。
【００８９】これにより、ＣＰＵ６６の指示を受けて電
圧変換部６５が電源部６４から供給されている電源電圧
を変えてバイアス回路６７を介してＦＥＴ６１の両端に
与えるバイアス電圧の値を変更する。このため、ＦＥＴ
６１の動作点が変り、その出力電力が変化して小さくな
る。
圧変換部６５が電源部６４から供給されている電源電圧
を変えてバイアス回路６７を介してＦＥＴ６１の両端に
与えるバイアス電圧の値を変更する。このため、ＦＥＴ
６１の動作点が変り、その出力電力が変化して小さくな
る。
【００９０】一方、このとき同時に電圧変換部６５が可
変容量ダイオード８４に印加する電圧を変更し、第２の
電圧として供給する。これにより、可変容量ダイオード
８４の容量値が変化（例えば、容量値が増加）して出力
回路６３のインピーダンスが変化する。
変容量ダイオード８４に印加する電圧を変更し、第２の
電圧として供給する。これにより、可変容量ダイオード
８４の容量値が変化（例えば、容量値が増加）して出力
回路６３のインピーダンスが変化する。
【００９１】インピーダンスが変化する様子は図１２の
スミスチャートによって示される。可変容量ダイオード
８４の容量値が変化すると、出力回路６３のインピーダ
ンスがＺ1からＺ2に変化するが、スミスチャートにおい
て並列キャパシタンスの増加はアドミタンス円上を時計
方向に移動させることに対応する。したがって、出力回
路６３の実効抵抗Ｒｅ｛Ｚ｝がＲ1＝Ｒｅ｛Ｚ1｝からＲ
2＝Ｒｅ｛Ｚ2｝に移動し、交流負荷線の傾きが緩やかに
なる。
スミスチャートによって示される。可変容量ダイオード
８４の容量値が変化すると、出力回路６３のインピーダ
ンスがＺ1からＺ2に変化するが、スミスチャートにおい
て並列キャパシタンスの増加はアドミタンス円上を時計
方向に移動させることに対応する。したがって、出力回
路６３の実効抵抗Ｒｅ｛Ｚ｝がＲ1＝Ｒｅ｛Ｚ1｝からＲ
2＝Ｒｅ｛Ｚ2｝に移動し、交流負荷線の傾きが緩やかに
なる。
【００９２】これにより、第１実施例と同様にバイアス
電圧の変更に伴って出力回路６３のインピーダンスが変
更されることにより、ＦＥＴ６１の交流負荷線がバイア
ス電圧変換に対して最も効率の良い増幅が行われるよう
に自動的に切り換えられ、電力のロスなく消費電力を抑
えることができる。
電圧の変更に伴って出力回路６３のインピーダンスが変
更されることにより、ＦＥＴ６１の交流負荷線がバイア
ス電圧変換に対して最も効率の良い増幅が行われるよう
に自動的に切り換えられ、電力のロスなく消費電力を抑
えることができる。
【００９３】一方、ＦＥＴ１１に印加するバイアス電圧
を変換するためと、電圧変換部６５が可変容量ダイオー
ド８４に印加する電圧を変更し、第２の電圧として供給
することにより、出力回路６３のインピーダンスがＺ1
からＺ2に変化するため、入力回路６２の入力端側から
みたＳパラメータが変化（Ｓ1からＳ2に変化）し、ＦＥ
Ｔ１１の入力側における整合性が乱れ、伝送効率が低下
する。
を変換するためと、電圧変換部６５が可変容量ダイオー
ド８４に印加する電圧を変更し、第２の電圧として供給
することにより、出力回路６３のインピーダンスがＺ1
からＺ2に変化するため、入力回路６２の入力端側から
みたＳパラメータが変化（Ｓ1からＳ2に変化）し、ＦＥ
Ｔ１１の入力側における整合性が乱れ、伝送効率が低下
する。
【００９４】ところが、このとき電圧変換部６５が入力
回路６２に配置されている可変容量ダイオード７４に印
加する電圧も変更し、例えば第３の電圧として供給す
る。そのため、可変容量ダイオード７４の容量値が変化
（例えば、容量値が増加）して入力回路６２の入力端側
からみたＳパラメータが変化し、整合性が再び回復す
る。
回路６２に配置されている可変容量ダイオード７４に印
加する電圧も変更し、例えば第３の電圧として供給す
る。そのため、可変容量ダイオード７４の容量値が変化
（例えば、容量値が増加）して入力回路６２の入力端側
からみたＳパラメータが変化し、整合性が再び回復す
る。
【００９５】Ｓパラメータが変化する様子は図１３のス
ミスチャートに示される。図１３において、Ｓ1はバイ
アス電圧変更前および可変容量ダイオード８４の容量値
が変化する前のときに、入力回路６２の入力端側からみ
たＳパラメータである。この状態では、Ｓパラメータが
中心に近く、整合性が保たれている。
ミスチャートに示される。図１３において、Ｓ1はバイ
アス電圧変更前および可変容量ダイオード８４の容量値
が変化する前のときに、入力回路６２の入力端側からみ
たＳパラメータである。この状態では、Ｓパラメータが
中心に近く、整合性が保たれている。
【００９６】バイアス電圧を変更し、出力回路６３側の
可変容量ダイオード８４の容量値を変化させると、入力
回路６２の入力端側からみたＳパラメータがＳ1からＳ2
に移動する（図１３において移動の軌跡は省略）。Ｓ2
に移動した場合、整合性はＳ1に比べて乱れている。
可変容量ダイオード８４の容量値を変化させると、入力
回路６２の入力端側からみたＳパラメータがＳ1からＳ2
に移動する（図１３において移動の軌跡は省略）。Ｓ2
に移動した場合、整合性はＳ1に比べて乱れている。
【００９７】一方、入力回路６２に配置されている可変
容量ダイオード７４に印加する電圧を変更し、第３の電
圧として供給することにより、可変容量ダイオード７４
の容量値が変化して入力回路６２の入力端側からみたＳ
パラメータが再びＳ2からＳ1に移動し、整合性が保たれ
る。
容量ダイオード７４に印加する電圧を変更し、第３の電
圧として供給することにより、可変容量ダイオード７４
の容量値が変化して入力回路６２の入力端側からみたＳ
パラメータが再びＳ2からＳ1に移動し、整合性が保たれ
る。
【００９８】このように、入力回路６２のインピーダン
スが変更されることにより、第１実施例と同様に入力側
からみた全体のＳパラメータがバイアス電圧の変更にか
かわらず最適値となり、伝送効率が良くなって電力のロ
スなく消費電力を抑えることができる。
スが変更されることにより、第１実施例と同様に入力側
からみた全体のＳパラメータがバイアス電圧の変更にか
かわらず最適値となり、伝送効率が良くなって電力のロ
スなく消費電力を抑えることができる。
【００９９】なお、この第４実施例においては、可変容
量ダイオードが並列に接続されているが、これに限ら
ず、状況によっては直列（又は直列と並列の組み合せ）
に接続するようにしてもよい。
量ダイオードが並列に接続されているが、これに限ら
ず、状況によっては直列（又は直列と並列の組み合せ）
に接続するようにしてもよい。
【０１００】また、第２〜第４実施例においても、第１
実施例と同様に、インピーダンス、Ｓパラメータ等はあ
くまでも一例であり、同様の回路構成であっても諸々の
条件（例えば、ＦＥＴ１１又は６３の性質等）により、
様々な値および変化が考えられる。
実施例と同様に、インピーダンス、Ｓパラメータ等はあ
くまでも一例であり、同様の回路構成であっても諸々の
条件（例えば、ＦＥＴ１１又は６３の性質等）により、
様々な値および変化が考えられる。
【０１０１】さらに、第２〜第４実施例の高周波増幅装
置は、第１実施例と同様に、特に無線送信装置（例え
ば、無線電話、トランシーバの送信部）等に適用して上
記のように送信電力を制御することにより、電力のロス
なく消費電力を低減できるという効果が得られる。加え
て、同じ消費電力であれば、出力電力を増加を図ること
ができる。
置は、第１実施例と同様に、特に無線送信装置（例え
ば、無線電話、トランシーバの送信部）等に適用して上
記のように送信電力を制御することにより、電力のロス
なく消費電力を低減できるという効果が得られる。加え
て、同じ消費電力であれば、出力電力を増加を図ること
ができる。
【０１０２】
【発明の効果】本発明によれば、消費電力低減のため
に、高周波電力増幅手段の動作点を変更しようとすると
き、バイアス電圧を変更するとともに、入力整合手段の
インピーダンスあるいは出力整合手段のインピーダンス
のうち、少なくとも１つ以上のインピーダンスを可変し
ているので、出力整合手段のインピーダンスを変更する
ことにより、高周波電力増幅手段の交流負荷線をバイア
ス電圧変換に対して最も効率の良い増幅が行われるよう
に自動的に設定することができ、電力のロスなく消費電
力を抑えることができる。
に、高周波電力増幅手段の動作点を変更しようとすると
き、バイアス電圧を変更するとともに、入力整合手段の
インピーダンスあるいは出力整合手段のインピーダンス
のうち、少なくとも１つ以上のインピーダンスを可変し
ているので、出力整合手段のインピーダンスを変更する
ことにより、高周波電力増幅手段の交流負荷線をバイア
ス電圧変換に対して最も効率の良い増幅が行われるよう
に自動的に設定することができ、電力のロスなく消費電
力を抑えることができる。
【０１０３】また、入力整合手段のインピーダンスを変
更することにより、装置の入力側からみた全体のＳパラ
メータをバイアス電圧の変更にかかわらず最適値にする
ことができ、伝送効率を良好にして電力ロスをなくする
ことができる。
更することにより、装置の入力側からみた全体のＳパラ
メータをバイアス電圧の変更にかかわらず最適値にする
ことができ、伝送効率を良好にして電力ロスをなくする
ことができる。
【図１】本発明に係る高周波電力増幅装置の第１実施例
を示す構成図である。
を示す構成図である。
【図２】同実施例のＦＥＴを用いた場合の静特性および
交流負荷線を示す図である。
交流負荷線を示す図である。
【図３】同実施例のＦＥＴの出力側におけるインピーダ
ンスの変化を説明するためのスミスチャートを示す図で
ある。
ンスの変化を説明するためのスミスチャートを示す図で
ある。
【図４】同実施例の入力側からみたＳパラメータの変化
を説明するためのスミスチャートを示す図である。
を説明するためのスミスチャートを示す図である。
【図５】本発明に係る高周波電力増幅装置の第２実施例
を示す構成図である。
を示す構成図である。
【図６】同実施例のＦＥＴの出力側におけるインピーダ
ンスの変化を説明するためのスミスチャートを示す図で
ある。
ンスの変化を説明するためのスミスチャートを示す図で
ある。
【図７】同実施例の入力側からみたＳパラメータの変化
を説明するためのスミスチャートを示す図である。
を説明するためのスミスチャートを示す図である。
【図８】本発明に係る高周波電力増幅装置の第３実施例
を示す構成図である。
を示す構成図である。
【図９】同実施例のＦＥＴの出力側におけるインピーダ
ンスの変化を説明するためのスミスチャートを示す図で
ある。
ンスの変化を説明するためのスミスチャートを示す図で
ある。
【図１０】同実施例の入力側からみたＳパラメータの変
化を説明するためのスミスチャートを示す図である。
化を説明するためのスミスチャートを示す図である。
【図１１】本発明に係る高周波電力増幅装置の第４実施
例を示す構成図である。
例を示す構成図である。
【図１２】同実施例のＦＥＴの出力側におけるインピー
ダンスの変化を説明するためのスミスチャートを示す図
である。
ダンスの変化を説明するためのスミスチャートを示す図
である。
【図１３】同実施例の入力側からみたＳパラメータの変
化を説明するためのスミスチャートを示す図である。
化を説明するためのスミスチャートを示す図である。
【図１４】従来の高周波電力増幅装置を示す構成図であ
る。
る。
【図１５】従来の高周波電力増幅装置のＦＥＴを用いた
場合の静特性および交流負荷線を示す図である。
場合の静特性および交流負荷線を示す図である。
１１、６１ ＧａＡｓＦＥＴ（高周波電力増幅手段） １２、６２ 入力回路 １３、６３ 出力回路 １４、６４ 電源部 １５、６５ 電圧変換部 １６、６６ ＣＰＵ（制御手段） １７、１８ リアクタンス素子 ２１、１０１ バイアス電圧印加手段 ３１、３３、４１、４３、５１、５３ スイッチ ３２、３４、５３、５６ オープンスタブ ３５、４５、５７ 整合手段 ３６、４６、５８ 入力整合手段 ３７、４７、５９ 出力整合手段 ４２ ショートスタブ ４４、５２、５５ トランスミッションライン ６７ バイアス回路 ７１、７２、８１、８２、９１、９２ コンデンサ ７３、８３、８３ａ マイクロストリップライン ７４、８４ 可変容量ダイオード ９３ 抵抗
Claims (7)
- 【請求項１】 高周波の電力増幅を行い、バイアス電圧
によって動作点が変る高周波電力増幅手段と、 前記高周波電力増幅手段に対してバイアス電圧を印加す
るバイアス電圧印加手段と、 前記高周波電力増幅手段の入出力信号の整合を行う整合
手段と、 前記高周波電力増幅手段の動作点を変更するとき、前記
バイアス電圧印加手段に対して高周波電力増幅手段に印
加するバイアス電圧の変更を指令するとともに、前記整
合に対してインピーダンスの変更を指令する制御手段
と、 を備えたことを特徴とする高周波電力増幅装置。 - 【請求項２】 前記整合手段は、前記高周波電力増幅手
段の出力側において信号の整合を行う出力整合手段を有
し、 前記制御手段の前記整合手段に対するインピーダンス変
更の指令は、前記出力整合手段のインピーダンス変更の
指令を含むことを特徴とする請求項１記載の高周波電力
増幅装置。 - 【請求項３】 前記出力整合手段は、接続の組み合せを
変更可能な複数のインピーダンス素子を有し、 前記制御手段は、該出力整合手段の有する複数のインピ
ーダンス素子の接続の組み合せを変えて前記出力整合手
段のインピーダンスを変更するように指令することを特
徴とする請求項２記載の高周波電力増幅装置。 - 【請求項４】 前記出力整合手段は、印加される電圧に
応じてインピーダンスを変更可能な電圧可変型インピー
ダンス素子を有し、 前記制御手段は、該電圧可変型インピーダンス素子への
印加電圧を変えて前記出力整合手段のインピーダンスを
変更するように制御することを特徴とする請求項２又は
３記載の高周波電力増幅装置。 - 【請求項５】 前記整合手段は、前記高周波電力増幅手
段の入力側において信号の整合を行う入力整合手段を有
し、 前記制御手段の前記整合手段に対するインピーダンス変
更の指令は、前記入力整合手段のインピーダンス変更の
指令を含むことを特徴とする請求項１及至４のいずれか
１項に記載の高周波電力増幅装置。 - 【請求項６】 前記入力整合手段は、接続の組み合せを
変更可能な複数のインピーダンス素子を有し、 前記制御手段は、該入力整合手段の有する複数のインピ
ーダンス素子の接続の組み合せを変えて前記入力整合手
段のインピーダンスを変更するように指令することを特
徴とする請求項５記載の高周波電力増幅装置。 - 【請求項７】 前記入力整合手段は、印加される電圧に
応じてインピーダンスを変更可能な電圧可変型インピー
ダンス素子を有し、 前記制御手段は、該電圧可変型インピーダンス素子への
印加電圧を変えて前記入力整合手段のインピーダンスを
変更するように制御することを特徴とする請求項５又は
６記載の高周波電力増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727891A JPH05175757A (ja) | 1991-12-25 | 1991-12-25 | 高周波電力増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727891A JPH05175757A (ja) | 1991-12-25 | 1991-12-25 | 高周波電力増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175757A true JPH05175757A (ja) | 1993-07-13 |
Family
ID=18453301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35727891A Pending JPH05175757A (ja) | 1991-12-25 | 1991-12-25 | 高周波電力増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175757A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838932B2 (en) | 2002-05-20 | 2005-01-04 | Alps Electric Co., Ltd. | Power amplifier capable of adjusting operating point |
| JP2006148424A (ja) * | 2004-11-18 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 電力増幅器、電力増幅装置及び歪補償回路 |
| JP2006319737A (ja) * | 2005-05-13 | 2006-11-24 | Renesas Technology Corp | 半導体集積回路装置 |
| JPWO2006006244A1 (ja) * | 2004-07-14 | 2008-04-24 | 三菱電機株式会社 | 高出力増幅器 |
| JPWO2014203439A1 (ja) * | 2013-06-19 | 2017-02-23 | パナソニックＩｐマネジメント株式会社 | 電力増幅器 |
| EP3648345A4 (en) * | 2017-07-21 | 2020-07-22 | Huawei Technologies Co., Ltd. | POWER AMPLIFIER |
-
1991
- 1991-12-25 JP JP35727891A patent/JPH05175757A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838932B2 (en) | 2002-05-20 | 2005-01-04 | Alps Electric Co., Ltd. | Power amplifier capable of adjusting operating point |
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| JP4679883B2 (ja) * | 2004-11-18 | 2011-05-11 | パナソニック株式会社 | 電力増幅器、電力増幅装置及び歪補償回路 |
| JP2006319737A (ja) * | 2005-05-13 | 2006-11-24 | Renesas Technology Corp | 半導体集積回路装置 |
| JPWO2014203439A1 (ja) * | 2013-06-19 | 2017-02-23 | パナソニックＩｐマネジメント株式会社 | 電力増幅器 |
| EP3648345A4 (en) * | 2017-07-21 | 2020-07-22 | Huawei Technologies Co., Ltd. | POWER AMPLIFIER |
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