JPH05175406A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05175406A
JPH05175406A JP34288691A JP34288691A JPH05175406A JP H05175406 A JPH05175406 A JP H05175406A JP 34288691 A JP34288691 A JP 34288691A JP 34288691 A JP34288691 A JP 34288691A JP H05175406 A JPH05175406 A JP H05175406A
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Abstract

(57)【要約】 【目的】 厚さ0.５mm程度の超薄型ＬＳＩパッケージを
提供する。 【構成】 リード４をＦｅ系の金属またはそれと同等の
曲げ強度を有する金属で構成し、パッケージ本体２の外
方に延在するリード４のアウターリード部の途中を上方
に折り曲げた面実装型ＬＳＩパッケージである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、面実装型ＬＳＩパッケージの薄型化に適用
して有効な技術に関する。
【０００２】
【従来の技術】ノート型パソコンなどの薄型電子機器の
普及に伴い、メモリカードやＩＣカードに搭載するＬＳ
Ｉパッケージの薄型化が進められている。
【０００３】従来、メモリカード用ＴＳＯＰ(Thin Smal
l Outline Package)や、ＩＣカード用ＴＱＦＰ(Thin Qu
ad Flat Package)として、厚さ１〜1.２mm程度の薄型パ
ッケージが実現されているが、さらに最近では、ＴＡＢ
をトランスファ・モールドした厚さ0.５mm程度の超薄型
パッケージが実現されている。
【０００４】ＴＡＢをトランスファ・モールドした上記
超薄型パッケージは、厚さ５０μｍのポリイミドフィル
ムに接着した厚さ３５μｍのＣｕ箔をリードに用い、チ
ップの厚さを0.２mm程度とすることで超薄型化を実現し
ている。なお、この超薄型パッケージについては、日経
ＢＰ社、１９９１年２月１日発行「日経マイクロデバイ
ス２月号」Ｐ６５〜Ｐ６６に記載がある。
【０００５】
【発明が解決しようとする課題】パッケージ厚が１〜1.
２mm程度のＴＳＯＰ、ＴＱＦＰは、従来のＳＯＰ、ＱＦ
Ｐに比べてパッケージを構成する樹脂の体積が少ないこ
とから、樹脂とチップとを合わせたパッケージ全体の平
均熱膨張係数がＳＯＰ、ＱＦＰの１５〜２０×１０-6／
℃程度から７〜８×１０-6／℃程度まで低下する。
【０００６】これに対し、プリント配線基板の熱膨張係
数は、ガラス布含浸エポキシ樹脂（ガラエポ）の場合、
１５×１０-6／℃程度であるため、ＴＳＯＰやＴＱＦＰ
をガラエポ製のプリント配線基板に実装して熱サイクル
試験を行うと、プリント配線基板とパッケージとの熱膨
張係数差に起因してリードの半田接続部に応力が加わ
り、接続信頼性が低下するという問題がある。
【０００７】一方、ＴＡＢをトランスファ・モールドし
た超薄型パッケージは、リードがＣｕ箔で構成されてい
るためその強度が低く、半田再生実装ができないなど、
実装に難しさがある。また、ＴＡＢ方式を採用している
ことから、パッケージを実装する前にエージングや選別
を行うことができないので、製造コストが高くなるとい
う問題がある。
【０００８】そこで、本発明の目的は、実装信頼性の高
い超薄型パッケージを提供することにある。
【０００９】本発明の他の目的は、基板実装が容易な超
薄型パッケージを提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の面実装型ＬＳＩパッケージは、リ
ードをＦｅ系の金属またはそれと同等の曲げ強度を有す
る金属で構成し、そのアウターリード部の途中を上方に
折り曲げたものである。
【００１３】
【作用】上記した手段によれば、リードをＦｅ系または
それと同等の曲げ強度を有する金属で構成したことによ
り、パッケージ厚を0.５mm程度の超薄型にした場合で
も、基板実装時のリード曲がりを防止することができ、
また、半田再生実装も可能となる。さらにパッケージを
実装する前にエージングや選別を行うことも可能とな
る。
【００１４】上記した手段によれば、アウターリード部
の途中を上方に折り曲げたことにより、アウターリード
長が実効的に長くなる。これにより、ＬＳＩパッケージ
をプリント配線基板に実装して熱サイクル試験を行う
際、プリント配線基板とパッケージとの熱膨張係数差に
起因してリードの半田接続部に応力が加わった場合で
も、長いアウターリード部がこの応力を緩和、吸収する
ように作用するので、半田接続部の接続信頼性が向上す
る。
【００１５】
【実施例１】図１は、本発明の一実施例である面実装型
ＬＳＩパッケージを示す断面図である。
【００１６】本実施例１の面実装型ＬＳＩパッケージ
は、ＴＳＯＰ１であり、トランスファ・モールドにより
成型されたパッケージ本体２には、ＤＲＡＭなどのメモ
リＬＳＩを形成したシリコン単結晶からなる半導体チッ
プ３が封止されている。パッケージ本体２は、例えばエ
ポキシ系樹脂からなる。また、半導体チップ３の厚さ
は、0.２mm〜0.２８mm程度である。
【００１７】上記パッケージ本体２の側面には、ＴＳＯ
Ｐ１の外部端子を構成する複数本のリード４が外方に延
在している。このリード４は、パッケージ本体２に封止
されたタブ（ダイパッド部）５と共に、４２アロイのよ
うなＦｅ系金属からなる厚さ７５μｍ〜１２５μｍ程度
のリードフレームで構成されている。
【００１８】上記リード４のインナーリード部と半導体
チップ３の電極パッド６とは、Ａｕなどの導電材からな
るワイヤ７を介して電気的に接続されている。このワイ
ヤ７は、電極パッド６からの高さが１００μｍ程度とな
るような低ループワイヤボンティング法によってリード
４、電極パッド６間に架設されている。
【００１９】上記リード４のアウターリード部は、その
先端（下端部）が面実装可能に折り曲げられ、かつ途中
が上方に折り曲げられている。従って、このアウターリ
ード部は、通常のＴＳＯＰに比べてその長さが実効的に
長くなっている。なお、アウターリード部の表面には、
半田メッキが施されている。
【００２０】本実施例のＴＳＯＰ１は、一例としてパッ
ケージ本体２の上面からアウターリード部の下端部まで
の寸法（Ｃ）が0.５mmまたはそれ以下（好ましくは0.４
〜0.５mm）、パッケージ本体２の上面からアウターリー
ド部の上端部までの寸法（Ｂ）が０mm以上（好ましくは
０〜0.３mm）、パッケージ本体２の下面からアウターリ
ード部の下端部までの寸法（Ａ）が０mm以上（好ましく
は０〜0.１mm）となるように設計されている。
【００２１】図２は、本実施例１のＴＳＯＰ１をプリン
ト配線基板８に面実装した状態を示している。ＴＳＯＰ
１のリード４とプリント配線基板８のフットプリント
（パッド）９との半田接続は、周知の半田リフロー法に
より行うことができる。
【００２２】また、本実施例１のＴＳＯＰ１は、アウタ
ーリード部の上方に折り曲げた部分の一部を水平方向に
延在しているので、この部分に別のＴＳＯＰ１のリード
４の下端部を重ね合わすことにより、容易に多段実装が
可能となる。
【００２３】この場合、図３に示すように、アウターリ
ード部の下端部の幅（Ｗ1)を上方に折り曲げた部分の幅
（Ｗ2)よりも狭くすることにより、リード４の重ね合わ
せを一層容易に行うことができる。
【００２４】なお、図２では、プリント配線基板８の片
面にＴＳＯＰ１を多段実装した場合を示したが、プリン
ト配線基板８の両面にＴＳＯＰ１を多段実装できること
は勿論である。
【００２５】このように、本実施例１のＴＳＯＰ１によ
れば、下記のような効果を得ることができる。
【００２６】(1) リード４をＦｅ系の金属からなるリー
ドフレームで構成したことにより、パッケージ本体２の
厚さを0.５mm程度の超薄型にした場合でも、プリント配
線基板８に実装する際のリードの変形を防止することが
でき、また、半田再生実装も可能となるので、ＴＡＢ方
式を用いたものよりも基板実装が容易な超薄型パッケー
ジを提供することができる。
【００２７】(2) リード４をリードフレームで構成した
ことにより、パッケージ本体２をプリント配線基板８に
実装する前に半導体チップ３のエージングや選別を行う
ことができるので、ＴＡＢ方式を用いたものよりも安価
な超薄型パッケージを提供することができる。
【００２８】(3) リード４のアウターリード部の途中を
上方に折り曲げ、アウターリード長を長くしたことによ
り、ＴＳＯＰ１をプリント配線基板８に実装して熱サイ
クル試験を行う際、プリント配線基板８とパッケージ本
体２との熱膨張係数差に起因してリード４とプリント配
線基板８のフットプリント９との接続部に応力が加わっ
た場合でも、長いアウターリード部がこの応力を緩和、
吸収するので、半田接続部の接続信頼性が高い超薄型パ
ッケージを提供することができる。
【００２９】(4) リード４のアウターリード部の途中を
上方に折り曲げ、その一部を水平方向に延在したことに
より、ＴＳＯＰ１を容易に多段実装することができるの
で、実装密度の高い超薄型パッケージを提供することが
できる。
【００３０】なお、上述したＴＳＯＰ１は、前記図１、
図２に示すように、リード４のアウターリード部の先端
をパッケージ本体２側にＬ字状に折り曲げてあるが、ア
ウターリード部の先端の形状は、例えば図４に示すよう
なＪ字状など、面実装が可能な形状であれば、任意の形
状に折り曲げてよい。
【００３１】また、図５に示すように、リード４のイン
ナーリード部と半導体チップ３の電極パッド６との間に
ワイヤ７をボンティングする際、逆方向ワイヤボンディ
ング方式、すなわちインナーリード部側を第１ボンディ
ングとし、電極パッド６側を第２ボンディングとするワ
イヤボンディング方式を用いることにより、ワイヤ７の
ループ高さをさらに低くすることができるので、パッケ
ージ本体２の厚さをさらに薄くすることができる。
【００３２】
【実施例２】図６は、本発明の他の実施例である面実装
型ＬＳＩパッケージを示す断面図である。
【００３３】本実施例２のＴＳＯＰ１は、４２アロイの
ようなＦｅ系金属からなる厚さ７５μｍ〜１２５μｍ程
度のリードフレームで構成されたリード４のインナーリ
ード部と半導体チップ３の図示しない電極パッドとが、
Ａｕなどのバンプ１０を介して電気的に接続されてい
る。
【００３４】上記バンプ１０は、周知の蒸着法あるいは
ボールボンディング法などを用いて半導体チップ３の電
極パッド上に形成されている。リード４のインナーリー
ド部の先端は、ハーフエッチング法などを用いて他の部
分よりも薄く加工され、その表面には、Ａｕなどのメッ
キが施されている。バンプ１０とリード４のインナーリ
ード部とは、周知の熱圧着法で一括接続されている。
【００３５】リード４のアウターリード部は、前記実施
例１と同様、その先端（下端部）が面実装可能に折り曲
げられ、かつ途中が上方に折り曲げられている。なお、
アウターリード部の表面には、半田メッキが施されてい
る。
【００３６】本実施例２のＴＳＯＰ１は、実施例１のワ
イヤボンディング法に代えて、リード４のインナーリー
ド部と半導体チップ３の電極パッドとをバンプ１０を介
して一括接続する方法を採用しているため、パッケージ
本体２の厚さをさらに薄くすることができる。
【００３７】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００３８】前記実施例では、リードをＦｅ系の金属で
構成したが、それと同等の曲げ強度を有する他の金属で
構成してもよい。
【００３９】前記実施例では、ＴＳＯＰに適用した場合
について説明したが、ＴＳＯＪ(Thin Small Outline J-
lead package) やＴＱＦＰ(Thin Quad Flat Package)な
ど、他の面実装型ＬＳＩパッケージにも適用することが
できる。
【００４０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４１】(1) 本発明によれば、基板実装が容易な超
薄型ＬＳＩパッケージを提供することができる。
【００４２】(2) 本発明によれば、ＴＡＢ方式を用いた
ものよりも安価な超薄型ＬＳＩパッケージを提供するこ
とができる。
【００４３】(3) 本発明によれば、半田接続部の接続信
頼性が高い超薄型ＬＳＩパッケージを提供することがで
きる。
【００４４】(4) 本発明によれば、多段実装が可能な超
薄型ＬＳＩパッケージを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である面実装型ＬＳＩパッケ
ージを示す断面図である。
【図２】この面実装型ＬＳＩパッケージをプリント配線
基板に多段実装した状態を示す図である。
【図３】この面実装型ＬＳＩパッケージのアウターリー
ド形状を示す図である。
【図４】本発明の他の実施例である面実装型ＬＳＩパッ
ケージを示す断面図である。
【図５】本発明の他の実施例である面実装型ＬＳＩパッ
ケージを示す断面図である。
【図６】本発明の他の実施例である面実装型ＬＳＩパッ
ケージを示す断面図である。
【符号の説明】
１ ＴＳＯＰ ２ パッケージ本体 ３ 半導体チップ ４ リード ５ タブ（ダイパッド部） ６ 電極パッド ７ ワイヤ ８ プリント配線基板 ９ フットプリント（パッド） １０ バンプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを封止したパッケージ本体
    の側面から外方に延在するリードのアウターリード部を
    面実装可能に折り曲げてなる半導体集積回路装置であっ
    て、前記リードをＦｅ系の金属またはそれと同等の曲げ
    強度を有する金属で構成すると共に、アウターリード部
    の途中を上方に折り曲げたことを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 アウターリード部の上方に折り曲げた部
    分の一部を水平方向に延在したことを特徴とする請求項
    １記載の半導体集積回路装置。
  3. 【請求項３】 アウターリード部の下端部の幅を上方に
    折り曲げた部分の幅よりも狭くしたことを特徴とする請
    求項１記載の半導体集積回路装置。
  4. 【請求項４】 リードのインナーリード部の先端を他の
    部分よりも薄く加工し、前記インナーリード部と半導体
    チップの電極とをバンプを介して接続したことを特徴と
    する請求項１記載の半導体集積回路装置。
  5. 【請求項５】 リードの厚さが７５〜１２５μｍ程度で
    あり、半導体チップの厚さが２００〜２８０μｍ程度で
    あることを特徴とする請求項１記載の半導体集積回路装
    置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19507573A1 (de) * 1994-03-30 1995-10-05 Gold Star Electronics Leiterstruktur und Halbleitergehäuse mit dieser Leiterstruktur
US5776802A (en) * 1993-12-08 1998-07-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method of the same
US5895969A (en) * 1992-05-25 1999-04-20 Hitachi, Ltd. And Hitachi Vlsi Engineering Corp. Thin type semiconductor device, module structure using the device and method of mounting the device on board
US6064112A (en) * 1997-03-25 2000-05-16 Hitachi, Ltd. Resin-molded semiconductor device having a lead on chip structure
US6097081A (en) * 1997-01-16 2000-08-01 Hitachi, Ltd. Semiconductor device having adhesive between lead and chip
US6201297B1 (en) 1997-02-25 2001-03-13 Hitachi, Ltd. Semiconductor device
CN104916618A (zh) * 2014-03-13 2015-09-16 瑞萨电子株式会社 半导体器件
US9515013B2 (en) 2014-09-12 2016-12-06 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895969A (en) * 1992-05-25 1999-04-20 Hitachi, Ltd. And Hitachi Vlsi Engineering Corp. Thin type semiconductor device, module structure using the device and method of mounting the device on board
US5776802A (en) * 1993-12-08 1998-07-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method of the same
DE19507573C2 (de) * 1994-03-30 2002-11-21 Gold Star Electronics Leiterstruktur für ein Halbleitergehäuse und Halbleitergehäuse mit einer solchen Leiterstruktur
DE19507573A1 (de) * 1994-03-30 1995-10-05 Gold Star Electronics Leiterstruktur und Halbleitergehäuse mit dieser Leiterstruktur
US6097081A (en) * 1997-01-16 2000-08-01 Hitachi, Ltd. Semiconductor device having adhesive between lead and chip
US6201297B1 (en) 1997-02-25 2001-03-13 Hitachi, Ltd. Semiconductor device
US6064112A (en) * 1997-03-25 2000-05-16 Hitachi, Ltd. Resin-molded semiconductor device having a lead on chip structure
CN104916618A (zh) * 2014-03-13 2015-09-16 瑞萨电子株式会社 半导体器件
EP2927953A3 (en) * 2014-03-13 2015-11-25 Renesas Electronics Corporation Semiconductor device
US10032700B2 (en) 2014-03-13 2018-07-24 Renesas Electronics Corporation Positional relationship among components of semiconductor device
US10461020B2 (en) 2014-03-13 2019-10-29 Renesas Electronics Corporation Positional relationship among components of semiconductor device
CN104916618B (zh) * 2014-03-13 2019-12-31 瑞萨电子株式会社 半导体器件
US10796983B2 (en) 2014-03-13 2020-10-06 Renesas Electronics Corporation Positional relationship among components of semiconductor device
US9515013B2 (en) 2014-09-12 2016-12-06 Kabushiki Kaisha Toshiba Semiconductor device
US9620442B2 (en) 2014-09-12 2017-04-11 Kabushiki Kaisha Toshiba Semiconductor device

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