JPH05168067A - 直列制御装置のデータ入力制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】メモリ個数を削減でき、高速リアルタイムで連
想照合を行うとともに、システムに発生したエラーを確
実に検出する直列制御装置のデータ入力制御装置を提供
する。 【構成】メインコントローラ１００に、データフレーム
信号中のセンサデータを１サンプリング周期分記憶する
受信データメモリ２２と、前回サンプリング時のセンサ
データ、真のセンサデータ、及び前記比較の連続一致回
数を記憶するメモリ４０と、今回のデータフレーム信号
が受信されてから次のデータフレーム信号が受信される
までの間に、前記受信データメモリに記憶されたセンサ
データを前記メモリに記憶された前回サンプリング時の
センサデータと比較する比較転送回路３０とを有し、更
に、設定された回数の連続一致の有無を判定する連続一
致判定処理、連続一致判定結果に応じて＋１または初期
化するカウント処理、真データ選択処理等を行い、メモ
リ４０の各エリアへ転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメインコントローラお
よび複数のノードを直列に接続し、各ノードにはそれぞ
れ少なくとも１乃至複数のセンサ類を接続するようにし
た直列制御装置に関し、特にメインコントローラで連想
照合を用いてデータのエラーチェックを行うデータ入力
制御装置に関する。

【０００２】

【従来の技術】プレス、工作機械、建設機械、船舶、航
空機、無人搬送装置、無人倉庫等を集中管理する場合、
装置各部の状態を検出する多数のセンサおよび装置各部
の状態を制御する多数のアクチュエータが必要となる。
このセンサおよびアクチュエータの数は例えばプレスを
考えた場合3000以上にも及び、他の装置においては更に
多数となるものもある。

【０００３】従来、この種の装置を集中管理する集中管
理システムとして、複数のノードを直列に接続するとと
もに各ノードに１乃至複数のセンサおよびアクチュエー
タを接続し、これらノードをメインコントローラを介し
て環状に接続し、このメインコントローラからの信号に
よって各ノードを制御するようにした構成が考えられて
いる。

【０００４】このようにノードを直列に接続する構成を
とる場合、各センサの出力の同時性および各アクチュエ
ータの制御の同時性をいかにして確保するかが問題とな
る。例えば、各ノードにアドレスを割当て、このアドレ
スにもとづき各ノードを制御する構成を考えると、この
アドレス処理のための時間遅れが問題となり、各センサ
の出力の収集および各アクチュエータの制御に関して満
足すべき同時性を確保することはできない。

【０００５】そこで、発明者等は、ノードを直列に接続
する構成をとりながらも各ノードにアドレスを割当てる
という発想を捨て、各ノードをその接続の順番によって
識別するようにし、これによってアドレス処理を不要に
するとともにアドレス処理に伴う時間遅れを解消し、更
にはノードの構成を大幅に簡略化できるようにした直列
制御装置を提案している。

【０００６】この装置は図１３に示すように構成されて
いる。

【０００７】この直列制御装置は例えばプレスの集中制
御システムに適用されるものであり、ホストコントロー
ラ２００はプレス各部を統轄管理するものである。メイ
ンコントローラ１００は接続された複数のノード１０−
１〜１０−２とのデータ授受制御を行うものである。セ
ンサ群１−１，１−２，…１−Ｎはプレスの各部に配設
され、プレスの各部の状態を検出するものである。アク
チュエータ群２−１，２−２，…２−Ｎはプレスの各部
に配設され、プレスの各部を駆動するものである。これ
らセンサ群１−Ｎおよびアクチュエータ群２−Ｎはそれ
ぞれノード１０−Ｎ（Ｎ＝１〜Ｎ）に接続されている。
これらノード１０−１〜１０−Ｎおよびメインコントロ
ーラ１００はループ状に直列接続されている。

【０００８】図１４は、ノードの数Ｎを５とした場合の
当該システムで用いられるデータ信号のフレーム構成を
示すもので、このデータフレーム信号はメインコントロ
ーラ１００から送出され、ノード１０−１、１０−２、
……１０−Ｎを経由した後、メインコントローラ１００
に戻される。なお、図５（ａ）はメインコントローラ１
００から出力された直後のデータフレーム信号を、同図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はノード１０−１、１
０−２、１０−３、１０−４から出力されるデータフレ
ーム信号を、同図（ｆ）はノード１０−５から出力され
る信号（Ｎ＝５の場合はメインコントローラ１００へ帰
還入力される信号）を夫々それぞれ示している。

【０００９】図１４のフレーム構成における各信号の内
容は以下のとおりである。

【００１０】 ＳＴＩ；入力データ（センサデータ）ＤＩの先頭位置を
示す第１のスタートコード ＤＩ ；入力データ（センサデータ） ＤＩq ；第ｑ番目のノードに接続されたセンサからの入
力データ ＳＴＯ；出力データ（アクチュエータ駆動データ）の先
頭位置を示す第２のスタートコード ＤＯ ；出力データ（アクチュエータ駆動データ） ＤＯq ；第ｑ番目のノードに接続されたアクチュエータ
への出力データ ＳＰ ；データ列の終端位置を示すストップコード ＣＲＣ；ＣＲＣチェック用コード ＥＲＲ；エラー内容およびエラー位置を示すコード、 図１３に示した各ノード１０−１〜１０−Ｎでは、図１
４（ｂ）〜（ｆ）に示すように、スタートコードＳＴＩ
とスタートコードＳＴＯの間に当該ノードに接続された
センサ１の検出データＤＩq を付加するとともに、スタ
ートコードＳＴＯの後から当該ノードに接続されたアク
チュエータ２への出力データＤＯq を抜き取るよう動作
する。

【００１１】したがって、このシステムでは、メインコ
ントローラ１００からノード１０−１に対して図１４
（ａ）に示すようなアクチュエータ制御データＤＯを含
むデータフレ−ム信号を送出すれば、このデータフレー
ム信号がノード１０−１→ノード１０−２→ノード１０
−３→ノード１０−４→１０−５へと順次伝播されるこ
とにより上記データフレ−ム信号中のアクチュエータ制
御データＤＯが該当するノードへ割り振られるととも
に、各ノードで得たセンサ群の検出データが同データフ
レ−ム信号中へ取り込まれる。この結果、上記データフ
レ−ム信号がメインコントローラ１００へ帰還されたと
きには、図１４（ｆ）に示すように、アクチュエータ制
御データＤＯは全てなくなり、センサ群の検出データが
同フレーム信号中に含まれることになる。

【００１２】このようにこの装置によれば、データフレ
ーム信号中にＣＲＣコードを設け、各ノードおよびメイ
ンコントローラでは各ノード間およびノード−メインコ
ントローラ間の通信エラーを検出するとともに、さらに
データフレーム信号中にエラーコードＥＲＲを設け、各
ノードではノード間信号線の断線、自ノード内回路のエ
ラーを検出し、エラー内容を前記エラーコードＥＲＲに
のせて送出するようにしている。

【００１３】

【発明が解決しようとする課題】しかしながら、この従
来のエラー検出方式では、ノードとセンサ群との間の信
号線あるいはセンサ自体にノイズが混入することを原因
として検出データが「０」から「１」あるいは「１」か
ら「０」に変化するなどのエラーが発生した場合、これ
を真のデータ変化か、エラーによるデータ変化かを識別
できないという問題があった。特にこの直列制御装置が
適用されるプレス、工作機械、建設機械、船舶、航空
機、無人搬送装置、無人倉庫等の環境はノイズが混入し
やすい悪環境にあり、上記問題に対する対策が切望され
ていた。

【００１４】そこで、従来より謂ゆる連想照合を用いて
エラー検出を行う技術が各種提案されている。この連想
照合方式は、受信データを複数回受信しこの複数回の受
信データが予め設定した所定回数連続して一致したとき
にのみ該受信データを真のデータとして判断するように
するものである。

【００１５】しかしながら、従来の連想照合方式におい
ては、受信データを複数のサンプリング周期分記憶する
ために各サンプリング毎のデータ用または真のデータ用
にそれぞれ１つのメモリを用いていたので、メモリ個数
が増加しコスト高となる問題があった。また、従来の連
想照合方式においては、処理時間が遅く、このためシス
テムのリアルタイム制御を高速になし得なかった。

【００１６】この発明はこのような事情に鑑みてなされ
たもので、メモリ個数を削減できるとともに高速のリア
ルタイム制御をなし得る連想照合を行ううとともに、前
記センサ−ノード間のエラーをも含めてシステムに発生
したエラーを確実に検出できる直列制御装置のデータ入
力制御装置を提供することを目的とする。

【００１７】

【課題を解決するための手段及び作用】この発明では、
１乃至複数のセンサを接続したノードをメインコントロ
ーラを含んで直列接続し、前記メインコントローラは所
定のデータフレーム信号を前記センサの検出データの変
化間隔より充分短い周期で送出し、前記各ノードは当該
ノードに接続されるセンサからのデータを前記データフ
レーム信号にのせて送出するとともに、前記メインコン
トローラは所定のサンプリング周期をもって入力された
前記データフレーム信号中に含まれるセンサのデータを
予め設定した所定数の周期にわたって所定数回対応する
ビット毎に比較し、該所定数回の比較結果が一致したと
きにのみ前記各センサのデータを真のセンサデータとし
て取り込むようにした直列制御装置のデータ入力制御装
置において、前記メインコントローラに、前記データフ
レーム信号中のセンサデータを１サンプリング周期分記
憶する受信データメモリと、前回サンプリング時のセン
サデータ、真のセンサデータ、及び前記比較の連続一致
回数を記憶するメモリと、今回のデータフレーム信号が
受信されてから次のデータフレーム信号が受信されるま
での間に、前記受信データメモリに記憶されたセンサデ
ータを前記メモリに記憶された前回サンプリング時のセ
ンサデータと比較する比較処理、前記メモリに記憶され
た連続一致回数値を取り込み今回の比較で設定された回
数分の比較が終了したか否か判定しこの判定結果と前記
比較結果に基づき設定された回数の連続一致の有無を判
定する連続一致判定処理、前記取り込んだ連続一致回数
値を前記比較結果及び前記連続一致判定結果に応じて＋
１または初期化するカウント処理、前記連続一致判定結
果に応じて前記メモリから取り込んだ真のセンサデータ
及び前記受信データメモリから入力されたセンサデータ
のうちの何れかを選択して真のデータとする真データ選
択処理、前記受信データメモリから入力されたセンサデ
ータを前記メモリの前回サンプリング時のセンサデータ
を記憶するエリアに転送する第１の転送処理、前記真デ
ータ選択処理によって選択された真データを前記メモリ
の真データを記憶するエリアに転送する第２の転送処
理、および前記カウント処理の結果を前記メモリの前記
連続一致回数を記憶するエリアに転送する第３の転送処
理を前記データフレーム信号中に含まれるセンサのデー
タの各ビット毎に実行する比較転送手段と、を具え、前
記比較転送手段による各処理を並列に実行させるように
している。

【００１８】かかる本発明の構成では、データ受信期間
に前記受信データメモリに対しセンサデータを記憶させ
るとともに、今回のデータ受信期間が終了してから次の
データ受信期間までの間に上記比較転送回路による比較
転送期間を設けるようにしている。

【００１９】またこの発明では、１乃至複数のセンサを
接続したノードをメインコントローラを含んで直列接続
し、前記メインコントローラは所定のデータフレーム信
号を前記センサの検出データの変化間隔より充分短い周
期で送出し、前記各ノードは当該ノードに接続されるセ
ンサからのデータを前記データフレーム信号にのせて送
出するとともに、前記メインコントローラは所定のサン
プリング周期をもって入力された前記データフレーム信
号中に含まれるセンサのデータを予め設定した所定数の
周期にわたって所定数回対応するビット毎に比較し、該
所定数回の比較結果が一致したときにのみ前記各センサ
のデータを真のセンサデータとして取り込むようにした
直列制御装置のデータ入力制御装置において、前記メイ
ンコントローラに、今回サンプリング時のセンサデー
タ、前回サンプリング時のセンサデータ、真のセンサデ
ータ、及び前記比較の連続一致回数を記憶するメモリ
と、今回のデータフレーム信号が受信されるデータ受信
期間には、入力された今回のデータフレーム信号中のセ
ンサデータを前記メモリの今回サンプリング時のセンサ
データを記憶するエリアに転送記憶する第１の転送処
理、前記メモリから真データ、前回サンプリング時のデ
ータ、及び連続一致回数値をそれぞれ取り込み該取り込
んだ真データ、前回サンプリング時のデータ、及び連続
一致回数値を前記メモリの真データを記憶するエリア、
前回サンプリング時のデータを記憶するエリア、及び連
続一致回数値を記憶するエリアに再度転送する第２の転
送処理を前記データフレーム信号中に含まれるセンサの
データの各ビット毎に実行するとともに、今回のデータ
フレーム信号が受信されてから次のデータフレーム信号
が受信されるまでの比較転送期間には、前記メモリに記
憶された今回サンプリング時のセンサデータを前記メモ
リに記憶された前回サンプリング時のセンサデータと比
較する比較処理、前記メモリに記憶された連続一致回数
値を取り込み今回の比較で設定された回数分の比較が終
了したか否か判定しこの判定結果と前記比較結果に基づ
き設定された回数の連続一致の有無を判定する連続一致
判定処理、前記取り込んだ連続一致回数値を前記比較結
果及び前記連続一致判定結果に応じて＋１または初期化
するカウント処理、前記連続一致判定結果に応じて前記
メモリから取り込んだ真のセンサデータ及び前記メモリ
から取り込んだ今回サンプリング時のセンサデータのう
ちの何れかを選択して真のデータとする真データ選択処
理、前記メモリから取り込んだ今回サンプリング時のセ
ンサデータを前記メモリの前回サンプリング時のセンサ
データを記憶するエリアに転送する第３の転送処理、前
記真データ選択処理によって選択された真データを前記
メモリの真データを記憶するエリアに転送する第４の転
送処理、および前記カウント処理の結果を前記メモリの
前記連続一致回数を記憶するエリアに転送する第５の転
送処理を前記データフレーム信号中に含まれるセンサの
データの各ビット毎に実行する比較転送手段と、を具
え、前記比較転送手段による各処理を並列に実行させる
様にする。

【００２０】かかる本発明の構成では、データ受信期間
に前記メモリの今回のセンサデータを記憶するエリアに
対しセンサデータを記憶させるとともに、今回のデータ
受信期間が終了してから次のデータ受信期間までの間に
上記比較転送回路による比較転送期間を設けるようにし
ている。この場合は、全てのデータを前記メモリに記憶
させるようにしている。

【００２１】

【実施例】以下この発明を添付図面に示す実施例に従っ
て詳細に説明する。

【００２２】以下の実施例は、この発明を先の図１３お
よび図１４を用いて説明した直列制御装置に適用したも
のであり、図１はメインコントローラ１００の内部構成
を示すものである。なお、この図１は主にメインコント
ローラ１００の受信側の構成を示すものである。

【００２３】ただし、この図１のメインコントローラ１
００においては、図１４に示したデータフレーム信号の
送出周期は各ノードに接続されたセンサ１−１〜１−Ｎ
およびアクチュエータ２−１〜２−Ｎのデータ変化間隔
より充分短く設定していることを前提としている。した
がって、各ノードを伝播してメインコントローラ１００
に入力されるデータフレーム信号の受信間隔ＬS（以下
サンプリング周期という、図３参照 ）もセンサおよび
アクチュエータのデータ変化間隔より充分短いものとな
る。

【００２４】図１の回路構成を説明する前に、当該メイ
ンコントローラ１００で行われる入力センサデータの比
較照合処理（連想照合処理）の概略を図３を用いて簡単
に説明しておく。

【００２５】前述したように、メインコントローラ１０
０にはサンプリング周期ＬSをもってデータフレーム信
号が受信されるわけであるが、本装置においては、この
１サンプリング周期ＬS内に時間差をつけてデータ受信
期間と比較転送期間を設けるようにしている。別言すれ
ば、或るデータ受信期間と次のデータ受信期間の間に比
較転送期間を入れるようにしてリアルタイムの比較照合
処理をなし得るようにしている。

【００２６】データ受信期間においては、受信されたデ
ータフレーム信号から入力センサデータＤＩ1〜ＤＩn
（図１４：Ｌa）を抽出し、これを所定の受信メモリ
（図１の受信データメモリ２２）に記憶格納する。

【００２７】比較転送期間においては、複数のサンプリ
ング周期にわたって入力された複数のセンサデータを対
応するセンサデータ毎に比較し（この実施例においては
復調後のセンサデータの単位は１ビットであるので１ビ
ット毎に比較する）、予め設定された所定の回数だけ連
続して一致したもののみを真のセンサデータとして取り
込むようにする。これらの比較照合処理及び真のデータ
としての取り込み制御は１つのセンサデータ単位（この
場合は１ビット単位）に独立して行われる。また、この
比較転送期間においては、今回のデータ受信期間に受信
メモリに記憶されたセンサデータを前回サンプリング時
のセンサデータを記憶している前データ記憶メモリに転
送して該前データ記憶メモリを更新するとともに、当該
比較転送期間に真のデータと判定されたセンサデータを
真データ記憶メモリに転送して該真データ記憶メモリを
更新するようにしている。

【００２８】この場合、センサデータを記憶するための
バッファとしては、今回のセンサデータ（現センサデー
タ）、前回のセンサデータ（前センサデータ）及び真の
センサデータ（真センサデータ）を記憶格納するバッフ
ァしか有しておらず、このため連想照合の比較回数が２
回以上に設定された場合に備えて、連続して一致した回
数をカウントするカウンタと、このカウンタの計数値を
記憶保持する一致回数記憶メモリを備えるようにしてい
る。なお、図１においては、今回のセンサデータ（現セ
ンサデータ）は受信データメモリに記憶され、それ以外
の、前回のセンサデータ（前センサデータ）、真のセン
サデータ（真センサデータ）およびカウンタの計数値は
メモリ４０に記憶されている。

【００２９】以下、図１の構成について説明する。

【００３０】図１において、発振回路２は水晶周波数の
発振信号OSCを発生し、この信号OSCを制御信号生成カウ
ンタ３およびコントロール信号生成回路４に出力する。
制御信号生成カウンタ３は発振信号OSCに同期したカウ
ント動作を行い、その第２ビットSPBをクロック選択回
路５のゲート６に出力するとともに、第１ビットSPA〜
第４ビットSPDをコントロール信号生成回路４に入力す
る。コントロール信号生成回路４は、制御信号生成カウ
ンタ３の出力SPA〜SPD、発振回路２の出力OSC、電源オ
ン時のイニシャライズ信号INI_（電源オン時にＬ）、真
データリード期間信号PSD（メモリ４０から真データを
読みだして図１３のホストコントローラ２００に出力す
るときにＨになる信号）、図１４に示したデータフレー
ム信号中のセンサデータＤＩ1〜ＤＩnの区間のみにＨに
なるDAR信号（受信データ格納制御部２１の出力）、ア
ドレスカウンタ２６のボロー信号BRW、受信部２０で受
信されたデータフレーム信号から抽出したクロック信号
RCK、および上記比較転送期間にＨになっている比較転
送区間信号SELLCKに基づき、比較転送回路３０内のクロ
ック信号MCK、比較転送回路３０の出力イネーブル信号L
OE_、メモリ４０のライトイネーブル信号MCW_、メモリ
４０のリードイネーブル信号MOE_を形成し、これらを諸
回路に出力する。なお、本明細書中、INI_、LOE_等の信
号名の後に付した「_」は、負論理を表し、該「_」が付
された信号はＬで有効であるとする。

【００３１】受信部２０は入力されたデータフレーム信
号に所定の復調処理を加え、この復調データRDATAを受
信データ格納制御部２１、受信データメモリ２２、フレ
ーム開始検出部２３、受信終了検出部２４、エラー検出
部２５に出力する。また、受信部２０は、データフレー
ム信号からクロック信号RCKを抽出して、これをクロッ
ク選択回路５のゲート７およびコントロール信号生成回
路４に出力する。

【００３２】受信データ格納制御部２１では、復調され
た受信データRDATAを受信し、図１４に示したデータフ
レーム信号中の入力データＤＩ1〜ＤＩnの区間にＨにな
るDAR信号をゲート４２及びコントロール信号生成回路
４に出力するとともに、受信データメモリ２２のリード
／ライト状態を決定するMAW_信号を受信データメモリ２
２に出力する。受信データメモリ２２はMAW_信号がＬの
ときライト準備状態になりMAW_信号がＬからＨへの立上
がりのときにデータをライトするとともに、MAW_信号が
Ｈ状態に維持されているときはデータをリードする。し
たがって、受信データ格納制御部２１においては、図３
に示したデータ受信期間（DAR信号がＨ）においては受
信データメモリ２２にセンサデータＤＩ1〜ＤＩnを１ビ
ットずつ格納すべくセンサデータＤＩ1〜ＤＩnの１ビッ
トずつの入力に同期してＨ、Ｌが繰り返されるようなMA
W_信号を出力するとともに（ライト状態）、図３の比較
転送期間（PCM信号がＨ）においては受信データメモリ
２２に記憶されたセンサデータを比較転送回路３０を介
してメモリ４０に転送すべくMAW_信号をＨにする（リー
ド状態）。なお、このMAW_信号のリード／ライトの切り
替わりは、後述するアドレスストップ信号ADSPの状態に
応じて決定される。

【００３３】受信データメモリ２２は、データ１ビット
毎にアドレスが１つずつ更新されるメモリであり、アド
レスカウンタ２６から出力されるカウント値をアドレス
信号として前記受信データ格納制御部２１から入力され
るMAW_信号に同期して受信データRDATA中のセンサデー
タＤＩ1〜ＤＩnを１ビットづつ記憶していく。受信デー
タメモリ２２に記憶されたセンサデータは信号線MADOを
介して比較転送回路３０に対しシリアルに読み出されて
出力される。

【００３４】受信データメモリ２２のチップセレクト端
子CS_はこの端子への入力信号がＬのとき受信データメ
モリをアクティブとするものであり、この端子CS_へは
クロックイネーブル信号の反転信号CKEDIC_が入力され
ている。クロックイネーブル信号CKEDICはオアゲート４
２によって形成されるものであるが、オアゲート４２に
は電源オン時のイニシャライズ信号INI_、センサデータ
受信期間信号DAR、比較転送期間信号PCMが入力されてい
る。従って、受信データメモリ２２は、電源オン時にチ
ップセレクトとされてその記憶データがイニシャライズ
されるとともに、センサデータを受信するときとセンサ
データを読み出して比較転送回路３０に転送するときに
チップセレクトされる。

【００３５】フレーム開始検出部２３は、図１４に示し
たデータフレーム信号中の第１スタートコードSTIを検
出し、検出した時にスタートコード検出信号STIを出力
する。受信終了検出部２４は、同データフレーム信号の
終端を検出し、検出したときに終端検出信号FEを出力す
る。

【００３６】エラー検出部２５では、同データフレーム
信号中のエラーコードＥＲＲからエラー発生の有無を判
別するとともに、データフレーム信号中のＣＲＣコード
によりＣＲＣチェックを行うことでメインコントローラ
１００と前段ノード１０−Ｎとの間の通信エラーを検出
する。そして、エラー検出部２５では、エラーコードＥ
ＲＲからエラー発生を検出するか、またはＣＲＣエラー
を検出したときにエラー検出信号EMNを出力する。

【００３７】アンドゲート２７には、エラー検出信号EM
Nの反転信号と終端検出信号FEが入力される。したがっ
てアンドゲート２７からはエラーが検出されずに終端が
検出されたときにＨの信号が出力される。オアゲート２
８には、このアンドゲート２７の出力とフレーム開始検
出信号STIが入力される。このオアゲート２８の出力は
アドレスカウンタ２６のパラレルイネーブル信号PEとし
てアドレスカウンタ２６に入力される。このパラレルイ
ネーブル信号PEは、アドレスカウンタ２６にアドレス初
期値設定回路２９の設定初期値をロードさせるための信
号である。したがってアドレスカウンタ２６には、デー
タフレーム信号のスタートコードSTIが検出されたとき
と、エラーが検出されずにデータフレーム信号の終端が
検出されたときに、初期値がロードされる。なお、アド
レス初期値設定回路２９には通常アドレスの最大値が設
定され、アドレスカウンタ２６は該最大値からのダウン
カウント動作をクロック信号DICKに同期して行うもので
ある。

【００３８】アドレスカウンタ２６は、受信データメモ
リ２２及びメモリ４０のアドレスADを出力するもので、
このアドレス信号ADは受信データメモリ２２およびメモ
リ４０のアドレス端子に入力される。すなわち、このア
ドレス信号ADは受信データメモリ２２およびメモリ４０
で共用されている。アドレスカウンタ２６に入力される
クロック信号DICKはクロックイネーブル信号CKEDICがＨ
のときに有効となるので、アドレスカウンタ２６におい
ては、電源オン時（INI_）、センサデータを受信データ
メモリ２２で受信するとき（DAR）、または比較転送期
間のとき（PCM）にカウント動作を実行する。

【００３９】アドレスカウンタ２６から出力されるボロ
ー信号BRWは、アドレスカウンタ２６のカウント値がオ
ーバーフローしたとき（具体的にはカウント値が０まで
カウントダウンされたとき）に出力されるものであり、
このボロー信号BRWはゲート３１に入力される。ゲート
３１〜３３で構成される回路はセレクタであり、ポーリ
ング信号PLGがＨとなったときにはコンパレータ３４の
出力を選択し、ポーリング信号PLGがＬのときにはアド
レスカウンタ２６のボロー出力BRWを選択する。このポ
ーリング信号PLGは、このメインコントローラ１００を
ポーリング方式のデータ伝送システム（メインコントロ
ーラ１００からノードのアドレス（ノード番号）が含ま
れるデータ伝送要求をノードに出すと、指定されたノー
ドのみからデータをメインコントローラへ伝送してくる
ようなシステム）にも使用するときにＨとして使用する
ものであり、受信データメモリ２２及びメモリ４０にお
けるアドレス初期値及びアドレス最終値を適当な値に設
定することにより一部のノードからの入力データのみを
選択的に受信できるようにしている。

【００４０】すなわち、このポーリング機能を使用する
際には、アドレス初期値設定回路２９に適当な初期値を
設定するとともに、アドレス最終値設定回路３５に適当
な最終値を設定すれば、アドレスカウンタ２６は該設定
された初期値からのカウント動作を開始し、その後アド
レスカウンタ２６のカウント値がアドレス最終値設定回
路に設定されたアドレス最終値に一致するとコンパレー
タ３４から一致信号が出力され、この一致信号がアドレ
スストップ信号ADSPとしてゲート３３から出力される。

【００４１】通常は、ポーリング信号PLGはＬであるの
で、ゲート３３からはアドレスカウンタ２６のボロー信
号BRWがアドレスストップ信号ADSPとして出力される。
アドレスストップ信号ADSPは、アドレスカウンタ２６の
カウント更新動作の停止を指示する信号であり、この信
号ADSPは受信データ格納制御部２１およびゲート３６に
入力される。

【００４２】アドレスストップ信号ADSPが入力された受
信データ格納制御部２１では、このアドレスストップ信
号ADSPの入力によりデータ受信期間の終了や比較転送期
間の終了を認知し、この認知に基ずきDAR信号やMAW_信
号のＨ／Ｌ切り替えを実行する。

【００４３】メモリ４０は、前述したように、前回のセ
ンサデータ（前センサデータ）を記憶するエリア、真の
センサデータ（真センサデータ）を記憶するエリア、お
よび比較照合の連続一致回数を記憶するエリアを有して
おり、図４にその概念的構成を示す。

【００４４】ＩＯ0〜ＩＯ3は比較照合回路と接続された
データ線であり、夫々１ビットの線である。データ線Ｉ
Ｏ0、ＩＯ1は比較照合の連続一致回数を記憶するエリア
に接続されており、データ線ＩＯ0が比較回数カウント
値の下位ビットに対応し、データ線ＩＯ1が比較回数カ
ウント値の上位ビットに対応している。この実施例で
は、比較照合回数の最大値は３回にしているので、この
エリアは２ビット線としている。

【００４５】データ線ＩＯ2は真センサデータ記憶エリ
アに接続されており、またデータ線ＩＯ3は前センサデ
ータ記憶エリアに接続されている。

【００４６】これらの各エリアは、入力されるデータフ
レーム信号のセンサデータのビット数に対応するビット
数分の記憶容量を有しており、アドレスカウンタ２６か
ら入力されるアドレス信号ADが＋１される毎に次のセン
サデータに対応する各ビットエリアが指定されるように
なっている。したがって、これら各エリアはそれぞれ並
列に動作可能である。なお、電源投入時においては、連
続一致回数記憶エリアは全てのアドレス領域で「00」
（比較回数０回）にイニシャライズされ、また新データ
記憶エリア及び前データ記憶エリアは全てのアドレス領
域で「0」にイニシャライズされる。

【００４７】かかるメモリ４０のチップセレクト端子CS
_は、この端子がＬになるとメモリ４０をアクティブと
するもので、ゲート４４を介したINI_信号の入力による
電源投入時またはゲート４４を介したPCM信号の入力に
よる比較転送期間にアクティブとなる。

【００４８】メモリ４０のアウトプット端子OE_には、
コントロール信号生成回路４からリードイネーブルMCW_
信号が入力されており、該端子がＬとなったときにメモ
リ４０は読みだし状態となる。この読みだし状態の時に
各エリアに記憶された前センサデータ、真センサデータ
および比較照合の連続一致回数値が比較転送回路３０に
転送され、比較照合処理の用いられる。

【００４９】メモリ４０のライト端子W_には、ライト信
号MCW_が入力されており、該端子がＬからＨになったと
きにメモリ４０にデータが書き込まれる。この書き込み
の時に、比較照合の結果得られた真センサデータや比較
照合の連続一致回数値と、受信データメモリ２２からの
現センサデータが比較転送回路３０を介してメモリ４０
の各エリアに転送される。

【００５０】比較転送回路３０は、受信データメモリ２
２からシリアルに出力されるセンサデータMADOを入力
し、このデータをメモリ４０に転送するとともに、セン
サデータに比較照合処理を加えて入力されたデータが正
しい真のデータであるか否かを判定し、真のデータをメ
モリに転送する処理などを実行する。

【００５１】比較照合処理の比較回数ｎは、比較回数設
定スイッチDP1,DP2によって設定される。この場合、こ
の設定スイッチは、ディップスイッチDP1,DP2で構成さ
れ、このスイッチにより比較照合の比較回数を設定す
る。この実施例では比較回数ｎは０〜３の任意の値に設
定可能になっている。比較照合回路３０の詳細は後述す
る。

【００５２】比較転送回路３０からは、比較照合処理を
行う際にＬとなっているCALEN_信号が出力され、ゲート
３７に入力される。このCALEN_信号については後述す
る。

【００５３】ゲート３６〜３８及びフリップフロップ３
９で構成される回路では、フレーム終端信号FEのタイミ
ングでＨに立上がりアドレスストップ信号ADSPのタイミ
ングでＬに立ち下がるSELLCK信号を形成して出力する。
このSELLCK信号は比較転送処理を行っている期間にＨと
なっている。このSELLCK信号はフリップフロップ４１に
よってクロック信号DICKの１クロック分遅延されて、PC
M信号として出力される。ゲート６〜８で構成される前
述のクロック選択回路５は，前記SELLCK信号によってク
ロック信号RCKとクロック信号SPBの何れかを選択する回
路であり、SELLCK信号がＨのとき（比較転送処理を行っ
ているとき）にはクロック信号SPBを選択し、PCM信号が
Ｌのとき（比較転送処理を行っていないとき、すなわち
データフレーム信号を受信しているとき）にはクロック
信号RCKを選択する。この選択クロック信号はDICK信号
としてアドレスカウンタ２６及びフリップフロップ３
９、４１に入力される。すなわち、受信データメモリ２
２へのデータ書き込み処理はデータフレーム信号から作
成したクロック信号RCKに同期して実行し、受信データ
メモリ２２からメモリ４０へのデータ転送などは内部で
作成したクロック信号SPBに同期して実行しようとする
ものである。

【００５４】以下に、主な信号の意味を列記しておく。

【００５５】 IO0…照合カウント値（下位ビット） IO1…照合カウント値（上位ビット） IO2…真センサデータ IO3…前センサデータ INI_…電源オン時のイニシャライズ信号 MADO…受信データメモリの出力 DP1…比較回数設定スイッチ（下位ビット） DP2…比較回数設定スイッチ（上位ビット） SELLCK…比較転送の期間にＨになる信号 CALEN_…比較転送を行う場合にＬになっている信号 DAR…データフレーム信号中のセンサデータの期間にＨ
になる信号 EMN…受信フレーム中エラーを検出したときにＨになる
信号 BRW…アドレスカウンタ２６のボロー信号 MCK…比較転送回路３０中のフリップフロップのクロッ
ク信号 LOE_…比較転送回路３０の出力イネーブル信号 MOE_…メモリ４０のリードイネーブル信号 MCW_…メモリ４０のライトイネーブル信号 図２は、比較転送回路３０の詳細内部構成を示すもの
で、ディップスイッチDP1、DP2は、前述したように比較
設定回数を設定するもので、これらのスイッチの信号線
はプルアップ抵抗r1、r2によってそれぞれプルアップさ
れている。この場合、ディップスイッチDP1、DP2のオン
／オフ状態と比較設定回数との関係は以下のようになっ
ている。

【００５６】 したがって、ゲート５１の出力CALEN_は、DP1,DP2がそ
れぞれOFFで比較照合を行わないときにはＨとなり、比
較照合を行うと設定されたときにＬとなる。すなわち、
CALEN_信号は比較照合回数は１〜３回の何れでもよい
が、とにかく比較照合をおこなうとディップスイッチDP
1、DP2を設定した際にＬとなる。ゲート５２は、DP1が
Ｌ、DP2がＨと比較設定回数を１回に設定したときにそ
の出力SET1がＨとなる。ゲート５３はDP1がＨ、DP2がＬ
と比較設定回数を２回に設定したときにその出力SET2が
Ｈとなる。

【００５７】データ線ＩＯ0〜ＩＯ3に接続されている比
較転送回路３０の端子ＰIO0〜ＰIO3はそれぞれメモリ４
０に対しての入出力を共有するものである。

【００５８】端子ＰIO0、ＰIO1はデータ線ＩＯ0、ＩＯ1
を介して照合回数カウント値（連続一致回数値）をメモ
リ４０の連続一致回数記憶エリアと入出力するものであ
る。端子ＰIO2はデータ線ＩＯ2を介して真センサデータ
をメモリ４０の真データ記憶領域と入出力するものであ
る。ＰIO3はデータ線ＩＯ3を介して前センサデータをメ
モリ４０から受入するとともに、受信データメモリ２２
から入力された現センサデータをメモリ４０の前データ
記憶エリアに転送するためのものである。

【００５９】端子ＰIO0、ＰIO1を介してバッファ５４、
５５に入力された照合回数カウント値は信号線MCI00,MC
I01を介して比較回路５８及びカウンタ６３に入力され
る。

【００６０】比較回路５８は、ゲート５９〜６２で構成
されており、信号線MCI00,MCI01を介して入力された照
合回数カウント値とディップスイッチDP1,DP2によって
設定された比較回数設定値を比較し、一致するとオアゲ
ート６２からＨ信号を出力する。ゲート６１は比較設定
値が２回のときの一致を検出し、ゲート６０は比較設定
値が１回の時の一致を検出し、ゲート５９は比較設定値
が３回の時の一致を検出する。尚、ゲート５９の場合は
論理が冗長になるので比較設定値を入力していない。

【００６１】カウンタ６３は、イクスクルーシブオアゲ
ート６４、フリップフロップ６５、６６およびゲート６
７で構成されており、信号線MCI00,MCI01を介して入力
された照合回数カウント値をクロック信号MCKにしたが
って＋１するカウント動作を実行する。

【００６２】すなわち、照合回数カウント値の下位ビッ
トはカウントアップする毎にＨからＬへまたはＬからＨ
へ変化するので、ゲート６７の入力に設けられたインバ
ータでそのカウントアップ機能を実現することができ
る。また、照合回数カウント値の上位ビットは比較回数
値の２ビットが「01」または「10」の時に、その後カウ
ントアップして「１」になるので、イクスクルーシブオ
アゲート６４でそのカウントアップ機能を実現してい
る。

【００６３】端子ＰIO3を介してバッファ５７に入力さ
れた前回サンプリング時のセンサデータMIC03はイクス
クルーシブオアゲート６８に入力され、ここで受信デー
タメモリ２２から入力された現サンプリング時のセンサ
データMADOと比較される。このイクスクルーシブオアゲ
ート６８は両入力データの不一致を検出するものであ
り、不一致を検出するとＨ信号を出力する。イクスクル
ーシブオアゲート６８の出力はフリップフロップ７０で
クロック信号MCKのタイミングでラッチされる。したが
って、フリップフロップ７０の出力は現データと前デー
タとが不一致の時にＨになる。

【００６４】一方、イクスクルーシブノアゲート６９に
は、前記イクスクルーシブオアゲート６８同様、前回サ
ンプリング時のセンサデータMIC03及び現サンプリング
時のセンサデータMADOが入力され、これら両データが比
較される。このゲート６９はその出力にインバータが付
されているので、このイクスクルーシブノアゲート６９
からは前記両データの一致が検出されるとＨ信号が出力
される。

【００６５】アンドゲート７１は、イクスクルーシブノ
アゲート６９の出力と比較回路５８の出力のアンドをと
り、信号COP3を出力する。前述したように、、端子ＰIO
0,ＰIO1を介して入力される照合回数カウント値は前述
したように最初０回に初期化されているので、オアゲー
ト６２の出力からＨの一致出力が出力されてかつイクス
クルーシブノアゲート６９の出力にＨの一致信号が現れ
たときに設定回数分の連続比較において全ての比較が一
致したことになり、このときアンドゲート７１からCOP3
信号が出力される。このCOP3信号はオアゲート７２でCA
LEN_信号と論理和がとられ、その論理和出力がフリップ
フロップ７３でクロック信号MCKのタイミングでラッチ
される。したがって、フリップフロップ７３の出力4BMC
3は比較照合を行わないときと（CALEN_がＨ）、設定回
数分の連続比較において全ての比較が一致したとき（CO
P3がＨ）に、Ｈになる。

【００６６】一方、端子ＰIO2を介してバッファ５６に
入力された真データMIC02は、フリップフロップ７４で
クロック信号MCKのタイミングでラッチされる。

【００６７】ゲート７４〜７６で構成される回路はメモ
リ４０に転送する真データを現データで更新するか前の
真データのまま維持するかを選択するセレクタであり、
4BMC3信号がＨの時には現データMADOを選択し、4BMC3信
号がＬの時にはメモリ４０から受入した前の真データ
（フリップフロップ７４の出力）を選択する。

【００６８】ゲート６７、７７で構成される回路は、前
データと現データとの比較結果が不一致のとき（4BMC1
信号がＨ）、照合回数カウント値を強制的に１回（「0
1」）に初期化する為のものであり、このときカウント
値の上位ビットSE1は強制的にＬに、またカウント値の
下位ビット4BMSE0は強制的にＨにされる。

【００６９】また、ゲート７７、７８で構成される回路
は、比較照合を行わないときまたは設定回数分の連続比
較において全ての比較が一致したときに（4BMC3が
Ｈ）、比較回数のカウント値を強制的に０回（「00」）
に初期化する為のものであり、このときカウント値の上
位ビットSE1及び下位ビット4BMSE0は強制的にＬにされ
る。なお、4BMC3信号をゲート７８にではなくオアゲー
ト６７に入力するようにして4BMC3信号がＨのときに上
記カウント値を強制的に１回（「01」）に初期化するよ
うにしてもよい。

【００７０】オアゲート７６の出力（真データ）、MADO
信号（現データ）、SE1信号（照合回数カウント値の上
位ビット）および4BMSE0信号（照合回数カウント値の下
位ビット）は夫々アンドゲート７９〜８２に入力され、
ここで電源オン時のイニシャライズ信号INT_とのアンド
がとられる。すなわち、これらアンドゲート７９〜８２
によって電源オン時、端子ＰIO0〜ＰIO3への出力信号が
強制的に０（Ｌ）に落とされる。電源オン時以外は、ア
ンドゲート７９〜８２への各入力が３状態バッファ８３
〜８６を介して端子ＰIO0〜ＰIO3へ出力される。３状態
バッファ８３〜８６は、LOE_信号がＬ期間に入力信号を
端子ＰIO0〜ＰIO3へ出力する。

【００７１】以下、かかる図１及び図２に示す回路構成
の動作を電源オン時、データ受信期間、比較転送期間に
分けて夫々説明する。

【００７２】・電源オン時 電源オンの際には、イニシャライズ信号INI_がＬにな
る。したがって、メモリ４０のチップセレクト端子CS_
にＬの信号が入力され、メモリ４０はチップセレクトさ
れる。 またこの電源オンの際には、コントロール信号
生成回路４から出力されるリードイネーブル信号MOE_は
Ｈに、ライトイネーブル信号MCW_はパルス出力状態とな
り、メモリ４０にデータが書き込まれる状態となってい
る。一方、この電源オンの際には、コントロール信号生
成回路４から出力される比較転送回路３０の出力イネー
ブル信号LOE_はＬになっており、図２のアンドゲート７
９〜８２の各出力が３状態バッファ８３〜８６、端子Ｐ
IO0〜ＰIO3を介してメモリ４０の各エリアに入力可能な
状態になっている。ここで、INI_信号がＬになると、ア
ンドゲート７９〜８２の各出力は強制的に０にされ、か
つメモリ４０は書き込み可能状態となっているので、メ
モリ４０の各エリアにはデータ線ＩＯ0〜ＩＯ3を介して
夫々「０」が書き込まれる状態になっている。

【００７３】更に、この電源オン時には、クロックイネ
ーブル信号CKEDICがＨになっているので、アドレスカウ
ンタ２６はクロック信号DICKにしたがってカウント動作
を実行し、この結果アドレス信号ADが初期値からダウン
カウントされてメモリ４０に加えられることになる。

【００７４】したがって、メモリ４０の各エリアが全て
０に順次初期化されることになる。この電源オン時に
は、受信データメモリ２２も全ての記憶慮域が０に初期
化される。

【００７５】・データ受信期間 受信部２０にデータフレーム信号が受信されると、この
データフレーム信号からクロック信号RCKが抽出され、
このクロック信号RCKがクロック選択回路５で選択され
てクロック信号DICKとしてアドレスカウンタ２６に入力
される。データフレーム信号中の第１スタートコードST
Iがフレーム開始検出部２３で検出され、この検出信号S
TIによりアドレスカウンタ２６にパラレルイネーブル信
号PEが入力され、これによりアドレスカウンタ２６に初
期値がロードされる。受信データ格納制御部２１では、
データフレーム信号中のセンサデータＩＤ0〜ＩＤnの期
間にＨになるDAR信号をゲート４２を介してクロックイ
ネーブル信号CKEDICとしてアドレスカウンタ２６に出力
するとともに、Ｈ／Ｌにパルス状に変化するMAW_信号を
出力することにより受信データメモリ２２を書き込み状
態にする。また、CKEDIC_信号がチップセレクト端子CS_
に入力されることにより受信データメモリ２２はチップ
セレクトされる。

【００７６】CKEDIC信号の入力によりアドレスカウンタ
２６はクロック信号DICKに同期して初期値からのカウン
ト動作を開始し、これによりアドレス信号ADがダウンカ
ウントされながら受信データメモリ２２に入力される。
この結果、受信データメモリ２２の記憶エリアにセンサ
データが１ビットづつ順次書き込まれていく。

【００７７】アドレスカウンタ２６が最終値までのカウ
ント動作を終了すると、アドレスカウンタ２６からボロ
ー信号BRWが出力され、これによりアドレスストップ信
号ADSPが受信データ格納制御部２１に入力される。受信
データ格納制御部２１では、このADSP信号の入力により
DAR信号をＨからＬに立ち下げ、これによりアドレスカ
ウンタ２６のカウント動作が停止される。

【００７８】このようにして、受信データメモリ２２の
全エリアにセンサデータが１ビットずつ書き込まれるこ
とになる。

【００７９】・比較転送期間 この比較転送期間は受信終了検出部２４から出力される
フレーム終端検出信号FEの出力時点で開始され、アドレ
スカウンタ２６からボロー信号BRWが出力された時点で
終了される。ただし、エラー検出部２５によってエラー
が検出された場合は、この比較転送期間は存在しない。
つまり、比較転送処理は実行されず、受信データメモリ
に格納されたエラーを含む受信データは実質的に廃棄さ
れる。

【００８０】この比較転送期間においては、アドレスカ
ウンタ２６から出力されるアドレスADが或るアドレス値
に固定されている間に大きく分けて２つの異なる動作を
実行する。第１の動作はメモリ４０から図４に示した各
エリアの記憶データを読みだしてこれらを比較転送回路
３０に転送して比較照合処理を実行させるものであり、
また第２の動作は比較照合処理の結果（真データ、照合
カウント値）をメモリ４０に転送するとともに受信デー
タメモリ２２で受信したセンサデータをメモリ４０の前
データ記憶エリアに転送するものである。このような第
１及び第２の動作をアドレスADが更新される毎に繰り返
し実行される。

【００８１】比較転送期間において連想照合を行う場合
には、比較回数設定スイッチDP1,DP2の少なくとも一方
が投入されているので、この期間にはＬのCALEN_信号が
比較転送回路３０から出力される。

【００８２】したがって、この比較転送期間において
は、フレーム終端検出信号FEの立上がりからアドレスス
トップ信号ADSPの立上がりまでの間ＨになるSELLCK信号
及び該信号の１クロックディレィであるPCM信号が出力
される。したがって、この期間には、クロック選択回路
５からは内部クロック信号SPBが選択されてこの信号が
アドレスカウンタ２６にクロック信号DICKとして入力さ
れる。また、この期間の間、アドレスカウンタ２６のク
ロックイネーブル信号CKEDICはSELLCK信号に対応してＨ
を維持しているとともに、メモリ４０のチップセレクト
端子CS_はPCM信号に対応してＬを維持している。尚、ア
ドレスカウンタ２６にはフレーム終端信号FEの出力時点
でパラレルイネーブル信号PEが入力され、この時点にア
ドレスカウンタ２６にはアドレス初期値設定回路２９に
設定された初期値がロードされている。

【００８３】他方、この比較転送期間においては、受信
データ格納制御部２１はデータ受信期間におけるアドレ
スカウンタ２６のボロー信号BRWの出力によるアドレス
ストップ信号ADSPの入力によりデータ受信期間の終了を
認知し、この認知後MAW信号をＨに固定することにより
比較転送期間の間は受信データメモリ２２を読み出し状
態にする。更にコントロール信号生成回路４は、PCM信
号がＨに維持されている比較転送期間の間は図５（ｆ）
に示すようなMCK信号および図５（ａ）に示すLOE_信号
を比較転送回路３０に出力するとともに、図５（ｅ）に
示すライトイネーブル信号MCW_及び図５（ｃ）に示すリ
ードイネーブル信号MOE_をメモリ４０に出力する。

【００８４】前述したように、比較転送期間において
は、アドレスカウンタ２６の出力アドレスADはクロック
信号DICKの周期に同期して順次ー１更新されていくこと
で、比較照合および転送動作が入力された複数のセンサ
データに亘って１ビット単位に実行されていくわけであ
るが、ここでアドレス信号ADが或る１つのアドレス値に
維持されているクロック信号DICKの１周期の期間を考え
る。

【００８５】この期間として、図５に示したアドレス信
号ADの最下位ビットA0がＬに維持されている時刻Ｔaか
ら時刻Ｔbまでの期間を例にとる。

【００８６】前述したようにこの期間においては、メモ
リ４０から図４に示した各エリアの記憶データを読みだ
してこれらを比較転送回路３０に転送して比較照合処理
を実行する第１の動作と、比較照合処理の結果（真デー
タ、照合カウント値）をメモリ４０に転送するとともに
受信データメモリ２２で受信したセンサデータをメモリ
４０の前データ記憶エリアに転送する第２の動作が実行
されるわけであるが、以下これら動作の詳細について述
べる。

【００８７】・第１の動作 時刻Ｔaにおいて、MOE_信号がＬに立下がり、これによ
りこの時点でメモリ４０は読み出し状態となる。したが
って、メモリ４０の各エリア（図４に示した連続一致回
数記憶エリア、真データ記憶エリア、前データ記憶エリ
ア）においてアドレス信号ADで指定されるデータがデー
タ線ＩＯ0〜ＩＯ3を介して出力され、比較転送回路３０
の各端子ＰIO0〜ＰIO3に印加される。また、この比較転
送期間においては、受信データメモリ２２からはアドレ
ス信号ADで指定されたアドレスに対応するデータが信号
線MADOを介して比較転送回路３０に印加されている。

【００８８】まず、端子ＰIO0〜ＰIO1を介して入力され
た照合カウント値MCI00,MCI01はカウンタ６３で加算さ
れた後、クロック信号MCKの立上がり(図５時刻Ｔ1）で
フリップフロップ６５、６６にラッチされる。なお、正
確には照合カウント値の下位ビットMCI00は、フリップ
フロップ６６でメモリ４０から転送された照合カウント
値がラッチされた後にゲート６７の入力に配されたイン
バータによって加算される。一方、この入力された照合
カウント値はMCI00,MCI01は比較回路５８に入力され、
ここでディップスイッチDP1,DP2によって設定された照
合カウント設定値と比較照合され、その結果（オアゲー
ト７２の出力）に前データと現データとの比較結果（エ
クスクルーシブノアゲート６９の出力）を含めた信号CO
P3（現データを真データとして取り込むか否かを決定す
る信号）がフリップフロップ７３でクロック信号MCKの
立上がり（図５時刻Ｔ1）でラッチされる。

【００８９】更に、端子ＰIO2を介して入力された真デ
ータMIC02はクロック信号MCKの立上がり(図５時刻Ｔ1）
でフリップフロップ７４にラッチされる。また、端子Ｐ
IO3を介して入力された前回サンプリング時のセンサデ
ータがエクスクルーシブオアゲート及びエクスクルーシ
ブノアゲート６９で信号線MADOを介して入力された受信
データメモリ２２の出力（今回サンプリング時のセンサ
データ）と比較され、その結果がフリップフロップ７
０、７３でクロック信号MCKの立上がり（図５時刻Ｔ1）
でラッチされる。

【００９０】・第２の動作 まず、信号線MADOを介して入力された受信データメモリ
２２の出力（今回サンプリング時のセンサデータ）はア
ンドゲート８０を介して３状態バッファ８４に加えら
れ、LOE信号がＬの期間に（図５の時刻Ｔ2）３状態バッ
ファ８４、端子ＰIO3、データ線ＩＯ3を介してメモリ４
０の前データ記憶エリアに加えられ、MCW_信号がＬから
Ｈに立ち上がるときに（図５の時刻Ｔ3）メモリ４０の
該エリアに書き込まれる。

【００９１】一方、フリップフロップ７３の出力4BMC3
により現データMADOおよびフリップフロップ７４の出力
の何れかが選択され、その選択結果がアンドゲート７９
を介して３状態バッファ８３に加えられ、LOE信号がＬ
の期間に（図５の時刻Ｔ2）３状態バッファ８３、端子
ＰIO2、データ線ＩＯ2を介してメモリ４０の真データ記
憶エリアに加えられ、MCW_信号がＬからＨに立ち上がる
ときに（図５の時刻Ｔ3）メモリ４０の該エリアに書き
込まれる。

【００９２】さらに、加算回路６３を経てフリップフロ
ップ６５，６６にラッチされた照合カウント値は、比較
照合結果4BMC1、4BMC3によって初期化の有無が決定され
た後（ゲート６７，７７，７８）、アンドゲート８１，
８２を介して３状態バッファ８５，８６に加えられ、LO
E信号がＬの期間に（図５の時刻Ｔ2）３状態バッファ８
５，８６および端子ＰIO1，ＰIO0およびデータ線ＩＯ
1，ＩＯ0を介してメモリ４０の連続一致回数記憶エリア
にそれぞれ加えられ、MCW_信号がＬからＨに立ち上がる
ときに（図５の時刻Ｔ3）メモリ４０の該エリアに書き
込まれる。

【００９３】このような第１及び第２の動作がアドレス
信号ADが更新される度に繰り返し実行される。

【００９４】図６は、図１の変形例であり、この図６の
実施例においては図１の受信データメモリ２２を削除し
て、この受信データメモリ２２の記憶エリアをメモリ４
０に設けるようにしている。すなわち図６の実施例にお
いては、受信部２０で復調された受信データRDATAを比
較転送回路３０に入力し、この比較転送回路３０を介し
てメモリ４０に入力するようにしており、受信データ格
納制御部で形成したデータ受信期間を示す信号DARを比
較転送回路３０に入力するようにしている。

【００９５】図７は、メモリ４０の概念的構成を示すも
のであり、この場合は、比較照合の連続一致回数を記憶
するエリア、真センサデータ記憶エリア、及び前センサ
データ記憶エリア以外に現データRDATAを記憶する現デ
ータ記憶エリアを追加するようにしている。この現デー
タ記憶エリアはデータ線ＩＯ4を介して比較転送回路３
０に接続されている。

【００９６】図８は比較転送回路３０の内部構成例を示
すものである。

【００９７】この図８に示す構成と図２に示す構成の大
きな違いは現データ用の端子ＰIO4を設けたことと、図
６の受信部２０からの受信データRDATAおよび受信デー
タ格納制御部２１からのDAR信号を受入したことであ
る。

【００９８】ディップスイッチDP1、DP2は、前記同様比
較設定回数を設定するものであるが、この場合、ディッ
プスイッチDP1、DP2のオン／オフ状態と比較設定回数と
の関係は以下のようになっている。

【００９９】 したがって、ゲート１０１の出力SET-1は、DP1,DP2がそ
れぞれOFFで比較照合回数が１回のときにＨとなり、ゲ
ート１０２は、DP1がＬ、DP2がＨと比較設定回数を２回
に設定したときにその出力SET-2がＨとなり、ゲート１
０３はDP1がＨ、DP2がＬと比較設定回数を３回に設定し
たときにその出力SET-3がＨとなる。

【０１００】この場合は、比較回数０の設定値が存在し
ない（常に比較照合を行う）ので、図６中のCALEN信号
はＬ固定している。

【０１０１】データ線ＩＯ0〜ＩＯ4に接続されている比
較転送回路３０の端子ＰIO0〜ＰIO4はそれぞれメモリ４
０に対しての入出力を共有するものである。

【０１０２】端子ＰIO0、ＰIO1はデータ線ＩＯ0、ＩＯ1
を介して照合回数カウント値（連続一致回数値）をメモ
リ４０の連続一致回数記憶エリアと入出力するものであ
り、端子ＰIO2はデータ線ＩＯ2を介して真センサデータ
をメモリ４０の真データ記憶領域と入出力するものであ
り、端子ＰIO3はデータ線ＩＯ3を介して前センサデータ
をメモリ４０から受入するとともに端子ＰIO4を介して
受入した現センサデータをメモリ４０の前データ記憶エ
リアに転送するためのものである。

【０１０３】追加した端子ＰIO4は、別の端子から入力
された受信データRDATAを端子ＰIO4を介してメモリ４０
の前データ記憶エリアに転送するとともにデータ線ＩＯ
4を介して現センサデータをメモリ４０から受入するた
めのものである。

【０１０４】端子ＰIO0、ＰIO1を介してバッファ１５
５、１５６に入力された照合回数カウント値は信号線MC
I00,MCI01を介して比較回路１０８及びカウンタ１１１
に入力される。

【０１０５】比較回路１０８は、ゲート１０４〜１０７
で構成されており、信号線MCI00,MCI01を介して入力さ
れた照合回数カウント値とディップスイッチDP1,DP2に
よって設定された比較回数設定値を比較し、一致すると
オアゲート１０７からＨ信号を出力する。ゲート１０６
は比較設定値が３回のときの一致を検出し、ゲート１０
５は比較設定値が２回の時の一致を検出し、ゲート１０
４は比較設定値が４回の時の一致を検出する。尚、ゲー
ト１０４の場合は論理が冗長になるので比較設定値を入
力していない。

【０１０６】カウンタ１１１は、イクスクルーシブオア
ゲート１１０、フリップフロップ１１９、１２１および
ゲート１２５で構成されており、前記同様、信号線MCI0
0,MCI01を介して入力された照合回数カウント値をクロ
ック信号MCKにしたがって＋１するカウント動作を実行
する。

【０１０７】また、端子ＰIO0、ＰIO1を介してバッファ
１５５、１５６に入力された照合回数カウント値は信号
線MCI00,MCI01を介してフリップフロップ１２１、１２
０でクロック信号MCKのタイミングでラッチされる。

【０１０８】端子ＰIO3を介してバッファ１５３に入力
された前回サンプリング時のセンサデータMIC03はイク
スクルーシブオアゲート１１２に入力される。また、端
子ＰIO4を介してバッファ１５４に入力された今回サン
プリング時のセンサデータMIC04もイクスクルーシブオ
アゲート１１２に入力され、両データが比較される。こ
のイクスクルーシブオアゲート１１２は両入力データの
不一致を検出するものであり、不一致を検出するとＨ信
号を出力する。イクスクルーシブオアゲート１１２の出
力はフリップフロップ１１６でクロック信号MCKのタイ
ミングでラッチされる。したがって、フリップフロップ
１１６の出力4BMC1は現データと前データとが不一致の
時にＨになる。

【０１０９】前記端子ＰIO3を介してバッファ１５３に
入力された前回サンプリング時のセンサデータMIC03お
よび端子ＰIO4を介してバッファ１５４に入力された今
回サンプリング時のセンサデータMIC04は、フリップフ
ロップ１１７、１１５でクロック信号MCKのタイミング
でラッチされる。

【０１１０】一方、イクスクルーシブノアゲート１１３
には、前記イクスクルーシブオアゲート１１２同様、前
回サンプリング時のセンサデータMIC03及び現サンプリ
ング時のセンサデータMIC04が入力され、これら両デー
タが比較される。このゲート１１３はその出力にインバ
ータが付されているので、このイクスクルーシブノアゲ
ート１１３からは前記両データの一致が検出されるとＨ
信号が出力される。

【０１１１】アンドゲート１０９は、イクスクルーシブ
ノアゲート１１３の出力と比較回路１０８の出力のアン
ドをとり、信号COP3を出力する。すなわち、オアゲート
１０７の出力からＨの一致出力が出力されてかつイクス
クルーシブノアゲート１１３の出力にＨの一致信号が現
れたときに設定回数分の連続比較において全ての比較が
一致したことになり、このときアンドゲート１０９から
COP3信号が出力される。このCOP3信号はフリップフロッ
プ１１８でクロック信号MCKのタイミングでラッチされ
る。したがって、フリップフロップ１１８の出力4BMC3
は、設定回数分の連続比較において全ての比較が一致し
たとき（COP3がＨ）に、Ｈになる。

【０１１２】この4BMC3信号と前記4BMC1信号は、オアゲ
ート１２３に入力され、このオアゲート１２３からクリ
ア信号CLCが出力される。従って、このクリア信号CLCは
前回サンプリング時のセンサデータMIC03と現サンプリ
ング時のセンサデータMIC04との比較が不一致である
か、設定回数の比較照合が連続して全て一致していたと
きに、Ｈになり、このクリア信号によって照合カウント
値がクリアされる。

【０１１３】すなわち、ゲート１２４、１２５にクリア
信号CLCが入力されることにより照合カウント値の上位
ビットSE1および下位ビット4BMSE0が強制的にＬにされ
る。

【０１１４】一方、端子ＰIO2を介してバッファ１５２
に入力された真データMIC02は、フリップフロップ１１
４でクロック信号MCKのタイミングでラッチされる。

【０１１５】受信データ格納制御部２１から入力される
DAR信号は、前述したようにデータ受信期間（図３参
照）にＨになるもので、このデータ受信期間において
は、入力された受信データRDATAをげーと１４０、１４
１、１４４、３状態バッファ１４９、端子ＰIO4、デー
タ線ＩＯ4を介してメモリ４０の現データ記憶エリアに
順次転送する。

【０１１６】また、DAR信号がＨであるデータ受信期間
においては、端子ＰIO0、ＰIO1を介してメモリ４０から
入力された照合カウント値MCI00、MCI01をフリップフロ
ップ１２１、１２０でラッチし、これらを端子ＰIO0、
ＰIO1を介してメモリ４０に再度書き込むようにしてい
る。

【０１１７】端子ＰIO2、ＰIO3を介して入力された真デ
ータMCI02、前データMCI03も同様であり、DAR信号がＨ
であるデータ受信期間においては、フリップフロップ１
１４、１１７でラッチし、これらを端子ＰIO2、ＰIO3を
介してメモリ４０に再度書き込むようにしている。

【０１１８】まず、ゲート１３９〜１４１で構成される
セレクタは、DAR信号がＨのときには受信データRDATAを
選択し、DAR信号がＬのときにはメモリ４０から転送さ
れた現データ（フリップフロップ１１５の出力）を選択
する。

【０１１９】ゲート１２６〜１２８で構成されるセレク
タは、DAR信号がＨのときにはメモリ４０から転送され
た照合カウント値の上位ビットMCI01（フリップフロッ
プ１２０の出力）を選択し、DAR信号がＬのときにはカ
ウンタ１１１のカウント結果（ゲート１２４の出力）を
選択する。

【０１２０】ゲート１２９〜１３１で構成されるセレク
タは、DAR信号がＨのときにはメモリ４０から転送され
た照合カウント値の下位ビットMCI00（フリップフロッ
プ１２２の出力）を選択し、DAR信号がＬのときにはカ
ウンタ１１１のカウント結果（ゲート１２５の出力）を
選択する。

【０１２１】ゲート１３６〜１３８で構成されるセレク
タは、DAR信号がＨのときにはメモリ４０から転送され
た前データ（フリップフロップ１１７の出力）を選択
し、DAR信号がＬのときにはメモリ４０から転送された
現データ（フリップフロップ１１５の出力）を選択す
る。

【０１２２】ゲート１３２〜１３５で構成されるセレク
タは、DAR信号及び4BMC3信号（比較照合結果）に応じて
メモリ４０の真データ記憶エリアに記憶すべき信号を選
択するものであり、ゲート１３３ではDAR信号がＬ（比
較転送期間）で、4BMC3信号がＨのとき（設定回数分の
比較照合が全て一致で終了したとき）にはメモリ４０か
ら転送された現データMIC04（フリップフロップ１１５
の出力）を真データとして選択するよう動作する。ま
た、ゲート１３２及び１３４においては、DAR信号がＨ
のとき（データ受信期間）または4BMC3信号がＬのとき
（比較照合が不一致）にはメモリ４０から転送された真
データMIC02（フリップフロップ１１４の出力）を選択
するよう動作する。これらいずれかの出力がオアゲート
１３５から出力される。

【０１２３】オアゲート１３５の出力（真データ）、オ
アゲート１３８の出力（前データ）、オアゲート１４１
の出力（現データ）、SE1信号（照合回数カウント値の
上位ビット）および4BMSE0信号（照合回数カウント値の
下位ビット）は夫々アンドゲート１４２〜１４６に入力
され、ここで電源オン時のイニシャライズ信号INT_との
アンドがとられる。すなわち、これらアンドゲート１４
２〜１４６によって電源オン時、端子ＰIO0〜ＰIO4への
出力信号が強制的に０（Ｌ）に落とされる。電源オン時
以外は、アンドゲート１４２〜１４６への各入力が３状
態バッファ１４７〜１５１を介して端子ＰIO0〜ＰIO4へ
出力される。３状態バッファ１４７〜１５１はLOE_信号
がＬ期間に入力信号を端子ＰIO0〜ＰIO4へ出力する。

【０１２４】以下、かかる図６及び図８に示す回路構成
の動作を電源オン時、データ受信期間、比較転送期間に
分けて夫々説明する。

【０１２５】・電源オン時 電源オンのときは、先の図１に示した実施例と同様であ
り、イニシャライズ信号INI_がＬになることにより比較
転送回路３０のアンドゲート１４２〜１４６の各出力は
強制的に０にされ、かつメモリ４０は書き込み可能状態
となっているので、メモリ４０の各エリアにはデータ線
ＩＯ0〜ＩＯ4を介して夫々「０」が書き込まれる。従っ
て、アドレス信号ADの更新に伴いメモリ４０の各エリア
が全て０に順次初期化されることになる。

【０１２６】・データ受信期間 受信部２０にデータフレーム信号が受信されると、この
データフレーム信号からクロック信号RCKが抽出され、
このクロック信号RCKがクロック選択回路５で選択され
てクロック信号DICKとしてアドレスカウンタ２６に入力
される。データフレーム信号中の第１スタートコードST
Iがフレーム開始検出部２３で検出され、この検出信号S
TIによりアドレスカウンタ２６にパラレルイネーブル信
号PEが入力され、これによりアドレスカウンタ２６に初
期値がロードされる。受信データ格納制御部２１では、
データフレーム信号中のセンサデータＩＤ0〜ＩＤnの期
間にＨになるDAR信号をゲート４２を介してクロックイ
ネーブル信号CKEDICとしてアドレスカウンタ２６に出力
するとともに、このDAR信号を比較転送回路３０に出力
する。また、受信部２０で復調された受信データRDATA
も比較転送回路３０に入力されている。

【０１２７】CKEDIC信号の入力によりアドレスカウンタ
２６はクロック信号DICKに同期して初期値からのカウン
ト動作を開始し、これによりアドレス信号ADがダウンカ
ウントされながらメモリ４０に入力される。

【０１２８】このデータ受信期間においては、アドレス
カウンタ２６から出力されるアドレスADが或るアドレス
値に固定されている間に大きく分けて次の２つの異なる
動作を実行する。第１の動作はメモリ４０から図７に示
した各エリアの記憶データを読みだしてこれらを比較転
送回路３０に転送して比較転送回路３０内の各フリップ
フロップにラッチするものであり、また第２の動作はこ
のラッチされた各データを再びメモリ４０の各エリアに
転送するとともにDAR信号により受信データRDATA中のセ
ンサデータを抽出してこれらを端子ＰIO4を介してメモ
リ４０の現データ記憶エリアに転送するものである。こ
のような第１及び第２の動作をアドレスADが更新される
毎に繰り返し実行する。

【０１２９】また、このデータ受信期間においては、メ
モリ４０のチップセレクト端子CS_はDAR信号に対応して
Ｌを維持している。更にコントロール信号生成回路４
は、DAR信号がＨに維持されているデータ受信期間の間
は図９（ｈ）に示すようなMCK信号および図９（ｆ）に
示すLOE_信号を比較転送回路３０に出力するとともに、
図９（ｇ）に示すライトイネーブル信号MCW_及び図９
（ｅ）に示すリードイネーブル信号MOE_をメモリ４０に
出力する。

【０１３０】以下、データ受信期間における前記第１及
び第２の動作について説明する。

【０１３１】・第１の動作 アドレス信号ADの最下位ビットが変化した或る時点例え
ば、図９の時刻Ｔcにおいては、MOE_信号がＬに立下が
っているためこの時点ではメモリ４０は読み出し状態で
ある。したがって、メモリ４０の各エリア（図７に示し
た連続一致回数記憶エリア、真データ記憶エリア、前デ
ータ記憶エリア、現データ記憶エリア）においてアドレ
ス信号ADで指定されるデータがデータ線ＩＯ0〜ＩＯ4を
介して出力され、比較転送回路３０の各端子ＰIO0〜ＰI
O4に印加される。

【０１３２】まず、端子ＰIO0〜ＰIO1を介して入力され
た照合カウント値MCI00,MCI01はクロック信号MCKの立上
がり(図９時刻Ｔ4）でフリップフロップ１２１、１２０
にラッチされる。また、端子ＰIO2を介して入力された
真データMIC02はクロック信号MCKの立上がり(図９時刻
Ｔ4）でフリップフロップ１１４にラッチされる。ま
た、端子ＰIO3を介して入力された前回サンプリング時
のセンサデータがクロック信号MCKの立上がり（図９時
刻Ｔ4）でフリップフロップ１１７にラッチされる。更
に、端子ＰIO4を介して入力された今回サンプリング時
のセンサデータがクロック信号MCKの立上がり（図９時
刻Ｔ4）でフリップフロップ１１５にラッチされる。

【０１３３】・第２の動作 このデータ受信期間においては、DAR信号がＨである。
したがって、ゲート１２９〜１３１で構成されるセレク
タ、ゲート１２６〜１２８で構成されるセレクタ、ゲー
ト１３６〜１３８で構成されるセレクタ、ゲート１３２
〜１３５で構成されるセレクタにおいては、フリップフ
ロップ１２２、１２０、１１７、１１４の出力が選択さ
れる。しかし、ゲート１３９〜１４１で構成されるセレ
クタにおいては、DAR信号がＨであるので、受信データR
DATAが選択される。これら選択されたデータは、LOE信
号がＬの期間に（図９の時刻Ｔ5）３状態バッファ１４
７〜１５１にそれぞれ取り込まれる。そして、これら３
状態バッファ１４７〜１５１に取り込まれた各データ
は、端子ＰIO0〜ＰIO4、データ線ＩＯ0〜ＩＯ4を介して
メモリ４０の各記憶エリアに加えられ、MCW_信号がＬか
らＨに立ち上がるときに（図９の時刻Ｔ6）メモリ４０
の各エリアに書き込まれる。

【０１３４】すなわち、このデータ受信期間において
は、現データRDATA中のセンサデータのみを受信部２１
からメモリ４０の現データ記憶エリアに取り込み、それ
以外の各データは一旦メモリから読み出した後これらを
再度メモリの各エリアに戻すようにしている。

【０１３５】・比較転送期間 この比較転送期間における動作は、基本的には先の図１
及び図２に示した実施と同様であり、その説明は省略す
る。

【０１３６】図１０は、比較照合処理回数をカウントす
るのにカウンタを用いずに、照合回数に対応する複数の
サンプリング周期分の受信センサデータを記憶しておく
記憶エリアをメモリ４０に設けるようにした実施例おけ
る比較転送回路３０の内部構成例を示すものである。

【０１３７】この場合比較転送回路以外のメインコント
ローラ１００の回路構成としては図１に示したものを用
いるようにしている。すなわちこの場合は受信センサデ
ータを記憶する受信データメモリ２２をメモリ４０以外
に備えるようにしている。

【０１３８】メモリ４０は、図１１に示すように４つの
エリアを有しており、データ線ＩＯ0には真データ記憶
エリアが接続され、データ線ＩＯ1には前データ記憶エ
リアが接続され、データ線ＩＯ2には２回前データ（前
々回のデータ）記憶エリアが接続され、データ線ＩＯ3
には３回前データ（前前々回のデータ）記憶エリアが接
続されている。

【０１３９】図１０において、ディップスイッチDP1、D
P2は、前記同様、比較設定回数を設定するもので、これ
らのスイッチの信号線はプルアップ抵抗r1、r2によって
それぞれプルアップされている。この場合、ディップス
イッチDP1、DP2のオン／オフ状態と比較設定回数との関
係は以下のようになっている。

【０１４０】 したがって、ゲート２０１の出力CALEN_は、DP1,DP2が
それぞれOFFで比較照合を行わないときにはＨとなり、
比較照合を行うと設定されたときにＬとなりこの信号は
図１のゲート３７に入力される。ゲート２０２は、DP1
がＬ、DP2がＨと比較設定回数を１回に設定したときに
その出力SET1がＨとなる。ゲート２０３はDP1がＨ、DP2
がＬと比較設定回数を２回に設定したときにその出力SE
T2がＨとなる。ゲート２０４はDP1がＬ、DP2がＬと比較
設定回数を３回に設定したときにその出力SET3がＨとな
る。

【０１４１】データ線ＩＯ0〜ＩＯ3に接続されている比
較転送回路３０の端子ＰIO0〜ＰIO3は前記同様それぞれ
メモリ４０に対しての入出力を共有するものである。

【０１４２】図１の受信データメモリ２２から入力され
た現受信データMADOは、イクスクルーシブノアゲート２
０５及びフリップフロップ２０７に入力される。

【０１４３】また、メモリ４０の前データ記憶エリアか
ら読みだされた前データPRE1は端子ＰIO1を介して入力
され、このデータPRE1はイクスクルーシブノアゲート２
０５、２０９及びフリップフロップ２１２に入力され
る。

【０１４４】メモリ４０の前々データ記憶エリアから読
みだされた前々データPRE2は端子ＰIO2を介して入力さ
れ、このデータPRE2はイクスクルーシブノアゲート２０
９、２１４及びフリップフロップ２１７に入力される。

【０１４５】メモリ４０の前前々データ記憶エリアから
読みだされた前前々データPRE3は端子ＰIO3を介して入
力され、このデータPRE3はイクスクルーシブノアゲート
２１４に入力される。

【０１４６】イクスクルーシブノアゲート２０５は現デ
ータMADOと前データPRE1との一致を検出するもので、一
致のときＨ信号を出力する。

【０１４７】イクスクルーシブノアゲート２０９は前デ
ータPRE1と前々データPRE2との一致を検出するもので、
一致のときＨ信号を出力する。

【０１４８】イクスクルーシブノアゲート２１４は前々
データPRE2と前前々データPRE3との一致を検出するもの
で、一致のときＨ信号を出力する。

【０１４９】アンドゲート２０６は、比較回数が１回の
ときに（SET1がＨ）、現データMADOと前データPRE1とが
一致したときに、Ｈ信号を出力する。

【０１５０】アンドゲート２１０、２１１から成る構成
は、比較回数が２回のときに（SET2がＨ）、現データMA
DOと前データPRE1とが一致しかつ前データPRE1と前々デ
ータPRE2が一致したときに（アンドゲート２１０の出力
がＨ）、Ｈ信号を出力する。アンドゲート２１５は、比
較回数が３回のときに（SET3がＨ）、現データMADOと前
データPRE1とが一致しかつ前データPRE1と前々データPR
E2が一致し（アンドゲート２１０の出力がＨ）、更に前
々データPRE2と前前々データPRE3が一致した時に（イク
スクルーシブノアゲート２１４の出力がＨ）、Ｈ信号を
出力する。

【０１５１】従って、オアゲート２１６の出力4BMC3が
Ｈになるのは、設定された回数だけ比較照合が連続して
一致したときである。4BMC3信号はフリップフロップ２
１９でクロック信号MCKの立ち上がりでラッチされる。
また、現データMADO、端子ＰIO1、ＰIO2、ＰIO0を介し
て入力された前データPRE1、前々データPRE2、真データ
REDもそれぞれフリップフロップ２０７、２１２、２１
７、２２４でクロック信号MCKの立ち上がりでラッチさ
れる。

【０１５２】ゲート２２０〜２２２で構成されるセレク
タにおいては、4BMC3信号がＨのときに現データMADOを
真データとして選択し、4BMC3信号がＬのときにはメモ
リ４０から受入した真データREDを真データとして選択
する。

【０１５３】従って、オアゲート２２２の選択出力は、
LOE_信号がＬになったときに３状態バッファ２２３、端
子ＰIO0を介してメモリ４０の真データ記憶エリアに転
送され、メモリ４０が書き込み状態になったときに該エ
リアに記憶される。

【０１５４】また、フリップフロップ２０７にラッチさ
れた現データMADOは３状態バッファ２０８、端子ＰIO1
を介してメモリ４０の前データ記憶エリアに転送され、
メモリ４０が書き込み状態になったときに該エリアに記
憶される。

【０１５５】また、フリップフロップ２１２にラッチさ
れた前データPRE1は３状態バッファ２１３、端子ＰIO2
を介してメモリ４０の前々データ記憶エリアに転送さ
れ、メモリ４０が書き込み状態になったときに該エリア
に記憶される。

【０１５６】また、フリップフロップ２１７にラッチさ
れた前々PRE2は３状態バッファ２１８、端子ＰIO3を介
してメモリ４０の前前々データ記憶エリアに転送され、
メモリ４０が書き込み状態になったときに該エリアに記
憶される。

【０１５７】このようにして、比較回数計数用のカウン
タがないにもかかわらず、比較照合処理及びデータ転送
処理を好適になし得ることができる。

【０１５８】図１２は、図１の受信データメモリ２２及
びメモリ４０をシフトレジスタで構成した場合の１例を
示すものであり、この図１２には比較転送回路も含ませ
ている。

【０１５９】この実施例において、DAR信号はデータ受
信期間中にＨになり、PCM信号は比較照合期間にＨにな
る信号であり、DAR信号は図１の受信データ格納制御部
２１から入力され、PCM信号は図１のフリップフロップ
４１から入力される。

【０１６０】各シフトレジスタ３１０、３２０、３３
０、３４０、３５０はそれぞれ受信するセンサデータの
ビット数に対応する段数で構成されており、シフトレジ
スタ３１０は図１の受信部２０の出力RDATA（現デー
タ）を記憶し、シフトレジスタ３２０は前回サンプリン
グ時のデータを記憶し、シフトレジスタ３３０は前々回
サンプリング時のデータを記憶し、シフトレジスタ３４
０は前前々回サンプリング時のデータを記憶し、シフト
レジスタ３５０は真データを記憶するものである。すな
わち、シフトレジスタ３２０の先頭段のフリップフロッ
プのＤ端子はシフトレジスタ３１０の最終段のフリップ
フロップの出力MADOに接続され、シフトレジスタ３３０
の先頭段のフリップフロップのＤ端子はシフトレジスタ
３２０の最終段のフリップフロップの出力PRE1に接続さ
れ、シフトレジスタ３４０の先頭段のフリップフロップ
のＤ端子はシフトレジスタ３３０の最終段のフリップフ
ロップの出力PRE2に接続されている。

【０１６１】ディップスイッチDP1、DP2は、前記同様、
比較設定回数を設定するもので、ディップスイッチDP
1、DP2のオン／オフ状態と比較設定回数との関係は以下
のようになっている。

【０１６２】 したがって、ゲート２０２は、DP1がＬ、DP2がＨと比較
設定回数を１回に設定したときにその出力SET1がＨとな
る。ゲート２０３はDP1がＨ、DP2がＬと比較設定回数を
２回に設定したときにその出力SET2がＨとなる。ゲート
２０４はDP1がＬ、DP2がＬと比較設定回数を３回に設定
したときにその出力SET3がＨとなる。

【０１６３】イクスクルーシブノアゲート３０７は現デ
ータMADOと前データPRE1との一致を検出するもので、一
致のときＨ信号を出力する。

【０１６４】イクスクルーシブノアゲート３０８は前デ
ータPRE1と前々データPRE2との一致を検出するもので、
一致のときＨ信号を出力する。

【０１６５】イクスクルーシブノアゲート３０９は前々
データPRE2と前前々データPRE3との一致を検出するもの
で、一致のときＨ信号を出力する。

【０１６６】アンドゲート３１１は、比較回数が１回の
ときに（SET1がＨ）、現データMADOと前データPRE1とが
一致したときに、Ｈ信号を出力する。

【０１６７】アンドゲート３１２は、比較回数が２回の
ときに（SET2がＨ）、現データMADOと前データPRE1とが
一致し（イクスクルーシブノアゲート３０７の出力が
Ｈ）かつ前データPRE1と前々データPRE2が一致したとき
に（イクスクルーシブノアゲート３０８の出力がＨ）、
Ｈ信号を出力する。

【０１６８】アンドゲート３１３は、比較回数が３回の
ときに（SET3がＨ）、現データMADOと前データPRE1とが
一致し（イクスクルーシブノアゲート３０７の出力が
Ｈ）かつ前データPRE1と前々データPRE2が一致し（イク
スクルーシブノアゲート３０８の出力がＨ）、更に前々
データPRE2と前前々データPRE3が一致した時に（イクス
クルーシブノアゲート３０９の出力がＨ）、Ｈ信号を出
力する。

【０１６９】従って、オアゲート３１４の出力4BMC3が
Ｈになるのは、設定された回数だけ比較照合が連続して
一致したときである。

【０１７０】ゲート３０４〜３０６で構成されるセレク
タにおいては、4BMC3信号がＨのときに現データMADOを
真データとして選択し、4BMC3信号がＬのときにはシフ
トレジスタ３５０に記憶しておいた真データREDを真デ
ータとして選択する。この選択出力がシフトレジスタ３
５０の先頭段のフリップフロップのＤ端子に加えられ
る。

【０１７１】ゲート３０１、３０２は、データ受信期間
（DAR）または比較転送期間（PCM）の何れの場合にもク
ロック信号CKを現データを記憶するシフトレジスタ３１
０の各フリップフロップに印加してシフト動作を行わせ
る機能を有している。

【０１７２】ゲート３０３は比較転送期間（PCM）のと
きにのみクロック信号CKをシフトレジスタ３１０以外の
全シフトレジスタの各フリップフロップに印加してシフ
ト動作を行わせる機能を有している。

【０１７３】かかる構成によれば、データ受信期間の際
には、シフトレジスタ３１０のみが動作し、該シフトレ
ジスタ３１０に受信データRDATAが順次格納されてい
く。

【０１７４】比較転送期間の際には、全てのシフトレジ
スタが動作する事により、シフトレジスタ３１０に記憶
された現データMADOが前データを記憶するシフトレジス
タ３２０に転送される動作、シフトレジスタ３２０に記
憶された前データPRE1が前々データを記憶するシフトレ
ジスタ３３０に転送される動作、シフトレジスタ３３０
に記憶された前々データPRE2が前前々データを記憶する
シフトレジスタ３４０に転送される動作、比較照合動
作、および比較照合の結果に応じて真データを選択して
シフトレジスタ３５０に記憶する動作が行われる。

【０１７５】このようにして、シフトレジスタによる構
成によっても、比較照合処理及びデータ転送処理を好適
になし得ることができる。

【０１７６】このようにこの実施例によれば、メインコ
ントローラ１００では、データフレーム信号を受信する
と、入力された前記データフレーム信号中に含まれるセ
ンサのデータを対応するビット毎に所定回数比較し、こ
の所定回数の比較の結果データが連続して所定回数一致
したときにのみ前記各センサのデータを真のデータとし
て取り込み、前記比較結果が不一致のときはこの不一致
のデータはデータとして取り込まれないようにしてい
る。

【０１７７】なお、本発明は、実施例に示したようなル
ープ状接続のシステムに限らず、ノードがシリアルに接
続されたシステムにも適用することができる。

【０１７８】

【発明の効果】以上説明したようにこの発明によれば、
メインコントローラに直接接続されていないセンサとノ
ードとの間のエラーを集中的に発見することができると
ともに、ノード−ノード間の通信エラ−およびノード内
でのエラーも含めて検出することができる。更にこの発
明によれば、最低限のメモリ個数を用いてデータ受信及
び連想照合処理において高速処理が可能になり、従って
メインコントローラのフレーム送出周期を更に短くでき
る為、より高速なリアルタイム制御を実行させることが
できる。

【図面の簡単な説明】

【図１】この発明の実施例についてメインコントローラ
の内部構成例を示す回路ブロック図である。

【図２】比較転送回路の内部構成を示す論理回路図であ
る。

【図３】データフレーム信号のサンプリング周期とデー
タ受信期間及び比較転送期間との時間関係を示す図であ
る

【図４】メモリの内部の概念的構成を示す図である。

【図５】主要信号のタイムチャート図である。

【図６】この発明の他の実施例についてメインコントロ
ーラの内部構成例を示す図である。

【図７】図６の実施例でのメモリの内部構成を概念的に
示す図である。

【図８】図６の実施例での比較転送回路の内部構成例を
示す論理回路図である。

【図９】図６の実施例の主要信号のタイムチャート図で
ある。

【図１０】この発明の他の実施例について比較転送回路
の内部回路構成を示す図である。

【図１１】図１０の実施例のメモリの内部の概念的構成
例を示す図である。

【図１２】この発明の更に別の実施例を示す図である。

【図１３】直列制御装置の全体的構成を示すブロック図
である。

【図１４】データフレーム信号の伝播態様を示す図であ
る。

【符号の説明】

１…センサ群 ２…アクチュエータ群 １０…ノード ２０…受信部 ２１…受信データ格納制御部 ２２…受信データメモリ ２３…フレーム開始検出部 ２４…受信終了検出部 ２５…エラー検出部 ２６…アドレスカウンタ ３０…比較転送回路 ４０…メモリ １００…メインコントローラ ２００…ホストコントローラ

Claims (2)

【特許請求の範囲】
1. 【請求項１】１乃至複数のセンサを接続したノードをメ
   インコントローラを含んで直列接続し、前記メインコン
   トローラは所定のデータフレーム信号を前記センサの検
   出データの変化間隔より充分短い周期で送出し、前記各
   ノードは当該ノードに接続されるセンサからのデータを
   前記データフレーム信号にのせて送出するとともに、前
   記メインコントローラは所定のサンプリング周期をもっ
   て入力された前記データフレーム信号中に含まれるセン
   サのデータを予め設定した所定数の周期にわたって所定
   数回対応するビット毎に比較し、該所定数回の比較結果
   が一致したときにのみ前記各センサのデータを真のセン
   サデータとして取り込むようにした直列制御装置のデー
   タ入力制御装置において、 前記メインコントローラに、 前記データフレーム信号中のセンサデータを１サンプリ
   ング周期分記憶する受信データメモリと、 前回サンプリング時のセンサデータ、真のセンサデー
   タ、及び前記比較の連続一致回数を記憶するメモリと、 今回のデータフレーム信号が受信されてから次のデータ
   フレーム信号が受信されるまでの間に、前記受信データ
   メモリに記憶されたセンサデータを前記メモリに記憶さ
   れた前回サンプリング時のセンサデータと比較する比較
   処理、前記メモリに記憶された連続一致回数値を取り込
   み今回の比較で設定された回数分の比較が終了したか否
   か判定しこの判定結果と前記比較結果に基づき設定され
   た回数の連続一致の有無を判定する連続一致判定処理、
   前記取り込んだ連続一致回数値を前記比較結果及び前記
   連続一致判定結果に応じて＋１または初期化するカウン
   ト処理、前記連続一致判定結果に応じて前記メモリから
   取り込んだ真のセンサデータ及び前記受信データメモリ
   から入力されたセンサデータのうちの何れかを選択して
   真のデータとする真データ選択処理、前記受信データメ
   モリから入力されたセンサデータを前記メモリの前回サ
   ンプリング時のセンサデータを記憶するエリアに転送す
   る第１の転送処理、前記真データ選択処理によって選択
   された真データを前記メモリの真データを記憶するエリ
   アに転送する第２の転送処理、および前記カウント処理
   の結果を前記メモリの前記連続一致回数を記憶するエリ
   アに転送する第３の転送処理を前記データフレーム信号
   中に含まれるセンサのデータの各ビット毎に実行する比
   較転送手段と、 を具え、前記比較転送手段による各処理を並列に実行さ
   せるようにした直列制御装置のデータ入力制御装置。
2. 【請求項２】１乃至複数のセンサを接続したノードをメ
   インコントローラを含んで直列接続し、前記メインコン
   トローラは所定のデータフレーム信号を前記センサの検
   出データの変化間隔より充分短い周期で送出し、前記各
   ノードは当該ノードに接続されるセンサからのデータを
   前記データフレーム信号にのせて送出するとともに、前
   記メインコントローラは所定のサンプリング周期をもっ
   て入力された前記データフレーム信号中に含まれるセン
   サのデータを予め設定した所定数の周期にわたって所定
   数回対応するビット毎に比較し、該所定数回の比較結果
   が一致したときにのみ前記各センサのデータを真のセン
   サデータとして取り込むようにした直列制御装置のデー
   タ入力制御装置において、 前記メインコントローラに、 今回サンプリング時のセンサデータ、前回サンプリング
   時のセンサデータ、真のセンサデータ、及び前記比較の
   連続一致回数を記憶するメモリと、 今回のデータフレーム信号が受信されるデータ受信期間
   には、入力された今回のデータフレーム信号中のセンサ
   データを前記メモリの今回サンプリング時のセンサデー
   タを記憶するエリアに転送記憶する第１の転送処理、前
   記メモリから真データ、前回サンプリング時のデータ、
   及び連続一致回数値をそれぞれ取り込み該取り込んだ真
   データ、前回サンプリング時のデータ、及び連続一致回
   数値を前記メモリの真データを記憶するエリア、前回サ
   ンプリング時のデータを記憶するエリア、及び連続一致
   回数値を記憶するエリアに再度転送する第２の転送処理
   を前記データフレーム信号中に含まれるセンサのデータ
   の各ビット毎に実行するとともに、 今回のデータフレーム信号が受信されてから次のデータ
   フレーム信号が受信されるまでの比較転送期間には、前
   記メモリに記憶された今回サンプリング時のセンサデー
   タを前記メモリに記憶された前回サンプリング時のセン
   サデータと比較する比較処理、前記メモリに記憶された
   連続一致回数値を取り込み今回の比較で設定された回数
   分の比較が終了したか否か判定しこの判定結果と前記比
   較結果に基づき設定された回数の連続一致の有無を判定
   する連続一致判定処理、前記取り込んだ連続一致回数値
   を前記比較結果及び前記連続一致判定結果に応じて＋１
   または初期化するカウント処理、前記連続一致判定結果
   に応じて前記メモリから取り込んだ真のセンサデータ及
   び前記メモリから取り込んだ今回サンプリング時のセン
   サデータのうちの何れかを選択して真のデータとする真
   データ選択処理、前記メモリから取り込んだ今回サンプ
   リング時のセンサデータを前記メモリの前回サンプリン
   グ時のセンサデータを記憶するエリアに転送する第３の
   転送処理、前記真データ選択処理によって選択された真
   データを前記メモリの真データを記憶するエリアに転送
   する第４の転送処理、および前記カウント処理の結果を
   前記メモリの前記連続一致回数を記憶するエリアに転送
   する第５の転送処理を前記データフレーム信号中に含ま
   れるセンサのデータの各ビット毎に実行する比較転送手
   段と、 を具え、前記比較転送手段による各処理を並列に実行さ
   せるようにした直列制御装置のデータ入力制御装置。