JPH05167552A - Synchronization detecting device - Google Patents
Synchronization detecting deviceInfo
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- JPH05167552A JPH05167552A JP3353123A JP35312391A JPH05167552A JP H05167552 A JPH05167552 A JP H05167552A JP 3353123 A JP3353123 A JP 3353123A JP 35312391 A JP35312391 A JP 35312391A JP H05167552 A JPH05167552 A JP H05167552A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同期多重伝送方式にお
いて使用する多重分離装置の同期検出装置に関し、特
に、フレーム同期およびチャネル同期の同期補正を即時
に行なえるように構成したものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization detector for a demultiplexer used in a synchronous multiplex transmission system, and more particularly, it is constructed so that the frame synchronization and the channel synchronization can be immediately corrected.
【０００２】[0002]
【従来の技術】近年、ＣＣＩＴＴ（ International Tel
egraph and Telephone ConsultativeCommittee:国際電
信電話諮問委員会）において、ＳＤＨ（Synchronous Di
gitalHierarchy）に基づいたＳＴＭ（Synchronous Tran
sport Module：同期多重伝送方式）が世界統一規格とし
て勧告された。これに対応した従来の同期多重変換装置
では、（１）高速処理部（シリアル信号処理部）におい
て同期検出およびチャネル検出を行なう方式、（２）チ
ャネル数に信号を分解した後、チャネル毎に同期検出お
よびチャネル検出を行なう方式、のいづれかによりシリ
アル多重信号の多重分離を行なっている。2. Description of the Related Art In recent years, CCITT (International Tel
egraph and Telephone Consultative Committee: SDH (Synchronous Dictionary)
STM (Synchronous Tran) based on gitalHierarchy
sport Module: Synchronous multiplex transmission system) was recommended as a world standard. In the conventional synchronous multiplex converter corresponding to this, (1) a method of performing synchronization detection and channel detection in a high-speed processing unit (serial signal processing unit), (2) decomposing the signal into the number of channels, and then synchronizing for each channel Demultiplexing of the serial multiplex signal is performed depending on which of the detection method and the channel detection method is used.
【０００３】前記（１）の方式を採るＳＴＭ−Ｎ同期多
重変換装置の多重分離部は、図５に示すように、シリア
ル多重信号５のフレーム同期を検出すると共に同期の保
持を図るＳＴＭ−Ｎフレーム同期検出・保護回路60と、
シリアル多重信号５を正規のＮチャネルに分離するＮチ
ャネル分離回路61と、それらの回路60、61を制御する制
御回路62とを備えている。As shown in FIG. 5, the demultiplexing section of the STM-N synchronous multiplex converter adopting the above method (1) detects the frame synchronization of the serial multiplex signal 5 and holds the synchronization. Frame sync detection / protection circuit 60,
An N channel separation circuit 61 that separates the serial multiplexed signal 5 into regular N channels and a control circuit 62 that controls these circuits 60, 61 are provided.
【０００４】この同期多重変換装置の多重分離部では、
ＳＴＭ−Ｎフレーム同期検出・保護回路60において、入
力するシリアルＳＴＭ−Ｎ信号５のフレーム・パタンの
検出を通じて、信号５の同期検出が行なわれ、これに基
づく初期化信号65が制御回路62に送られる。初期化され
た制御回路62は、ＳＴＭ−Ｎフレーム同期検出・保護回
路60にフレーム周期で制御信号63を送って、同期を保持
させると共に、Ｎチャネル分離回路61に制御信号64を送
り、シリアル多重信号５を各チャネルへ分離するタイミ
ングを制御する。In the demultiplexer of this synchronous multiplex converter,
The STM-N frame synchronization detection / protection circuit 60 detects the frame pattern of the input serial STM-N signal 5 to detect the synchronization of the signal 5, and sends an initialization signal 65 based on this to the control circuit 62. Be done. The initialized control circuit 62 sends a control signal 63 to the STM-N frame synchronization detection / protection circuit 60 at a frame cycle to maintain synchronization, and also sends a control signal 64 to the N channel separation circuit 61 for serial multiplexing. The timing of separating the signal 5 into each channel is controlled.
【０００５】これらの動作を通じて、シリアル多重信号
５は、正規のＮチャネルに分離されるが、多重分離部を
構成する各回路は、この動作を600MHZ以上の高速で処理
することが要求される。Through these operations, the serial multiplexed signal 5 is separated into regular N channels, but each circuit forming the demultiplexer is required to process this operation at a high speed of 600 MHz or higher.
【０００６】制御回路62では、フレーム周期の制御信号
63を送出するためにフレーム・カウンタを必要とするか
ら、回路規模が増大し、また、ＳＴＭ−Ｎフレーム同期
検出・保護回路60でも、完全なフレーム・パタンを検出
するために、やはり回路規模が大きくならざるを得な
い。しかし、高速処理回路では、回路規模が拡大すると
発熱量が急増し、信頼性が低下したり、集積化が困難と
なって装置の大型化、消費電力の増大等の弊害を招く。In the control circuit 62, the control signal of the frame cycle is
Since the frame counter is required to send 63, the circuit scale increases, and the STM-N frame synchronization detection / protection circuit 60 also has a circuit scale to detect a complete frame pattern. There is no choice but to grow. However, in a high-speed processing circuit, as the circuit scale increases, the amount of heat generation increases sharply, resulting in reduced reliability and difficulty in integration, which leads to problems such as an increase in size of the device and an increase in power consumption.
【０００７】回路規模を小さくするため、ＳＴＭ−Ｎフ
レーム同期検出・保護回路60でフレーム・パタンの一部
のパタンのみを検出して同期を求める方法も考案されて
いるが、この方法では、その一部のパタンと同じ偽フレ
ーム・パタンがフレーム周期内で発生したときに、それ
が原因となって誤同期を生むおそれがある。In order to reduce the circuit scale, a method has been devised in which the STM-N frame synchronization detection / protection circuit 60 detects only a part of the pattern of the frame pattern to obtain the synchronization. When the same false frame pattern as some patterns occurs within a frame period, there is a possibility that it may cause false synchronization.
【０００８】高速処理を回避するために考案されたもの
が前記（２）の方式であり、それを採用したＳＴＭ−Ｎ
同期多重変換装置の多重分離部は、図６に示すように、
シリアルＳＴＭ−４多重信号５を８ビット・パラレルの
ＳＴＭ−４多重信号６に変換するビット直並列変換回路
１と、この多重信号６を８ビット・パラレルのＳＴＭ−
１信号7a、7b、7c、7dに変換するバイト直並列変換回路
２と、各チャネル毎に設けられた第１〜第４低速同期部
71、72、73、74とを備えている。A method devised to avoid high-speed processing is the above-mentioned method (2), and the STM-N adopting the method is adopted.
As shown in FIG. 6, the demultiplexing unit of the synchronous multiplex converter is
A serial-to-parallel conversion circuit 1 for converting a serial STM-4 multiplex signal 5 into an 8-bit parallel STM-4 multiplex signal 6, and an 8-bit parallel STM-
Byte-serial parallel conversion circuit 2 for converting into one signal 7a, 7b, 7c, 7d, and first to fourth low-speed synchronization units provided for each channel
71, 72, 73, 74 are provided.
【０００９】この低速同期部は、フレーム同期のずれを
検出するフレーム同期検出・保護回路81と、フレーム・
パタンを検出して初期化信号86とビット・シフト指令88
とを出力するフレーム・パタン検出回路82と、ＳＴＭ識
別子の検出を通じてチャネル同期のずれを検出するチャ
ネル同期検出・保護回路83と、チャネル・シフト指令89
を出力するチャネル位相ずれ算出回路84と、各回路を制
御する制御回路85とで構成されている。This low-speed synchronizing section includes a frame synchronization detection / protection circuit 81 for detecting a frame synchronization deviation,
Pattern detection and initialization signal 86 and bit shift command 88
And a frame pattern detection circuit 82 for detecting the deviation of the channel synchronization through the detection of the STM identifier, and a channel shift command 89.
And a control circuit 85 for controlling each circuit.
【００１０】この同期多重変換装置の多重分離部では、
各チャネル毎に分離して送り込まれた信号7a、7b、7c、
7dの同期をフレーム同期検出・保護回路81で調べ、同期
のずれを検出すると、フレーム同期はずれ信号87を出力
する。この出力があると、フレーム・パタン検出回路82
は、フレーム・パタンを検出し、制御回路85に対して初
期化信号86を送出すると共にビット直並列変換回路１に
対してビット・シフト指令88を出力する。この指令88を
受けたビット直並列変換回路１では、同期引き込みを行
なってビットずれを除去する。In the demultiplexing section of this synchronous multiplex converter,
Signals 7a, 7b, 7c separated and sent for each channel,
The 7d synchronization is checked by the frame synchronization detection / protection circuit 81, and if a synchronization deviation is detected, a frame synchronization loss signal 87 is output. With this output, the frame pattern detection circuit 82
Detects a frame pattern, sends an initialization signal 86 to the control circuit 85, and outputs a bit shift command 88 to the bit-serial / parallel conversion circuit 1. The bit serial-parallel conversion circuit 1 that has received this command 88 performs synchronous pull-in to remove the bit shift.
【００１１】こうした一連の動作により、フレーム同期
確立が行なわれる。しかし、フレーム同期確立が実現し
てもチャネル同期が引き込まれるわけではない。そのた
め、チャネル同期確立を実行するために、フレーム同期
確立後、チャネル同期検出・保護回路83において、ＳＴ
Ｍ識別子によりチャネル検出を行ない、チャネル位相ず
れ算出回路84からバイト直並列変換回路２に対して、チ
ャネル・シフト指令89を出力する。この指令89を受けた
バイト直並列変換回路２では、チャネル同期引き込みを
行なってチャネルずれを除く。フレーム同期およびチャ
ネル同期が確立すると、制御回路85からフレーム同期検
出・保護回路81およびチャネル同期検出・保護回路83に
対して制御信号91、90が送られ、同期の保持が行なわれ
る。Frame synchronization is established by such a series of operations. However, the channel synchronization is not pulled even if the frame synchronization is established. Therefore, in order to execute the channel synchronization establishment, after the frame synchronization is established, in the channel synchronization detection / protection circuit 83, ST
The channel is detected by the M identifier, and the channel phase shift calculation circuit 84 outputs the channel shift command 89 to the byte-serial / parallel conversion circuit 2. The byte-serial / parallel conversion circuit 2 that has received this command 89 performs channel synchronization pull-in to remove the channel shift. When the frame synchronization and channel synchronization are established, control signals 91 and 90 are sent from the control circuit 85 to the frame synchronization detection / protection circuit 81 and channel synchronization detection / protection circuit 83 to maintain synchronization.
【００１２】このように、この方式では、同期検出によ
ってフレーム同期が確立した後でなければ、ＳＴＭ識別
子によるチャネル検出を行なうことができない。したが
って、最悪チャネル復帰時間がτ＋１フレームとなり、
前記（１）の方式のτに比べて長いという欠点がある
（τ：最悪フレーム同期時間）。As described above, in this system, channel detection by the STM identifier can be performed only after frame synchronization is established by synchronization detection. Therefore, the worst channel recovery time is τ + 1 frame,
There is a drawback that it is longer than τ in the method (1) (τ: worst frame synchronization time).
【００１３】さらに、この方式では、ＳＴＭ識別子が挿
入されないとチャネル検出が不可能になる。Further, in this method, channel detection becomes impossible unless the STM identifier is inserted.
【００１４】また、多重分離部を低速回路で構成する方
式として、特願平３−１８００８４号や特願平３−１８
００８５号の方式が提案されているが、これらの方式で
は、各チャネル毎にフレーム同期回路を設ける必要があ
り、回路規模が増大する欠点がある。As a method of forming the demultiplexing unit with a low-speed circuit, Japanese Patent Application Nos. 3-180084 and 3-18.
Although the methods of No. 0085 have been proposed, these methods have a drawback that the circuit scale increases because it is necessary to provide a frame synchronization circuit for each channel.
【００１５】[0015]
【発明が解決しようとする課題】本発明は、このような
従来装置が持つ問題点を解決するものであり、低速回路
を使用して多重分離を行なう方式において、ＳＴＭ識別
子を使用せずにフレーム同期とチャネル同期との確立を
同時に実現できる同期検出装置を提供することを目的と
している。SUMMARY OF THE INVENTION The present invention is intended to solve the problems of such a conventional device, and in a system for performing demultiplexing using a low speed circuit, a frame is used without using an STM identifier. It is an object of the present invention to provide a synchronization detection device that can simultaneously establish synchronization and channel synchronization.
【００１６】[0016]
【課題を解決するための手段】そこで、本発明では、ビ
ット直並列変換回路およびバイト直並列変換回路を通過
した信号のフレーム同期およびチャネル同期を検出し、
ビット直並列変換回路およびバイト直並列変換回路の動
作を制御する同期検出装置において、チャネル毎に、ビ
ットずれの量に応じたフレーム・パタン検出信号を出力
するフレーム・パタン検出回路を設け、さらに、フレー
ム・パタン検出信号に基づいてビット直並列変換回路お
よびバイト直並列変換回路を制御するための制御信号を
出力する同期制御回路を備えている。Therefore, in the present invention, the frame synchronization and channel synchronization of a signal that has passed through the bit serial parallel conversion circuit and the byte serial parallel conversion circuit are detected,
In a synchronization detection device that controls the operations of the bit serial-parallel conversion circuit and the byte serial-parallel conversion circuit, a frame pattern detection circuit that outputs a frame pattern detection signal according to the amount of bit shift is provided for each channel, and further, A synchronous control circuit for outputting a control signal for controlling the bit serial / parallel conversion circuit and the byte serial / parallel conversion circuit based on the frame pattern detection signal is provided.
【００１７】[0017]
【作用】この同期制御回路では、各フレーム・パタン検
出回路が出力するフレーム・パタン検出信号の種類から
ビットずれの量を判定し、また、フレーム・パタン検出
信号の発生のタイミングからチャネルずれの量を判定
し、ビット直並列変換回路およびバイト直並列変換回路
におけるフレーム同期およびチャネル同期の引き込みを
同時に制御する。In this synchronization control circuit, the amount of bit deviation is determined from the type of frame pattern detection signal output by each frame pattern detection circuit, and the amount of channel deviation is determined from the timing of generation of the frame pattern detection signal. And the pull-in of frame synchronization and channel synchronization in the bit serial parallel conversion circuit and the byte serial parallel conversion circuit are simultaneously controlled.
【００１８】[0018]
【実施例】本発明の同期検出装置における実施例は、図
１に示すように、シリアルＳＴＭ−４多重信号５を８ビ
ット・パラレルのＳＴＭ−４多重信号６に変換するビッ
ト直並列変換回路１と、この多重信号６を８ビット・パ
ラレルのＳＴＭ−１信号7a、7b、7c、7dに変換するバイ
ト直並列変換回路２と、ビットずれのあるフレーム・パ
タンを検出する各チャネル毎に設けられた第１〜第４フ
レーム・パタン検出回路31、32、33、34と、各フレーム
・パタン検出回路31、32、33、34の検出結果に応じてビ
ット直並列変換回路１およびバイト直並列変換回路２に
制御信号5a〜5h、6a〜6dを送出する同期制御回路４とを
備えており、フレーム・パタン検出回路31、32、33、34
および同期制御回路４により低速同期部を構成してい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As shown in FIG. 1, the embodiment of the synchronization detecting apparatus of the present invention is a bit serial-parallel conversion circuit 1 for converting a serial STM-4 multiplex signal 5 into an 8-bit parallel STM-4 multiplex signal 6. And a byte-serial parallel conversion circuit 2 for converting the multiplexed signal 6 into 8-bit parallel STM-1 signals 7a, 7b, 7c, 7d, and each channel for detecting a frame pattern with bit shift. The first to fourth frame pattern detection circuits 31, 32, 33, 34, and the bit serial parallel conversion circuit 1 and the byte serial parallel conversion according to the detection results of the frame pattern detection circuits 31, 32, 33, 34. The circuit 2 is provided with a synchronous control circuit 4 for sending out control signals 5a to 5h and 6a to 6d, and the frame pattern detection circuits 31, 32, 33, 34
And the synchronization control circuit 4 constitutes a low-speed synchronization section.
【００１９】先ず、この同期検出装置における信号の流
れについて説明する。First, the flow of signals in this synchronization detecting device will be described.
【００２０】シリアルのＳＴＭ−４多重信号５は、ビッ
ト直並列変換回路１において８ビットパラレルのＳＴＭ
−４多重信号６に変換される。さらに、この８ビットパ
ラレルのＳＴＭ−４多重信号６は、バイト直並列変換回
路２で４つの８ビットパラレルのＳＴＭ−１信号7a、7
b、7c、7dに分割されて、４つのフレーム・パタン検出
回路に送出される。The serial STM-4 multiplexed signal 5 is sent to the 8-bit parallel STM in the bit serial-parallel conversion circuit 1.
-4 converted into a multiplex signal 6. Further, the 8-bit parallel STM-4 multiplexed signal 6 is converted into four 8-bit parallel STM-1 signals 7a, 7 by the byte serial / parallel conversion circuit 2.
It is divided into b, 7c and 7d and sent to four frame pattern detection circuits.
【００２１】フレーム・パタン検出回路31、32、33、34
では、ＳＴＭ−１信号のフレーム・パタンを検出する。
このフレーム・パタンは、図３に例示する配列を備えて
いる。同期のとれている状態（ビットの進み量が０）で
は、フレーム・パタンに８ビットの正規の情報ビットが
含まれているが、同期が外れてビットの進みが生じる
と、その進み量に応じて、情報ビットの一部が欠けてく
る。フレーム・パタン検出回路31、32、33、34では、フ
レーム・パタンからビットの進み量を検出し、その進み
量が０〜７ビットのいずれであるかを表示するフレーム
・パタン検出信号1a〜1h、2a〜2h、3a〜3h、4a〜4h（進
み量が０ビットのときａ、１ビットのときｂ、２ビット
のときｃ、３ビットのときｄ、４ビットのときｅ、５ビ
ットのときｆ、６ビットのときｇ、７ビットのときｈ）
を出力する。Frame pattern detection circuit 31, 32, 33, 34
Then, the frame pattern of the STM-1 signal is detected.
This frame pattern has the arrangement illustrated in FIG. In the synchronized state (the bit advance amount is 0), the frame pattern contains 8 normal information bits. Therefore, some information bits are missing. The frame pattern detection circuits 31, 32, 33, 34 detect the amount of bit advance from the frame pattern, and indicate whether the amount of advance is 0 to 7 bits, frame pattern detection signals 1a to 1h. , 2a to 2h, 3a to 3h, 4a to 4h (a when the advance amount is 0 bit, 1 when 1 bit, 2 bits when c, 3 bits when d, 4 bits when e, 5 bits f, g for 6 bits, h for 7 bits)
Is output.
【００２２】各フレーム・パタン検出回路31、32、33、
34が出力するフレーム・パタン検出信号1a〜1h、2a〜2
h、3a〜3h、4a〜4hは、同期制御回路４に集められる。
同期制御回路４では、これらの検出信号に基づいて、フ
レーム同期を確立するために必要なビット・シフトをビ
ット直並列変換回路１に命令5a〜5hし、また、チャネル
同期を確立するために必要なチャネル・シフトをバイト
直並列変換回路２に命令6a〜6dする。Each frame pattern detection circuit 31, 32, 33,
Frame pattern detection signals 1a-1h, 2a-2 output by 34
h, 3a to 3h, 4a to 4h are collected in the synchronization control circuit 4.
Based on these detection signals, the synchronization control circuit 4 commands the bit-serial / parallel conversion circuit 1 to perform the bit shift necessary for establishing frame synchronization, and also for establishing channel synchronization. 6a to 6d to the byte serial-parallel conversion circuit 2 for the appropriate channel shift.
【００２３】命令を受けたビット直並列変換回路１およ
びバイト直並列変換回路２では、同期引き込み動作を行
なって同期を確立する。同期制御回路４は、確立した同
期の保持のために、各直並列変換回路１、２に対して、
周期的に制御信号を送り続ける。The bit serial-parallel conversion circuit 1 and the byte serial-parallel conversion circuit 2 that have received the instruction perform synchronization pull-in operation to establish synchronization. The synchronization control circuit 4 holds the serial synchronization circuits 1 and 2 in order to maintain the established synchronization.
Continue sending control signals periodically.
【００２４】同期確立のために必要なビット・シフトお
よびチャネル・シフトの量は、各フレーム・パタン検出
回路31、32、33、34が出力するフレーム・パタン検出信
号1a〜1h、2a〜2h、3a〜3h、4a〜4hから次のように決ま
る。The amount of bit shift and channel shift required for establishing synchronization is determined by the frame pattern detection signals 1a to 1h and 2a to 2h output by the frame pattern detection circuits 31, 32, 33 and 34, respectively. It is decided as follows from 3a to 3h and 4a to 4h.
【００２５】今、同期外れの状態が、ＳＴＭ−４多重信
号６のビットが１ビット進み、チャネルが１チャネル進
んでいる状態と仮定する。Now, assume that the out-of-sync state is a state in which the bit of the STM-4 multiplexed signal 6 advances by 1 bit and the channel advances by 1 channel.
【００２６】バイト直並列変換回路１から信号の送られ
た第１のフレーム・パタン検出回路31では、図３の「進
み１」のフレーム・パタンを検出し、フレーム・パタン
検出信号1bを同期制御回路４に出力する。The first frame pattern detection circuit 31 to which the signal is sent from the byte serial / parallel conversion circuit 1 detects the frame pattern of "advance 1" in FIG. 3 and synchronously controls the frame pattern detection signal 1b. Output to circuit 4.
【００２７】同様に、第２のフレーム・パタン検出回路
32、第３のフレーム・パタン検出回路33および第４のフ
レーム・パタン検出回路34も、それぞれ、１ビット進み
のフレーム・パタンを検出し、フレーム・パタン検出信
号2b、3b、4bを同期制御回路４に出力する。Similarly, a second frame pattern detection circuit
32, the third frame pattern detection circuit 33, and the fourth frame pattern detection circuit 34 also detect the frame pattern of 1-bit advance and synchronize the frame pattern detection signals 2b, 3b, 4b with the synchronous control circuit. Output to 4.
【００２８】このとき、チャネル同期がとれている場合
には、バイト直並列変換回路２からチャネル１、チャネ
ル２、チャネル３、チャネル４の順に送られる信号が、
チャネルが１つ進んでいるため、図４の（ａ）に示すよ
うに、チャネル４、チャネル１、チャネル２、チャネル
３の順に信号１、２、３‥が送られる。フレーム先頭が
信号１〜４とすると、各フレーム・パタン検出信号1b、
2b、3b、4bの発生のタイミングは、図４の（ｂ）のよう
になり、第４のフレーム・パタン検出回路34が出力する
フレーム・パタン検出信号4bのみが１クロック進んだ状
態となる。At this time, if channel synchronization is established, the signals sent from the byte-serial / parallel conversion circuit 2 in the order of channel 1, channel 2, channel 3, channel 4 are:
Since the channel is advanced by one, as shown in FIG. 4A, signals 1, 2, 3, ... Are transmitted in the order of channel 4, channel 1, channel 2, channel 3. If the head of the frame is signals 1 to 4, each frame pattern detection signal 1b,
The timing of generation of 2b, 3b, and 4b is as shown in FIG. 4B, and only the frame pattern detection signal 4b output by the fourth frame pattern detection circuit 34 is advanced by one clock.
【００２９】同様に、チャネルが２チャネル進んでいる
ときは、第１のフレーム・パタン検出回路31のフレーム
・パタン検出信号1bに対して、第３および第４のフレー
ム・パタン検出回路33、34が出力するフレーム・パタン
検出信号3b、4bが、１クロック進み、また、チャネルが
３チャネル進んでいるときは、第２、第３および第４の
フレーム・パタン検出回路32、33、34の出力するフレー
ム・パタン検出信号2b、3b、4bが１クロック進むことと
なる。Similarly, when the channels are advanced by two channels, the third and fourth frame pattern detection circuits 33 and 34 are added to the frame pattern detection signal 1b of the first frame pattern detection circuit 31. When the frame pattern detection signals 3b and 4b output by the CPU advance by one clock and the channel advances by three channels, the outputs of the second, third and fourth frame pattern detection circuits 32, 33 and 34 The frame pattern detection signals 2b, 3b, and 4b to be advanced are advanced by one clock.
【００３０】このように、フレーム・パタン検出信号1a
〜1h、2a〜2h、3a〜3h、4a〜4hの種類とそのフレーム・
パタン検出信号の発生タイミングによって、ビット・シ
フトおよびチャネル・シフトの量が定まり、同期制御回
路４では、この量のシフトを指令するビット・シフト命
令5a〜5hおよびチャネル・シフト命令6a〜6dを直並列変
換回路１およびバイト直並列変換回路２に対して発す
る。In this way, the frame pattern detection signal 1a
~ 1h, 2a ~ 2h, 3a ~ 3h, 4a ~ 4h types and their frames
The amount of bit shift and channel shift is determined by the generation timing of the pattern detection signal, and the synchronous control circuit 4 directly applies the bit shift instructions 5a to 5h and the channel shift instructions 6a to 6d that command this amount of shift. It is issued to the parallel conversion circuit 1 and the byte serial / parallel conversion circuit 2.
【００３１】この同期制御回路４の具体的構成は、図２
に示すとおりであり、フレーム・カウンタと競合カウン
タとからなる同期検出・保護部８と、０ビット進みの検
出信号を判定する第１フレーム・パタン判定部91と、１
ビット進みの検出信号を判定する第２フレーム・パタン
判定部92と、２ビット進みの検出信号を判定する第３フ
レーム・パタン判定部93と、３ビット進みの検出信号を
判定する第４フレーム・パタン判定部94と、４ビット進
みの検出信号を判定する第５フレーム・パタン判定部95
と、５ビット進みの検出信号を判定する第６フレーム・
パタン判定部96と、６ビット進みの検出信号を判定する
第７フレーム・パタン判定部97と、７ビット進みの検出
信号を判定する第８フレーム・パタン判定部98とを備え
ている。The concrete configuration of the synchronization control circuit 4 is shown in FIG.
, A synchronization detection / protection unit 8 including a frame counter and a contention counter, a first frame pattern determination unit 91 for determining a detection signal of 0-bit advance, and 1
A second frame pattern determining unit 92 for determining a bit leading detection signal, a third frame pattern determining unit 93 for determining a 2 bit leading detecting signal, and a fourth frame pattern determining unit for determining a 3 bit leading detection signal. A pattern determining section 94 and a fifth frame pattern determining section 95 for determining a detection signal of 4-bit advance.
And the sixth frame for judging the detection signal of 5 bit advance
A pattern determination unit 96, a seventh frame pattern determination unit 97 for determining a 6-bit advance detection signal, and an eighth frame pattern determination unit 98 for determining a 7-bit advance detection signal are provided.
【００３２】各フレーム・パタン判定部91〜98は、入力
するフレーム・パタン検出信号の中の１クロック進む信
号の数に応じて、つまりチャネルの進みに応じて、信号
の出力ラインを変える。Each of the frame pattern judging sections 91 to 98 changes the output line of the signal in accordance with the number of signals advancing by one clock in the input frame pattern detection signal, that is, in accordance with the advance of the channel.
【００３３】ＳＴＭ−４多重信号５のビットが１ビット
進み、チャネルが１チャネル進んでいる場合には、図４
の（ｂ）のタイミングで発生したフレーム・パタン検出
信号1b、2b、3b、4bが第２のフレーム・パタン判定部92
に入力する。フレーム・パタン判定部92は、フレーム・
パタン検出信号4bのみが１クロック進んでいるので、チ
ャネル進み信号2kを出力する（なお、チャネル進みが０
のときはチャネル進み信号2jを、チャネル進みが２のと
きはチャネル進み信号2lを、チャネル進み信号が３のと
きはチャネル進み信号2mを出力する）。チャネル進み信
号2kは、論理和回路12と論理和回路20とに入力され、論
理積回路42と論理積回路50とに入力される。When the bit of the STM-4 multiplexed signal 5 is advanced by 1 bit and the channel is advanced by 1 channel, as shown in FIG.
The frame pattern detection signals 1b, 2b, 3b and 4b generated at the timing (b) of FIG.
To enter. The frame pattern determination unit 92
Since only the pattern detection signal 4b is advanced by 1 clock, the channel advance signal 2k is output (note that the channel advance is 0
, The channel advance signal 2j is output, when the channel advance is 2, the channel advance signal 2l is output, and when the channel advance signal is 3, the channel advance signal 2m is output). The channel advance signal 2k is input to the logical sum circuit 12 and the logical sum circuit 20, and is input to the logical product circuit 42 and the logical product circuit 50.
【００３４】同期検出・保護部８がハンチング状態（同
期外れ状態、ハンチング信号Ｈを出力）であれば、論理
積回路42からビット・シフト命令5bが出力され、同時に
論理積回路50からチャネル・シフト命令6bが出力され
る。この命令により、ビット直並列変換回路１およびバ
イト直並列変換回路２は同時に制御され、ビット進みと
バイト進みとを同時に補正する。When the synchronization detection / protection unit 8 is in the hunting state (out-of-synchronization state, outputs the hunting signal H), the AND circuit 42 outputs the bit shift instruction 5b, and at the same time, the AND circuit 50 shifts the channel. Instruction 6b is output. By this instruction, the bit serial / parallel conversion circuit 1 and the byte serial / parallel conversion circuit 2 are simultaneously controlled, and the bit advance and the byte advance are simultaneously corrected.
【００３５】ビット・シフト命令5bが出力されると論理
和回路10を介して同期検出・保護部８にリセット信号が
入力し、同期検出・保護部８のフレーム・カウンタをリ
セットする。When the bit shift instruction 5b is output, a reset signal is input to the synchronization detection / protection unit 8 via the OR circuit 10 to reset the frame counter of the synchronization detection / protection unit 8.
【００３６】以上の動作により、同期引き込み動作が完
結する。With the above operation, the synchronous pull-in operation is completed.
【００３７】同期が引き込まれると、ビットずれおよび
チャネルずれがなくなるため、フレーム・パタン検出信
号1a、2a、3a、4aが同時に出力され、これに基づいて同
期検出・保護部８は、同期保護動作を行なう。When the synchronization is pulled, the bit shift and the channel shift are eliminated, so that the frame pattern detection signals 1a, 2a, 3a, 4a are simultaneously output, and the synchronization detection / protection unit 8 performs the synchronization protection operation based on this. Do.
【００３８】また、ビットの進みが２乃至７ビットであ
り、チャネルの進みが２または３チャネルである場合に
も、同様の動作により同期の引き込みが行なわれる。Further, when the bit advance is 2 to 7 bits and the channel advance is 2 or 3 channels, the synchronization is pulled in by the same operation.
【００３９】なお、ここではＳＴＭ−４について説明を
したが、ＳＴＭ−Ｎ（Ｎ＞２）に対しても同様の方式で
チャネル検出が可能であることは明らかである。Although the STM-4 has been described here, it is clear that the channel detection can be performed in the same manner for the STM-N (N> 2).
【００４０】[0040]
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期検出装置では、チャネル毎に設けたフ
レーム・パタン検出回路31、32、33、34と、そこからの
フレーム・パタン検出信号1a〜1h、2a〜2h、3a〜3h、4a
〜4hを集める同期制御回路４とにより低速同期部を構成
し、フレーム・パタン検出信号の種類およびそれを検出
した時間的位置に基づいてビット位相の進み量およびチ
ャネル位相の進み量を検知して同期確立を行なってい
る。そのため、この装置では、チャネル進みをビット進
みと同時に補正することが可能であり、最悪チャネル復
帰時間が短縮される。また、チャネル位相の検出のため
にＳＴＭ識別子を参照することを必要としないので、実
用的効果が大きい。As is apparent from the above description of the embodiments, in the synchronization detecting apparatus of the present invention, the frame pattern detection circuits 31, 32, 33, 34 provided for each channel and the frame pattern detection circuits therefrom are provided. Detection signals 1a-1h, 2a-2h, 3a-3h, 4a
A low-speed synchronization unit is configured with the synchronization control circuit 4 which collects ~ 4h, and detects the amount of advance of the bit phase and the amount of advance of the channel phase based on the type of the frame pattern detection signal and the temporal position at which it is detected. Synchronization is being established. Therefore, in this device, the channel advance can be corrected simultaneously with the bit advance, and the worst channel recovery time can be shortened. Moreover, since it is not necessary to refer to the STM identifier for detecting the channel phase, the practical effect is large.
【図１】本発明の同期検出装置の一実施例を示すブロッ
ク図、FIG. 1 is a block diagram showing an embodiment of a synchronization detection device of the present invention,
【図２】図１に示す装置における同期制御回路の具体的
構成図、FIG. 2 is a specific configuration diagram of a synchronization control circuit in the device shown in FIG.
【図３】図１に示す装置のフレーム・パタン検出回路で
検出するフレーム・パタン、3 is a frame pattern detected by a frame pattern detection circuit of the apparatus shown in FIG.
【図４】フレーム・パタン検出信号の発生タイミングを
説明する図、FIG. 4 is a diagram for explaining the generation timing of a frame pattern detection signal,
【図５】従来の同期検出装置の一例を示すブロック図、FIG. 5 is a block diagram showing an example of a conventional synchronization detection device,
【図６】従来の他の同期検出装置のブロック図である。FIG. 6 is a block diagram of another conventional synchronization detection device.
１ ビット直並列変換回路 ２ バイト直並列変換回路 31〜34 フレーム・パタン検出回路 ４ 同期制御回路 ５ シリアルＳＴＭ−４多重信号 ６ パラレルＳＴＭ−４多重信号 ８ 同期検出・保護部 91〜98 フレーム・パタン判定部 10〜22 論理和 41〜52 論理積 1a〜1h、2a〜2h、3a〜3h、4a〜4h フレーム・パタン検
出信号 1j〜1m、2j〜2m チャネル進み信号 5a〜5h ビット・シフト命令 6a〜6d チャネル・シフト命令 7a〜7d パラレルＳＴＭ−１信号1-bit serial-parallel conversion circuit 2-byte serial-parallel conversion circuit 31 to 34 Frame pattern detection circuit 4 Synchronization control circuit 5 Serial STM-4 multiplexed signal 6 Parallel STM-4 multiplexed signal 8 Synchronization detection / protection unit 91 to 98 Frame pattern Judgment section 10 to 22 Logical sum 41 to 52 Logical product 1a to 1h, 2a to 2h, 3a to 3h, 4a to 4h Frame pattern detection signal 1j to 1m, 2j to 2m Channel advance signal 5a to 5h Bit shift instruction 6a ~ 6d Channel shift instruction 7a ~ 7d Parallel STM-1 signal
Claims (1)
列変換回路を通過した信号のフレーム同期およびチャネ
ル同期を検出し、前記ビット直並列変換回路およびバイ
ト直並列変換回路の動作を制御する同期検出装置におい
て、チャネル毎に、ビットずれの量に応じたフレーム・
パタン検出信号を出力するフレーム・パタン検出回路を
設け、かつ、前記フレーム・パタン検出信号に基づいて
前記ビット直並列変換回路およびバイト直並列変換回路
を制御する制御信号を出力する同期制御回路を設けたこ
とを特徴とする同期検出装置。1. A synchronization detection device for detecting frame synchronization and channel synchronization of a signal that has passed through a bit serial parallel conversion circuit and a byte serial parallel conversion circuit, and controlling the operations of the bit serial parallel conversion circuit and the byte serial parallel conversion circuit. , The frame according to the amount of bit shift for each channel.
A frame pattern detection circuit that outputs a pattern detection signal is provided, and a synchronization control circuit that outputs a control signal that controls the bit serial / parallel conversion circuit and the byte serial / parallel conversion circuit based on the frame pattern detection signal is provided. A synchronization detection device characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353123A JP2732445B2 (en) | 1991-12-18 | 1991-12-18 | Synchronous detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353123A JP2732445B2 (en) | 1991-12-18 | 1991-12-18 | Synchronous detection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167552A true JPH05167552A (en) | 1993-07-02 |
| JP2732445B2 JP2732445B2 (en) | 1998-03-30 |
Family
ID=18428724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353123A Expired - Lifetime JP2732445B2 (en) | 1991-12-18 | 1991-12-18 | Synchronous detection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732445B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (en) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | Frame synchronizing device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269432A (en) * | 1986-05-17 | 1987-11-21 | Nec Corp | Parallel operation type frame synchronizing circuit |
| JPH02256336A (en) * | 1988-08-11 | 1990-10-17 | Nec Corp | Frame synchronizing control system |
-
1991
- 1991-12-18 JP JP3353123A patent/JP2732445B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269432A (en) * | 1986-05-17 | 1987-11-21 | Nec Corp | Parallel operation type frame synchronizing circuit |
| JPH02256336A (en) * | 1988-08-11 | 1990-10-17 | Nec Corp | Frame synchronizing control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (en) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | Frame synchronizing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2732445B2 (en) | 1998-03-30 |
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