JPH05167399A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH05167399A JPH05167399A JP3328986A JP32898691A JPH05167399A JP H05167399 A JPH05167399 A JP H05167399A JP 3328986 A JP3328986 A JP 3328986A JP 32898691 A JP32898691 A JP 32898691A JP H05167399 A JPH05167399 A JP H05167399A
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- Japan
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- clock signal
- signal
- circuit
- oscillator
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Abstract
(57)【要約】
【目的】 ダイナミック方式の回路を含むディジタルＬ
ＳＩにおける、電源投入時、およびスプリアス防止のた
め外部より供給されるクロック信号を停止するときに発
生する異常電流を防止する。 【構成】 電源投入時に発振器１からの基準となる第一
のクロック信号２１の振幅が規定値以下の立ち上り期
間、および発振器１からの第一のクロック信号２１の供
給を停止するとき、第一のクロック信号２１の発振振幅
を検出する振幅検出回路４がそれらを検出し切換信号２
３を出力する。そして、この切換信号２３によりクロッ
ク切換回路３は、第一のクロック信号２１の代わりに発
振器２が発生する第一のクロック信号２１の繰り返し周
波数より低い繰り返し周波数を有する第二のクロック信
号２２をクロック信号２４として内部回路５に対して出
力する。
ＳＩにおける、電源投入時、およびスプリアス防止のた
め外部より供給されるクロック信号を停止するときに発
生する異常電流を防止する。 【構成】 電源投入時に発振器１からの基準となる第一
のクロック信号２１の振幅が規定値以下の立ち上り期
間、および発振器１からの第一のクロック信号２１の供
給を停止するとき、第一のクロック信号２１の発振振幅
を検出する振幅検出回路４がそれらを検出し切換信号２
３を出力する。そして、この切換信号２３によりクロッ
ク切換回路３は、第一のクロック信号２１の代わりに発
振器２が発生する第一のクロック信号２１の繰り返し周
波数より低い繰り返し周波数を有する第二のクロック信
号２２をクロック信号２４として内部回路５に対して出
力する。
Description
【０００１】
【産業上の利用分野】本発明は、高速信号処理を行うデ
ィジタルＬＳＩに利用され、特に、ダイナミック方式の
回路を多く有するＬＳＩの電源投入時および、外部より
供給されるクロックを停止する際に発生する異常電流の
対策を施したクロック発生回路に関する。
ィジタルＬＳＩに利用され、特に、ダイナミック方式の
回路を多く有するＬＳＩの電源投入時および、外部より
供給されるクロックを停止する際に発生する異常電流の
対策を施したクロック発生回路に関する。
【０００２】
【従来の技術】従来、ディジタルＬＳＩに用いられるク
ロック発生回路としてのＤ型フリップフロップ（以下、
ＤＦＦという。）は、図５に示すような回路構成が使用
されていた。図５に示すような回路構成をスタティック
方式と呼び、Ｐチャネル型のＭＯＳトランジスタとＮチ
ャネル型のＭＯＳトランジスタの対よりなるトランスフ
ァーゲート４個｛（Ｔr21 、Ｔr22 ）、（Ｔr27 、Ｔ
r28 ）、（Ｔr31 、Ｔr32 ）、（Ｔr37 、Ｔr38 ）｝
と、インバータ４個｛（Ｔr23 、Ｔr24 ）、（Ｔr25 、
Ｔr26 ）、（Ｔr33 、Ｔr34 ）、（Ｔr35 、Ｔr36 ）｝
より構成されている。
ロック発生回路としてのＤ型フリップフロップ（以下、
ＤＦＦという。）は、図５に示すような回路構成が使用
されていた。図５に示すような回路構成をスタティック
方式と呼び、Ｐチャネル型のＭＯＳトランジスタとＮチ
ャネル型のＭＯＳトランジスタの対よりなるトランスフ
ァーゲート４個｛（Ｔr21 、Ｔr22 ）、（Ｔr27 、Ｔ
r28 ）、（Ｔr31 、Ｔr32 ）、（Ｔr37 、Ｔr38 ）｝
と、インバータ４個｛（Ｔr23 、Ｔr24 ）、（Ｔr25 、
Ｔr26 ）、（Ｔr33 、Ｔr34 ）、（Ｔr35 、Ｔr36 ）｝
より構成されている。
【０００３】このＤＦＦの動作速度を決定するのは、ト
ランスファーゲートの応答時間と、インバータ２段の遅
延時間の総和であり、高速信号処理を行うには不向きで
あった。
ランスファーゲートの応答時間と、インバータ２段の遅
延時間の総和であり、高速信号処理を行うには不向きで
あった。
【０００４】そこで、一般的に高速信号処理を必要とす
るディジタルＬＳＩでは、図４に示すようなダイナミッ
ク方式と呼ばれる回路構成が使用されていた。このＯＦ
Ｆの動作速度を決定するのは、入力段のＭＯＳトランジ
スタＴr1〜Ｔr4の応答時間と、ＭＯＳトランジスタＴr5
およびＴr6よりなるインバータの遅延時間の総和であ
り、図５の回路に比較し、高速動作が可能となってい
る。
るディジタルＬＳＩでは、図４に示すようなダイナミッ
ク方式と呼ばれる回路構成が使用されていた。このＯＦ
Ｆの動作速度を決定するのは、入力段のＭＯＳトランジ
スタＴr1〜Ｔr4の応答時間と、ＭＯＳトランジスタＴr5
およびＴr6よりなるインバータの遅延時間の総和であ
り、図５の回路に比較し、高速動作が可能となってい
る。
【０００５】また、高速動作を行うディジタルＬＳＩ
と、他のシステムＬＳＩが独立して混在するセットの場
合には、高速動作をするディジタルＬＳＩのクロックに
よるスプリアスが他のシステムＬＳＩの動作に悪影響を
与えることから、高速動作を行うＬＳＩを使用しないと
きには、そのクロックを停止させて、スプリアスの影響
を減少させることを行っている。
と、他のシステムＬＳＩが独立して混在するセットの場
合には、高速動作をするディジタルＬＳＩのクロックに
よるスプリアスが他のシステムＬＳＩの動作に悪影響を
与えることから、高速動作を行うＬＳＩを使用しないと
きには、そのクロックを停止させて、スプリアスの影響
を減少させることを行っている。
【０００６】なお、図４において、ＭＯＳトランジスタ
Ｔr1、Ｔr2、Ｔr5、Ｔr7、Ｔr8、およびＴr11 はＰチャ
ネル型であり、ＭＯＳトランジスタＴr3、Ｔr4、Ｔr6、
Ｔr9、Ｔr10 、およびＴr12 はＮチャネル型である。
Ｔr1、Ｔr2、Ｔr5、Ｔr7、Ｔr8、およびＴr11 はＰチャ
ネル型であり、ＭＯＳトランジスタＴr3、Ｔr4、Ｔr6、
Ｔr9、Ｔr10 、およびＴr12 はＮチャネル型である。
【０００７】また、図５において、ＭＯＳトランジスタ
Ｔr21 、Ｔr24 、Ｔr26 、Ｔr27 、Ｔr31 、Ｔr34 、Ｔ
r36 、およびＴr37 はＰチャネル型であり、ＭＯＳトラ
ンジスタＴr22 、Ｔr23 、Ｔr25 、Ｔr28 、Ｔr32 、Ｔ
r33 、Ｔr35 、およびＴr38 はＮチャネル型である。
Ｔr21 、Ｔr24 、Ｔr26 、Ｔr27 、Ｔr31 、Ｔr34 、Ｔ
r36 、およびＴr37 はＰチャネル型であり、ＭＯＳトラ
ンジスタＴr22 、Ｔr23 、Ｔr25 、Ｔr28 、Ｔr32 、Ｔ
r33 、Ｔr35 、およびＴr38 はＮチャネル型である。
【０００８】
【発明が解決しようとする課題】この従来の図４に示す
ダイナミック方式の回路構成の場合には、電源投入時に
クロック信号９および反転クロック信号１０が入力され
ていないと、ＤＦＦ入力１１が「ハイ」レベルで、反転
クロック信号１０が「ロー」レベル、クロック信号９が
「ハイ」レベルの場合には、ＭＯＳトランジスタＴr1、
Ｔr2およびＴr3は「オフ」、ＭＯＳトランジスタＴr4は
「オン」となり、インバータ用のＭＯＳトランジスタＴ
r5およびＴr6の入力Ａが不定になるため、ＭＯＳトラン
ジスタＴr5およびＴr6に貫通電流が流れる。また、この
貫通電流の影響で次段の入力も不定になり、ますます貫
通電流が増加し異常電流が流れる欠点があった。
ダイナミック方式の回路構成の場合には、電源投入時に
クロック信号９および反転クロック信号１０が入力され
ていないと、ＤＦＦ入力１１が「ハイ」レベルで、反転
クロック信号１０が「ロー」レベル、クロック信号９が
「ハイ」レベルの場合には、ＭＯＳトランジスタＴr1、
Ｔr2およびＴr3は「オフ」、ＭＯＳトランジスタＴr4は
「オン」となり、インバータ用のＭＯＳトランジスタＴ
r5およびＴr6の入力Ａが不定になるため、ＭＯＳトラン
ジスタＴr5およびＴr6に貫通電流が流れる。また、この
貫通電流の影響で次段の入力も不定になり、ますます貫
通電流が増加し異常電流が流れる欠点があった。
【０００９】前述のような異常電流が流れる現象は、ダ
イナミック方式の回路を多く使用する画像信号処理用デ
ィジタルＬＳＩなどにおいて、電源投入時などのＬＳＩ
外部のクロック発振器の立ち上がりがＬＳＩの内部回路
の立ち上がりより遅い場合と、スプリアス防止のため前
記発振器Ａより発生させるクロックを故意に停止させる
場合に発生する。
イナミック方式の回路を多く使用する画像信号処理用デ
ィジタルＬＳＩなどにおいて、電源投入時などのＬＳＩ
外部のクロック発振器の立ち上がりがＬＳＩの内部回路
の立ち上がりより遅い場合と、スプリアス防止のため前
記発振器Ａより発生させるクロックを故意に停止させる
場合に発生する。
【００１０】本発明の目的は、前記の欠点を除去するこ
とにより、電源投入時、および供給クロック停止時に発
生する異常電流を防止したクロック発生回路を提供する
ことにある。
とにより、電源投入時、および供給クロック停止時に発
生する異常電流を防止したクロック発生回路を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明は、基準となる第
一のクロック信号を発生する第一の発振器を含むクロッ
ク発生回路において、前記第一のクロック信号よりも低
い繰り返し周波数の第二のクロック信号を発生する第二
の発振器と、入力される切換信号により前記第一のクロ
ック信号と前記第二のクロック信号の切り換えを行うク
ロック切換回路と、前記第一のクロック信号の振幅を検
出し振幅が規定値に達しないとき前記切換信号を出力す
る振幅検出回路とを含むことを特徴とする。
一のクロック信号を発生する第一の発振器を含むクロッ
ク発生回路において、前記第一のクロック信号よりも低
い繰り返し周波数の第二のクロック信号を発生する第二
の発振器と、入力される切換信号により前記第一のクロ
ック信号と前記第二のクロック信号の切り換えを行うク
ロック切換回路と、前記第一のクロック信号の振幅を検
出し振幅が規定値に達しないとき前記切換信号を出力す
る振幅検出回路とを含むことを特徴とする。
【００１２】また、本発明は、前記クロック切換回路に
外部より強制的に前記第一のクロック信号と前記第二の
クロック信号の切り換えを行う外部切換信号を入力する
切換信号入力端子を含むことができる。
外部より強制的に前記第一のクロック信号と前記第二の
クロック信号の切り換えを行う外部切換信号を入力する
切換信号入力端子を含むことができる。
【００１３】また、本発明は、前記第二のクロック信号
の繰り返し周波数が２ＭＨｚ以下であることが好まし
い。
の繰り返し周波数が２ＭＨｚ以下であることが好まし
い。
【００１４】また、本発明は、前記第二の発振器、前記
クロック切換回路および前記振幅検出回路は、前記第一
のクロック信号が入力される半導体集積回路に内蔵され
た構成であることが好ましい。
クロック切換回路および前記振幅検出回路は、前記第一
のクロック信号が入力される半導体集積回路に内蔵され
た構成であることが好ましい。
【００１５】
【作用】電源投入時に第一の発振器からの基準となる第
一のクロック信号が規定の振幅になるまでの立ち上り期
間、および第一の発振器からの第一のクロック信号の供
給を停止したとき、振幅検出回路がこれを検出し、切換
信号を出力する。そして、クロック切換回路はこの切換
信号により、第二の発振器からの、繰り返し周波数が第
一のクロック周波数よりも低い第二のクロック信号をク
ロック信号として内部回路に対して出力する。
一のクロック信号が規定の振幅になるまでの立ち上り期
間、および第一の発振器からの第一のクロック信号の供
給を停止したとき、振幅検出回路がこれを検出し、切換
信号を出力する。そして、クロック切換回路はこの切換
信号により、第二の発振器からの、繰り返し周波数が第
一のクロック周波数よりも低い第二のクロック信号をク
ロック信号として内部回路に対して出力する。
【００１６】従って、ダイナミック方式の内部回路にお
いて、インバータの入力が不定となることがなくなり、
貫通電流による異常電流の発生を防止できる。
いて、インバータの入力が不定となることがなくなり、
貫通電流による異常電流の発生を防止できる。
【００１７】また、外部に切換信号入力端子を設け、強
制的に外部切換信号を入力し瞬時に切り換えることもで
きる。
制的に外部切換信号を入力し瞬時に切り換えることもで
きる。
【００１８】また、第二のクロック信号の繰り返し周波
数は、スプリアスの防止のため、第一のクロック信号よ
り十分に低い２ＭＨｚ以下に設定することが好ましい。
数は、スプリアスの防止のため、第一のクロック信号よ
り十分に低い２ＭＨｚ以下に設定することが好ましい。
【００１９】さらに、第一の発振器のほかは、クロック
信号が入力される半導体集積回路に内蔵されることが好
ましい。
信号が入力される半導体集積回路に内蔵されることが好
ましい。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００２２】本第一実施例は、ＬＳＩ外部にてディジタ
ルＬＳＩ８の内部回路５に使用される基準となる第一の
クロック信号２１を発生しディジタルＬＳＩ８のクロッ
ク入力端子７に入力する発振器１と、第一のクロック信
号２１の振幅を検出し、振幅が内部回路５が使用可能と
なるレベルに達したとき切り換え信号２３を出力する振
幅検出回路４と、発振器１の発生する基準となる第一の
クロック信号の繰り返し周波数より低い繰り返し周波数
の第二のクロック信号２２を発生する発振器２と、発振
器１からのクロック信号２１と、発振器２からのクロッ
ク信号２２とを、振幅検出回路４からの切換信号２３に
より切り換えクロック信号２４として内部回路５に対し
て出力するクロック切換回路３とを含んでいる。
ルＬＳＩ８の内部回路５に使用される基準となる第一の
クロック信号２１を発生しディジタルＬＳＩ８のクロッ
ク入力端子７に入力する発振器１と、第一のクロック信
号２１の振幅を検出し、振幅が内部回路５が使用可能と
なるレベルに達したとき切り換え信号２３を出力する振
幅検出回路４と、発振器１の発生する基準となる第一の
クロック信号の繰り返し周波数より低い繰り返し周波数
の第二のクロック信号２２を発生する発振器２と、発振
器１からのクロック信号２１と、発振器２からのクロッ
ク信号２２とを、振幅検出回路４からの切換信号２３に
より切り換えクロック信号２４として内部回路５に対し
て出力するクロック切換回路３とを含んでいる。
【００２３】なお、発振器２、クロック切換回路３およ
び振幅検出回路４はディジタルＬＳＩ８に内蔵される。
び振幅検出回路４はディジタルＬＳＩ８に内蔵される。
【００２４】本発明の特徴は、図１において、発振器
２、クロック切換回路３、および振幅検出回路４とを設
けたことにある。
２、クロック切換回路３、および振幅検出回路４とを設
けたことにある。
【００２５】次に、本第一実施例の動作について説明す
る。
る。
【００２６】本第一実施例では、電源投入時に、ディジ
タルＬＳＩ８外部において、基準となるクロック信号２
１を発生する発振器１の立ち上りが遅い場合、または、
スプリアス防止のために発振器１を故意に停止させてい
る場合において、ディジタルＬＳＩ８に内蔵されている
発振器２からのクロック信号２２をＭＯＳ型半導体集積
回路からなる内部回路５に供給することで、ダイナミッ
ク方式の回路に発生する異常電流を防止するものであ
る。
タルＬＳＩ８外部において、基準となるクロック信号２
１を発生する発振器１の立ち上りが遅い場合、または、
スプリアス防止のために発振器１を故意に停止させてい
る場合において、ディジタルＬＳＩ８に内蔵されている
発振器２からのクロック信号２２をＭＯＳ型半導体集積
回路からなる内部回路５に供給することで、ダイナミッ
ク方式の回路に発生する異常電流を防止するものであ
る。
【００２７】また、発振器２の発振周波数は、スプリア
スの防止のため、基準クロック周波数より十分低い周波
数を選択する必要があり、衛星放送および一般のＴＶ放
送の色度信号の搬送波が３．５７９ＭＨｚ、広帯域色度
信号ＥI が１．５ＭＨｚであること、および電波の輻射
を考慮すると、２ＭＨｚ以下に設定することが望まし
い。
スの防止のため、基準クロック周波数より十分低い周波
数を選択する必要があり、衛星放送および一般のＴＶ放
送の色度信号の搬送波が３．５７９ＭＨｚ、広帯域色度
信号ＥI が１．５ＭＨｚであること、および電波の輻射
を考慮すると、２ＭＨｚ以下に設定することが望まし
い。
【００２８】ディジタルＬＳＩ８に内蔵される発振器２
の一例としては、図２に示すような奇数段のインバータ
１４と、抵抗ＲおよびコンデンサＣとで構成される簡単
な発振器がある。
の一例としては、図２に示すような奇数段のインバータ
１４と、抵抗ＲおよびコンデンサＣとで構成される簡単
な発振器がある。
【００２９】図３は、本発明の第二実施例を示すブロッ
ク構成図である。
ク構成図である。
【００３０】本第二実施例は、図１の第一実施例におい
て、さらに、本発明の特徴とするところの、クロック切
換回路３に外部より、発振器１からのクロック信号２１
と発振器２からのクロック信号２２とを切り換えられる
クロック切換信号入力端子６を設けたものである。
て、さらに、本発明の特徴とするところの、クロック切
換回路３に外部より、発振器１からのクロック信号２１
と発振器２からのクロック信号２２とを切り換えられる
クロック切換信号入力端子６を設けたものである。
【００３１】本第二実施例では、高速動作を行うＬＳＩ
の機能を停止させるために、基準となるクロック信号２
１を発生させる発振器１を停止させるのではなく、クロ
ック切換信号入力端子６からの切換信号２５により、強
制的に発振器２からのクロック信号２２を内部回路５に
供給させるものである。
の機能を停止させるために、基準となるクロック信号２
１を発生させる発振器１を停止させるのではなく、クロ
ック切換信号入力端子６からの切換信号２５により、強
制的に発振器２からのクロック信号２２を内部回路５に
供給させるものである。
【００３２】発振器１を停止させる場合には、発振器１
の発振振幅が使用可能なレベルに達するまで、内部回路
５の機能を回復させられないが、本第二実施例では、ク
ロック切換信号２５により瞬時に機能を回復させること
が可能である。
の発振振幅が使用可能なレベルに達するまで、内部回路
５の機能を回復させられないが、本第二実施例では、ク
ロック切換信号２５により瞬時に機能を回復させること
が可能である。
【００３３】
【発明の効果】以上説明したように、本発明は、ＬＳＩ
に使用されるクロック信号をＬＳＩ外部の発振器１の発
振振幅を検出することにより、ＬＳＩに内蔵された発振
器２に切り換える手段を有しているので、ダイナミック
方式の回路を多く有するディジタルＬＳＩの電源投入
時、および外部より供給されるクロックを停止するとき
に発生する異常電流を防止できる効果がある。
に使用されるクロック信号をＬＳＩ外部の発振器１の発
振振幅を検出することにより、ＬＳＩに内蔵された発振
器２に切り換える手段を有しているので、ダイナミック
方式の回路を多く有するディジタルＬＳＩの電源投入
時、および外部より供給されるクロックを停止するとき
に発生する異常電流を防止できる効果がある。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】その発振器２の一例を示す回路図。
【図３】本発明の第二実施例を示すブロック構成図。
【図４】ダイナミック方式のＤ型フリップフロップの一
例を示す回路図。
例を示す回路図。
【図５】スタティック方式のＤ型フリップフロップの一
例を示す回路図。
例を示す回路図。
１、２ 発振器 ３ クロック切換回路 ４ 振幅検出回路 ５ 内部回路 ６ クロック切換信号入力端子 ７ クロック入力端子 ８ ディジタルＬＳＩ ９、２１、２２、２４ クロック信号 １０ 反転クロック信号 １１ ＤＦＦ入力 １２ ＤＦＦ出力 １３ 電源（ＶDD） １４ インバータ ２３、２５ 切換信号 Ｃ コンデンサ Ｒ 抵抗 Ｔr1、Ｔr2、Ｔr5、Ｔr7、Ｔr8、Ｔr11 、Ｔr21 、Ｔ
r24 、Ｔr26 、Ｔr27 、Ｔr31 、Ｔr34 、Ｔr36 、Ｔ
r37 （Ｐチャネル型の）ＭＯＳトランジスタ Ｔr3、Ｔr4、Ｔr6、Ｔr9、Ｔr10 、Ｔr12 、Ｔr22 、Ｔ
r23 、Ｔr25 、Ｔr28 、Ｔr32 、Ｔr33 、Ｔr35 、Ｔ
r38 （Ｎチャネル型の）ＭＯＳトランジスタ
r24 、Ｔr26 、Ｔr27 、Ｔr31 、Ｔr34 、Ｔr36 、Ｔ
r37 （Ｐチャネル型の）ＭＯＳトランジスタ Ｔr3、Ｔr4、Ｔr6、Ｔr9、Ｔr10 、Ｔr12 、Ｔr22 、Ｔ
r23 、Ｔr25 、Ｔr28 、Ｔr32 、Ｔr33 、Ｔr35 、Ｔ
r38 （Ｎチャネル型の）ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 基準となる第一のクロック信号を発生す
る第一の発振器を含むクロック発生回路において、 前記第一のクロック信号よりも低い繰り返し周波数の第
二のクロック信号を発生する第二の発振器と、 入力される切換信号により前記第一のクロック信号と前
記第二のクロック信号の切り換えを行うクロック切換回
路と、 前記第一のクロック信号の振幅を検出し振幅が規定値に
達しないとき前記切換信号を出力する振幅検出回路とを
含むことを特徴とするクロック発生回路。 - 【請求項２】 前記クロック切換回路に外部より強制的
に前記第一のクロック信号と前記第二のクロック信号の
切り換えを行う外部切換信号を入力する切換信号入力端
子を含む請求項１記載のクロック発生回路。 - 【請求項３】 前記第二のクロック信号の繰り返し周波
数が２ＭＨｚ以下である請求項１または請求項２記載の
クロック発生回路。 - 【請求項４】 前記第二の発振器、前記クロック切換回
路および前記振幅検出回路は、前記第一のクロック信号
が入力される半導体集積回路に内蔵された構成である請
求項１または請求項２もしくは請求項３記載のクロック
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328986A JPH05167399A (ja) | 1991-12-12 | 1991-12-12 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328986A JPH05167399A (ja) | 1991-12-12 | 1991-12-12 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167399A true JPH05167399A (ja) | 1993-07-02 |
Family
ID=18216329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328986A Pending JPH05167399A (ja) | 1991-12-12 | 1991-12-12 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09230957A (ja) * | 1996-02-19 | 1997-09-05 | Sgs Thomson Microelectron Sa | 集積回路の刻時制御方法及びその方法を適用した集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295529A (ja) * | 1988-05-23 | 1989-11-29 | Nec Corp | 切り替え式クロックを有する集積回路 |
| JPH0367316A (ja) * | 1989-08-05 | 1991-03-22 | Mitsubishi Electric Corp | クロック発生回路 |
-
1991
- 1991-12-12 JP JP3328986A patent/JPH05167399A/ja active Pending
Patent Citations (2)
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| JPH01295529A (ja) * | 1988-05-23 | 1989-11-29 | Nec Corp | 切り替え式クロックを有する集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09230957A (ja) * | 1996-02-19 | 1997-09-05 | Sgs Thomson Microelectron Sa | 集積回路の刻時制御方法及びその方法を適用した集積回路 |
| JP2008065843A (ja) * | 1996-02-19 | 2008-03-21 | St Microelectronics Sa | 集積回路の刻時制御方法及びその方法を適用した集積回路 |
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