JPH05158432A - ドットマトリクス表示装置 - Google Patents
ドットマトリクス表示装置Info
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- JPH05158432A JPH05158432A JP3307811A JP30781191A JPH05158432A JP H05158432 A JPH05158432 A JP H05158432A JP 3307811 A JP3307811 A JP 3307811A JP 30781191 A JP30781191 A JP 30781191A JP H05158432 A JPH05158432 A JP H05158432A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0202—Addressing of scan or signal lines
- G09G2310/0221—Addressing of scan or signal lines with use of split matrices
Abstract
(57)【要約】
【構成】 ＣＰＵ１２からの１６ビットのシステムアド
レスについて 、アドレス変換／切換回路１６によって
最下位ビットを最上位ビットにし残りのビットを下位に
１ビットずつシフトするように並び換える。その状態で
上位８ビットをＹアドレスとし、下位８ビットをＸアド
レスとする。したがって上画面の表示データと下画面の
表示データとが交互に並ぶようにＶＲＡＭ２２に書き込
まれる。表示用アドレス発生回路２４からの表示用アド
レスに従って読み出すと、ＶＲＡＭ２２からは、１行中
に上下画面の表示データが交互に並んだ状態で出力され
る。したがって、ＬＣＤ回路３２の上画面と下画面とを
同時に表示することができる。 【効果】 ＶＲＡＭを２組もたなくても上下画面を同時
に表示できる。
レスについて 、アドレス変換／切換回路１６によって
最下位ビットを最上位ビットにし残りのビットを下位に
１ビットずつシフトするように並び換える。その状態で
上位８ビットをＹアドレスとし、下位８ビットをＸアド
レスとする。したがって上画面の表示データと下画面の
表示データとが交互に並ぶようにＶＲＡＭ２２に書き込
まれる。表示用アドレス発生回路２４からの表示用アド
レスに従って読み出すと、ＶＲＡＭ２２からは、１行中
に上下画面の表示データが交互に並んだ状態で出力され
る。したがって、ＬＣＤ回路３２の上画面と下画面とを
同時に表示することができる。 【効果】 ＶＲＡＭを２組もたなくても上下画面を同時
に表示できる。
Description
【０００１】
【産業上の利用分野】この発明はドットマトリクス表示
装置に関し、特にたとえばラップトップワークステーシ
ョンなどに適用され高精細，高解像度が要求される大画
面の表示器に用いられる、液晶，ＥＬまたはプラズマな
どのドットマトリクス表示装置に関する。
装置に関し、特にたとえばラップトップワークステーシ
ョンなどに適用され高精細，高解像度が要求される大画
面の表示器に用いられる、液晶，ＥＬまたはプラズマな
どのドットマトリクス表示装置に関する。
【０００２】
【従来の技術】従来技術として、デュアルポートメモリ
を表示メモリ（以下、「ＶＲＡＭ」という）に使ってＣ
ＲＴに表示する表示装置がある。この従来技術では、シ
ステムモードで、たとえばシステムアドレスの上位８ビ
ットをＹアドレスとしかつ下位８ビットをＸアドレスと
してＶＲＡＭに表示データを書き込み、表示モードでは
ＣＲＴの表示タイミングに応じた表示用アドレスでＶＲ
ＡＭから１行分の表示データをビット並列で読み出し、
それをラッチを介してビット直列データに変換してＣＲ
Ｔ回路に与えるようにしている。
を表示メモリ（以下、「ＶＲＡＭ」という）に使ってＣ
ＲＴに表示する表示装置がある。この従来技術では、シ
ステムモードで、たとえばシステムアドレスの上位８ビ
ットをＹアドレスとしかつ下位８ビットをＸアドレスと
してＶＲＡＭに表示データを書き込み、表示モードでは
ＣＲＴの表示タイミングに応じた表示用アドレスでＶＲ
ＡＭから１行分の表示データをビット並列で読み出し、
それをラッチを介してビット直列データに変換してＣＲ
Ｔ回路に与えるようにしている。
【０００３】
【発明が解決しようとする課題】この従来技術は、高精
細の液晶などのドットマトリクス表示装置にはそのまま
用いることができなかった。なぜなら、高精細表示のた
めには表示器のドット数が多くなくてはならず、したが
って各ドットの表示デューティを大きくするために、た
とえば上画面と下画面とに分けて同時に表示する等の工
夫が必要になるからである。従来のようにシステム側ア
ドレス空間と表示側アドレス空間とが一致した構成では
このような場合に対応できない。ただし、ＶＲＡＭを倍
増して、上画面および下画面について各別に同時に出力
することもできるがコストが高くなってしまう。
細の液晶などのドットマトリクス表示装置にはそのまま
用いることができなかった。なぜなら、高精細表示のた
めには表示器のドット数が多くなくてはならず、したが
って各ドットの表示デューティを大きくするために、た
とえば上画面と下画面とに分けて同時に表示する等の工
夫が必要になるからである。従来のようにシステム側ア
ドレス空間と表示側アドレス空間とが一致した構成では
このような場合に対応できない。ただし、ＶＲＡＭを倍
増して、上画面および下画面について各別に同時に出力
することもできるがコストが高くなってしまう。
【０００４】それゆえに、この発明の主たる目的は、コ
ストアップなしに分割した複数画面を同時に駆動でき
る、ドットマトリクス表示装置を提供することである。
ストアップなしに分割した複数画面を同時に駆動でき
る、ドットマトリクス表示装置を提供することである。
【０００５】
【課題を解決するための手段】この発明は、デュアルポ
ートメモリで表示メモリを構成し、２ｎビットのシステ
ムアドレスの上位ｎビットをこの表示メモリのＹアドレ
スとしかつ下位ｎビットをＸアドレスとして表示メモリ
に表示データを書き込み、ドットマトリクス表示器の表
示タイミングに関連して発生される表示用アドレスによ
って表示データが読み出される、ドットマトリクス表示
装置であって、システムアドレスの最下位の１または複
数ビットをシステムアドレスの最上位の１または複数ビ
ットとしかつ残りの各ビットを順次シフトすることによ
ってＹアドレスおよびＸアドレスを発生するアドレス変
換手段を備える、ドットマトリクス表示装置である。
ートメモリで表示メモリを構成し、２ｎビットのシステ
ムアドレスの上位ｎビットをこの表示メモリのＹアドレ
スとしかつ下位ｎビットをＸアドレスとして表示メモリ
に表示データを書き込み、ドットマトリクス表示器の表
示タイミングに関連して発生される表示用アドレスによ
って表示データが読み出される、ドットマトリクス表示
装置であって、システムアドレスの最下位の１または複
数ビットをシステムアドレスの最上位の１または複数ビ
ットとしかつ残りの各ビットを順次シフトすることによ
ってＹアドレスおよびＸアドレスを発生するアドレス変
換手段を備える、ドットマトリクス表示装置である。
【０００６】
【作用】アドレス変換手段は、ＣＰＵから入力されたシ
ステムアドレスのうちＶＲＡＭのアドレスとなるシステ
ムアドレスの最下位ビットをシステムアドレスの最上位
ビットにし残りの各ビットを下位方向に１ビットずつシ
フトするようにビット変換して、システムアドレスを並
び換える。このように並び換えられたシステムアドレス
の上位ｎビットをＹアドレスとし、システムアドレスの
下位ｎビットをＸアドレスとしてＶＲＡＭアドレスを作
成する。Ｙアドレスは、並び換える前のシステムアドレ
スの最下位ビットが“０”のとき上画面領域を、最下位
ビットが“１”のとき下画面領域をアドレスすることに
なる。したがって、上述のようにして得られるＸアドレ
スおよびＹアドレスに従ってＶＲＡＭに書き込むと、垂
直方向に２分割された各領域の表示データが同じ行中に
交互に順に並ぶように書き込まれる。そして、表示用ア
ドレスに従って、ＶＲＡＭに書き込まれた表示データが
１行毎にビット並列で読み出される。したがって、たと
えばラッチによってビット順次に表示データを出力すれ
ば、たとえばＬＣＤのようなドットマトリクス表示器の
画面上において、上半分と下半分とが同時に表示される
ことになる。
ステムアドレスのうちＶＲＡＭのアドレスとなるシステ
ムアドレスの最下位ビットをシステムアドレスの最上位
ビットにし残りの各ビットを下位方向に１ビットずつシ
フトするようにビット変換して、システムアドレスを並
び換える。このように並び換えられたシステムアドレス
の上位ｎビットをＹアドレスとし、システムアドレスの
下位ｎビットをＸアドレスとしてＶＲＡＭアドレスを作
成する。Ｙアドレスは、並び換える前のシステムアドレ
スの最下位ビットが“０”のとき上画面領域を、最下位
ビットが“１”のとき下画面領域をアドレスすることに
なる。したがって、上述のようにして得られるＸアドレ
スおよびＹアドレスに従ってＶＲＡＭに書き込むと、垂
直方向に２分割された各領域の表示データが同じ行中に
交互に順に並ぶように書き込まれる。そして、表示用ア
ドレスに従って、ＶＲＡＭに書き込まれた表示データが
１行毎にビット並列で読み出される。したがって、たと
えばラッチによってビット順次に表示データを出力すれ
ば、たとえばＬＣＤのようなドットマトリクス表示器の
画面上において、上半分と下半分とが同時に表示される
ことになる。
【０００７】
【発明の効果】この発明によれば、アドレス変換手段で
ＶＲＡＭの書き込みアドレスを変換するだけで、コスト
アップなしに複数の画面を同時に駆動することができ
る。したがって、高精細ドットマトリクス表示器におい
ても、一定の表示デューティを確保できる。
ＶＲＡＭの書き込みアドレスを変換するだけで、コスト
アップなしに複数の画面を同時に駆動することができ
る。したがって、高精細ドットマトリクス表示器におい
ても、一定の表示デューティを確保できる。
【０００８】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００９】
【実施例】図１を参照して、この実施例のドットマトリ
クス表示装置１０は、ＣＰＵ１２を含む。ＣＰＵ１２か
らは、主メモリ１４から出力される表示データを格納す
るためのＶＲＡＭをシステムアドレスとしてアドレス変
換／切換回路１６に出力する。アドレス変換／切換回路
１６では、表１に示すアドレス変換テーブルのように、
ＣＰＵ１２から入力されたたとえば１６ビットのシステ
ムアドレスＳＹＳＡＤ〔２〕〜ＳＹＳＡＤ〔１７〕のビ
ットを並び換える。
クス表示装置１０は、ＣＰＵ１２を含む。ＣＰＵ１２か
らは、主メモリ１４から出力される表示データを格納す
るためのＶＲＡＭをシステムアドレスとしてアドレス変
換／切換回路１６に出力する。アドレス変換／切換回路
１６では、表１に示すアドレス変換テーブルのように、
ＣＰＵ１２から入力されたたとえば１６ビットのシステ
ムアドレスＳＹＳＡＤ〔２〕〜ＳＹＳＡＤ〔１７〕のビ
ットを並び換える。
【００１０】
【表１】
【００１１】たとえば、ＬＣＤ回路２８（後述）の画面
（図示せず）を上下に２分割する場合には、最下位ビッ
トのシステムアドレスＳＹＳＡＤ〔１７〕を最上位ビッ
トとし残りのシステムアドレスＳＹＳＡＤ〔２〕〜ＳＹ
ＳＡＤ〔１６〕を下位に１ビットずつシフトする。な
お、システムアドレスはたとえば１８ビットで入力され
るが、この実施例ではそのうちＶＲＡＭ２２のアドレス
として、第２ビットから第１７ビットまでの計１６ビッ
トを使って表す。そして、シフトした結果得られるシス
テムアドレスの上位８ビットＳＹＳＡＤ〔１７〕，ＳＹ
ＳＡＤ〔２〕〜ＳＹＳＡＤ〔８〕をＶＲＡＭ２２の行を
指定するＹアドレスＭＥＭＡＤ
（図示せず）を上下に２分割する場合には、最下位ビッ
トのシステムアドレスＳＹＳＡＤ〔１７〕を最上位ビッ
トとし残りのシステムアドレスＳＹＳＡＤ〔２〕〜ＳＹ
ＳＡＤ〔１６〕を下位に１ビットずつシフトする。な
お、システムアドレスはたとえば１８ビットで入力され
るが、この実施例ではそのうちＶＲＡＭ２２のアドレス
として、第２ビットから第１７ビットまでの計１６ビッ
トを使って表す。そして、シフトした結果得られるシス
テムアドレスの上位８ビットＳＹＳＡＤ〔１７〕，ＳＹ
ＳＡＤ〔２〕〜ＳＹＳＡＤ〔８〕をＶＲＡＭ２２の行を
指定するＹアドレスＭＥＭＡＤ
〔０〕〜ＭＥＭＡＤ
〔７〕とし、一方システムアドレスの下位８ビットＳＹ
ＳＡＤ
〔７〕とし、一方システムアドレスの下位８ビットＳＹ
ＳＡＤ
〔９〕〜ＳＹＳＡＤ〔１６〕をＶＲＡＭ２２の列
を指定するＸアドレスＭＥＭＡＤ
を指定するＸアドレスＭＥＭＡＤ
〔０〕〜ＭＥＭＡＤ
〔７〕としてアドレス変換する。このようにして得られ
るＸアドレスおよびＹアドレスが、それぞれ、得られ
る。
〔７〕としてアドレス変換する。このようにして得られ
るＸアドレスおよびＹアドレスが、それぞれ、得られ
る。
【００１２】また、アドレス変換／切換回路１６には、
表示用アドレス発生回路２４からカウンタ２６によって
１行毎にインクリメントされる表示位置データを示す表
示用アドレスが与えられる。したがって、アドレス変換
／切換回路１６は、たとえばマルチプレクサ（図示せ
ず）を含み、このマルチプレクサによってＣＰＵ１２か
らのシステムアドレスすなわち書き込みアドレスと表示
用アドレス発生回路２４からの表示用アドレスすなわち
読み出しアドレスとが切り換えられてＸデコーダ１８お
よびＹデコーダ２０に送られる。
表示用アドレス発生回路２４からカウンタ２６によって
１行毎にインクリメントされる表示位置データを示す表
示用アドレスが与えられる。したがって、アドレス変換
／切換回路１６は、たとえばマルチプレクサ（図示せ
ず）を含み、このマルチプレクサによってＣＰＵ１２か
らのシステムアドレスすなわち書き込みアドレスと表示
用アドレス発生回路２４からの表示用アドレスすなわち
読み出しアドレスとが切り換えられてＸデコーダ１８お
よびＹデコーダ２０に送られる。
【００１３】なお、ＶＲＡＭ２２から１行単位でビット
並列に読み出されるデータは、一旦ラッチ２８によって
ラッチされ、このラッチ２８によってビット順次に出力
される。ラッチ２８から出力される表示データの各ビッ
トはラッチ３０を介してあるいはそのままＬＣＤ回路３
２に入力される。具体例を挙げて説明すると、ＣＰＵ１
２は、ＶＲＡＭ２２の左上から始まり、右下で終了する
ように１ずつ変化するシステムアドレスが出力される。
このシステムアドレスがアドレス変換／切換回路１６に
おいて、表２に示すようにアドレス変換される。
並列に読み出されるデータは、一旦ラッチ２８によって
ラッチされ、このラッチ２８によってビット順次に出力
される。ラッチ２８から出力される表示データの各ビッ
トはラッチ３０を介してあるいはそのままＬＣＤ回路３
２に入力される。具体例を挙げて説明すると、ＣＰＵ１
２は、ＶＲＡＭ２２の左上から始まり、右下で終了する
ように１ずつ変化するシステムアドレスが出力される。
このシステムアドレスがアドレス変換／切換回路１６に
おいて、表２に示すようにアドレス変換される。
【００１４】
【表２】
【００１５】すなわち、システムアドレスの最下位ビッ
トを最上位ビットとし残りのビットを下位に１ビットず
つシフトした状態で、上位８ビットをＹアドレスとして
かつ下位８ビットをＸアドレスとして出力する。したが
って、最上位ビットが“０”である上画面のアドレス
と、最上位ビットが“１”である下画面のアドレスとが
交互に生じるようになる。したがって、表示データは、
図２に示すように、奇数番号で示される上画面のデータ
と偶数番号で示される下画面のデータとが交互に書き込
まれる。これを表示用アドレスに従って読み出すと、Ｖ
ＲＡＭ２２からは、図３に示すように、上画面の表示デ
ータと下画面の表示データとが交互に並んだ状態でビッ
ト並列で出力される。ラッチ２８によって並−直列変換
され、表示データは１ビットずつ順に出力される。の
表示データがさらにラッチ３０でラッチされた後、ラッ
チ２８から出力されるの表示データと同時にＬＣＤ回
路３２に入力される。したがって、ＬＣＤ回路３２では
上下画面が同時に表示される。同様に、および，
および，および，…の各表示データも上下画面に
同時に表示される。このようにして、図２に示すよう
に、上画面と下画面とが、同時に表示されるようにな
る。
トを最上位ビットとし残りのビットを下位に１ビットず
つシフトした状態で、上位８ビットをＹアドレスとして
かつ下位８ビットをＸアドレスとして出力する。したが
って、最上位ビットが“０”である上画面のアドレス
と、最上位ビットが“１”である下画面のアドレスとが
交互に生じるようになる。したがって、表示データは、
図２に示すように、奇数番号で示される上画面のデータ
と偶数番号で示される下画面のデータとが交互に書き込
まれる。これを表示用アドレスに従って読み出すと、Ｖ
ＲＡＭ２２からは、図３に示すように、上画面の表示デ
ータと下画面の表示データとが交互に並んだ状態でビッ
ト並列で出力される。ラッチ２８によって並−直列変換
され、表示データは１ビットずつ順に出力される。の
表示データがさらにラッチ３０でラッチされた後、ラッ
チ２８から出力されるの表示データと同時にＬＣＤ回
路３２に入力される。したがって、ＬＣＤ回路３２では
上下画面が同時に表示される。同様に、および，
および，および，…の各表示データも上下画面に
同時に表示される。このようにして、図２に示すよう
に、上画面と下画面とが、同時に表示されるようにな
る。
【００１６】なお、上述の実施例では、画面を２分割し
た場合について述べたが、２分割に限定されることはな
い。たとえば、４分割する場合には、システムアドレス
の最下位２ビットを最上位２ビットにし残りのビットを
下位に２ビットずつシフトすればよい。同様に、画面を
８分割する場合には、システムアドレスの最下位３ビッ
トを最上位３ビットにし残りのビットを下位に３ビット
ずつシフトする。すなわち、画面を２i 分割する場合、
システムアドレスの最下位ｉビットを最上位ｉビットに
し残りのビットを下位にｉビットずつシフトした後、上
位アドレスと下位アドレスとでＹアドレスとＸアドレス
とを作ればよい。
た場合について述べたが、２分割に限定されることはな
い。たとえば、４分割する場合には、システムアドレス
の最下位２ビットを最上位２ビットにし残りのビットを
下位に２ビットずつシフトすればよい。同様に、画面を
８分割する場合には、システムアドレスの最下位３ビッ
トを最上位３ビットにし残りのビットを下位に３ビット
ずつシフトする。すなわち、画面を２i 分割する場合、
システムアドレスの最下位ｉビットを最上位ｉビットに
し残りのビットを下位にｉビットずつシフトした後、上
位アドレスと下位アドレスとでＹアドレスとＸアドレス
とを作ればよい。
【図１】この発明の一実施例を示すブロック図である。
【図２】画面を２分割した場合のシステム側アドレス空
間を示す図解図である。
間を示す図解図である。
【図３】図２の場合の表示側アドレス空間を示す図解図
である。
である。
１０ …ドットマトリクス表示装置 １２ …ＣＰＵ １６ …アドレス変換／切換回路 １８ …Ｘデコーダ ２０ …Ｙデコーダ ２２ …ＶＲＡＭ ２４ …表示用アドレス発生回路 ３２ …ＬＣＤ回路
Claims (1)
- 【請求項１】デュアルポートメモリで表示メモリを構成
し、２ｎビットのシステムアドレスの上位ｎビットをこ
の表示メモリのＹアドレスとしかつ下位ｎビットをＸア
ドレスとして前記表示メモリに表示データを書き込み、
ドットマトリクス表示器の表示タイミングに関連して発
生される表示用アドレスによって表示データが読み出さ
れる、ドットマトリクス表示装置であって、 前記システムアドレスの最下位の１または複数ビットを
前記システムアドレスの最上位の１または複数ビットと
しかつ残りの各ビットを順次シフトすることによって前
記Ｙアドレスおよび前記Ｘアドレスを発生するアドレス
変換手段を備える、ドットマトリクス表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307811A JP2741808B2 (ja) | 1991-11-22 | 1991-11-22 | ドットマトリクス表示装置 |
| US07/979,160 US5767831A (en) | 1991-11-22 | 1992-11-23 | Dot-matrix display for screen having multiple portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307811A JP2741808B2 (ja) | 1991-11-22 | 1991-11-22 | ドットマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05158432A true JPH05158432A (ja) | 1993-06-25 |
| JP2741808B2 JP2741808B2 (ja) | 1998-04-22 |
Family
ID=17973504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3307811A Expired - Fee Related JP2741808B2 (ja) | 1991-11-22 | 1991-11-22 | ドットマトリクス表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5767831A (ja) |
| JP (1) | JP2741808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699076A (en) * | 1993-10-25 | 1997-12-16 | Kabushiki Kaisha Toshiba | Display control method and apparatus for performing high-quality display free from noise lines |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030080146A (ko) * | 2002-04-04 | 2003-10-11 | 엘지전자 주식회사 | 패시브 매트릭스 구조를 갖는 유기 ｅｌ 디스플레이장치의 스캔 방법 |
| JP2017219586A (ja) * | 2016-06-03 | 2017-12-14 | 株式会社ジャパンディスプレイ | 信号供給回路及び表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346378A (en) * | 1979-05-03 | 1982-08-24 | National Research Development Corporation | Double trace electro optic display |
| JP2702941B2 (ja) * | 1987-10-28 | 1998-01-26 | 株式会社日立製作所 | 液晶表示装置 |
| JPH07504997A (ja) * | 1992-03-20 | 1995-06-01 | ブイ エル エス アイ テクノロジー，インコーポレイテッド | ２重スキャンｌｃｄパネル駆動用のアドレス変換を用いたｖｇａ制御器と駆動方法 |
-
1991
- 1991-11-22 JP JP3307811A patent/JP2741808B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-23 US US07/979,160 patent/US5767831A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699076A (en) * | 1993-10-25 | 1997-12-16 | Kabushiki Kaisha Toshiba | Display control method and apparatus for performing high-quality display free from noise lines |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741808B2 (ja) | 1998-04-22 |
| US5767831A (en) | 1998-06-16 |
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