JPH05143461A - 仮想記憶アドレス空間アクセス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、多重仮想記憶システムにおける仮想
記憶アドレス空間のアクセス制御を実行する仮想記憶ア
ドレス空間アクセス制御方式に関し、仮想アドレスから
実アドレスへのアドレス変換を高速で実行可能にするこ
とを目的とする。 【構成】アクセスレジスタ番号によりアクセスされるア
クセスレジスタ１０の管理データからセグメントテーブ
ル指定子を特定していく変換機構１１と、アクセスレジ
スタ番号からセグメントテーブル指定子への変換を高速
に実行する変換索引レジスタ１２とを備えるデータ処理
装置において、主記憶や汎用レジスタから、アクセスレ
ジスタ１０のエントリに対してプライマリ／セカンダリ
空間のセグメントテーブル指定子を指定することになる
ＡＬＥＴ値がロードされるときに、変換索引レジスタ１
２の対応するエントリに対して対応するプライマリ／セ
カンダリ空間のセグメントテーブル指定子をロードして
いくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重仮想記憶システム
における仮想記憶アドレス空間のアクセス制御を実行す
る仮想記憶アドレス空間アクセス制御方式に関し、特
に、仮想アドレスから実アドレスへのアドレス変換を高
速で実行可能にする仮想記憶アドレス空間アクセス制御
方式に関するものである。

【０００２】従来の多重仮想記憶システムでは、コント
ロールレジスタによって指定されるアドレス空間内のデ
ータをアクセスすることのみが許されており、複数のア
ドレス空間内のデータを参照するためには、コントロー
ルレジスタの内容を入れ換えていく必要があったが、こ
のコントロールレジスタの内容の入れ換え処理はオペレ
ーティングシステムの管理下におかれていたために、ユ
ーザプログラムが直接複数のアドレス空間にまたがるよ
うなデータの処理を実行できなかった。

【０００３】このようなことを背景にして、最近、アク
セスレジスタを用いて、極めて多数のアドレス空間のデ
ータをユーザプログラムから直接アクセスすることを可
能とする新たなアーキテクチャの多重仮想記憶システム
が実用化されている。この多重仮想記憶システムを実装
していく場合には、アドレス変換のために必要となるセ
グメントテーブルを高速にアクセスできるようにして、
仮想アドレスから実アドレスへのアドレス変換処理を高
速で実現可能とするような手段を講じていく必要があ
る。

【０００４】

【従来の技術】アクセスレジスタを用いる新たな多重仮
想記憶システムでは、図６に示すように、アクセスレジ
スタ番号（ベースレジスタ番号と対応付けがとられる）
によりアクセスされるアクセスレジスタの内容（ＡＬＥ
Ｔと称されている）によりアクセスリストの対応データ
が特定され、この特定されたアクセスリストの対応デー
タによりＡＳＮセカンドテーブルの管理するセグメント
テーブル指定子（図中ではＳＴＤと略してある）の中の
１つのセグメントテーブル指定子が特定されて、この特
定されたセグメントテーブル指定子の指定するセグメン
トテーブルを用いて、動的アドレス変換機構による仮想
アドレスから実アドレスへのアドレス変換を実行すると
いう構成を採っている。

【０００５】この構成にあって、ユーザプログラムは、
例えば１６個設けられるアクセスレジスタのエントリに
対してＡＬＥＴをロードすることで、１Ｋとか４Ｋの容
量を持つアクセスリストをアクセスすることが可能にな
り、これにより、極めて多数のセグメントテーブル指定
子を選択することが可能となることで、従来にない大容
量の多重仮想記憶を利用することができるのである。な
お、これとは別に、第１番のコントロールレジスタ（Ｃ
Ｒ１）の管理するセグメントテーブル指定子によって指
定されるプライマリ空間と、第７番のコントロールレジ
スタ（ＣＲ７）の管理するセグメントテーブル指定子に
よって指定されるセカンダリ空間という２つのアドレス
空間が用意されている。

【０００６】この多重仮想記憶システムでは、複数のテ
ーブルを順番にアクセスしていくことでセグメントテー
ブル指定子を得るように構成していることから、セグメ
ントテーブル指定子が得られるまでに時間がかかるとい
う問題点がある。そこで、ＡＬＥＴからセグメントテー
ブル指定子への変換を高速で実行するアクセスレジスタ
変換索引緩衝機構（ＡＬＢと称されている）を備えるこ
とで、必要とされるセグメントテーブル指定子が高速で
得られるようにする構成を採っている。

【０００７】しかるに、このＡＬＢを用いるアクセス方
法では、先ず最初に、与えられたアクセスレジスタ番号
に従ってアクセスレジスタからＡＬＥＴを読み出し、続
いて、このＡＬＥＴに従ってＡＬＢからセグメントテー
ブル指定子を読み出していくという２段階の処理を踏む
ために、必要とされるセグメントテーブル指定子が得ら
れるまでに時間がかかり過ぎるという問題点がある。そ
して、この問題点は、ＡＬＢのハードウェア量が大きな
ものとなるためにＣＰＵの主要部に配置することができ
ないことで更に大きなものとなることになる。

【０００８】そこで、本出願人は、平成１年７月25日に
出願した特願平１-192267 号（特開平３-57046号／発明
の名称：仮想記憶アドレス空間アクセス制御方式）で、
アクセスレジスタ番号からセグメントテーブル指定子へ
の変換を高速に実行する変換索引レジスタ（以下、ＳＡ
Ｒ:Shadow Access Register と称することがある）を備
えることで、必要とされるセグメントテーブル指定子が
高速で得られるようにする発明を開示した。

【０００９】すなわち、アクセスレジスタ番号とセグメ
ントテーブル指定子との対応関係を管理する変換索引レ
ジスタを用意し、システムの初期化時やパージ命令等が
発行される場合には、その管理データに対応付けられる
有効ビットを無効化する構成を採って、アクセスレジス
タ番号が与えられるときに、そのアクセスレジスタ番号
対応の有効ビットが無効データを表示するときには、Ａ
ＬＢを索引することで求まるセグメントテーブル指定
子、ＡＬＢでヒットしないときには、上述のアクセスレ
ジスタ→アクセスリスト→ＡＳＮセカンドテーブルの変
換ルートで求まるセグメントテーブル指定子を登録して
有効化していくとともに、このセグメントテーブル指定
子を動的アドレス変換機構に与えていく構成を採る。そ
して、アクセスレジスタ番号が与えられるときに、その
アクセスレジスタ番号対応の有効ビットが有効データを
表示するときには、対応付けられるセグメントテーブル
指定子を直ちに動的アドレス変換機構に与えていくこと
で、必要とされるセグメントテーブル指定子が高速で得
られるようにとする発明を開示したのである。

【００１０】以下、説明の便宜上、ＡＬＥＴ→アクセス
リスト→ＡＳＮセカンドテーブルの変換ルートによるセ
グメントテーブル指定子の特定処理をＡＲ変換処理、こ
のＡＲ変換処理を実行する機構をＡＲ変換機構と称する
ことにする。

【００１１】このような構成を採る多重仮想記憶システ
ムにあって、アクセスレジスタに対してＡＬＥＴを設定
するためのロード命令として、ＳＡＲ（Set AR）命令や
ＬＡＭ（Load Access Multiple）命令等が用意されてい
る。このＬＡＭ命令は、 ＬＡＭ ｈ，ｉ，ｊ（ｋ） 但し、ｈ：ロード起点アクセスレジスタ番号 ｉ：ロード終点アクセスレジスタ番号 ｊ：オフセット値 ｋ：ベースレジスタ という記述形態をとって、ロード先として指定されるア
クセスレジスタ番号ｈ〜ｉの範囲の指すアクセスレジス
タの各々のエントリに対して、オフセット値ｊとベース
レジスタｋの内容との加算値から規定されるアドレス位
置からの主記憶データをロードしていくことを要求する
命令である。一方、ＳＡＲ命令は、指定されるアクセス
レジスタ番号の指すアクセスレジスタのエントリに対し
て、指定の汎用レジスタの格納データをロードしていく
ことを要求する命令である。

【００１２】従来では、このＳＡＲ命令やＬＡＭ命令等
のようなアクセスレジスタに対してＡＬＥＴを設定する
ことを要求するロード命令が発行されると、ロード先と
なるアクセスレジスタのエントリのＡＬＥＴが以前のも
のとは異なるものになることから、ロード先のアクセス
レジスタ番号の指す変換索引レジスタのエントリデータ
を無効化していくように処理していたのである。

【００１３】

【発明が解決しようとする課題】しかしながら、アクセ
スレジスタに対してＡＬＥＴを設定することを要求する
ロード命令が発行される場合には、ロード先のアクセス
レジスタのエントリデータがこの先直ぐにでも使用され
る可能性も高い。

【００１４】しかるに、従来技術のように、このような
命令が発行されるときに、ロード先のアクセスレジスタ
番号の指す変換索引レジスタのエントリデータを無効化
していくように処理していると、そのアクセスレジスタ
番号の指定するアクセスレジスタのエントリデータが使
用されるときにおいて、変換索引レジスタでヒットする
ことがなくなり、ＡＬＢの索引の実行やＡＲ変換の実行
に入ってしまうことでセグメントテーブル指定子が得ら
れるまでに時間がかかることになる。

【００１５】これから、従来技術に従っていると、アク
セスレジスタに対するＡＬＥＴの設定要求命令の発行後
において、仮想アドレスから実アドレスへのアドレス変
換を高速に実行できないという問題点があったのであ
る。

【００１６】本発明はかかる事情に鑑みてなされたもの
であって、ＡＲ変換機構と変換索引レジスタとに従って
仮想記憶アドレス空間のアクセス制御を実行するデータ
処理装置にあって、ＳＡＲ命令やＬＡＭ命令等のような
アクセスレジスタに対してＡＬＥＴを設定することを要
求するロード命令が発行されるときにあっても、仮想ア
ドレスから実アドレスへのアドレス変換を高速で実行で
きるようにする新たな仮想記憶アドレス空間アクセス制
御方式の提供を目的とするものである。

【００１７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するデータ処理装
置であって、アクセスレジスタ１０と、変換機構１１
と、変換索引レジスタ１２と、動的アドレス変換機構１
３と、ＡＲロード命令発行部１４と、ＳＡＲデータ登録
部１５と、ＡＲデータ登録部１６とを備える。

【００１８】このアクセスレジスタ１０は、アクセスレ
ジスタ番号とＡＬＥＴとの対応関係を管理して、アクセ
ス要求元からベースレジスタ番号に対応付けられるアク
セスレジスタ番号が与えられると、対応のＡＬＥＴを出
力していくよう動作する。変換機構１１は、上述のＡＲ
変換機構単独又はこれに上述のＡＬＢが加わるもので構
成されて、アクセスレジスタ１０から与えられるＡＬＥ
Ｔが指定するセグメントテーブル指定子を特定していく
よう動作する。変換索引レジスタ１２は、変換機構１１
により特定されるアクセスレジスタ番号とセグメントテ
ーブル指定子との対応関係を管理して、アクセス要求元
からアクセスレジスタ番号が与えられると、対応のセグ
メントテーブル指定子を出力していくよう動作する。こ
の変換索引レジスタ１２に有効なセグメントテーブル指
定子がないときに、変換機構１１が動作していくことに
なる。

【００１９】動的アドレス変換機構１３は、変換索引レ
ジスタ１２又は変換機構１１により得られるセグメント
テーブル指定子の指定するセグメントテーブルを用い
て、仮想アドレスから実アドレスへのアドレス変換を実
行するよう動作する。ＡＲロード命令発行部１４は、指
定するアクセスレジスタ１０のエントリ／エントリ領域
に対して指定箇所／指定領域のデータのロードの実行を
要求するＡＲロード命令を発行するよう動作する。ＳＡ
Ｒデータ登録部１５は、変換索引レジスタ１２の管理デ
ータの登録処理を実行するよう動作する。ＡＲデータ登
録部１６は、ＡＲロード命令発行部１４がＡＲロード命
令を発行するときに、そのＡＲロード命令の指定するロ
ードデータをそのＡＲロード命令の指定するアクセスレ
ジスタ１０のエントリに対してロードするよう動作す
る。

【００２０】

【作用】本発明では、ＡＲロード命令発行部１４がロー
ド元の指定箇所／指定領域とロード先のアクセスレジス
タ番号／番号範囲とを指定してＡＲロード命令を発行す
ると、ＳＡＲデータ登録部１５は、ロード先アクセスレ
ジスタ番号の指す変換索引レジスタ１２のエントリに対
して、アクセスレジスタ１０にロードされるロードデー
タがプライマリ空間のセグメントテーブル指定子を指定
することになるＡＬＥＴ値であるときには、プライマリ
空間のセグメントテーブル指定子をロードし、セカンダ
リ空間のセグメントテーブル指定子を指定することにな
るＡＬＥＴ値であるときには、セカンダリ空間のセグメ
ントテーブル指定子をロードしていくよう処理する。

【００２１】このように、本発明によれば、ＡＲロード
命令の発行に従って、指定されるアクセスレジスタ１０
のロード先のエントリに対してＡＬＥＴ値がロードされ
るときに、変換索引レジスタ１２の対応するエントリに
対してもそれに対応したセグメントテーブル指定子のロ
ードを実行していくように構成するものであることか
ら、ＡＲロード命令の発行に関係して、その後で、その
ＡＲロード命令の指定するアクセスレジスタのエントリ
データが使用されるときに、変換索引レジスタ１２に従
って直ちに所望のセグメントテーブル指定子が得られる
ようになり、仮想アドレスから実アドレスへのアドレス
変換を高速に実行できるようになるのである。

【００２２】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明が適用されることになる多重仮想記
憶システムのシステム構成を図示する。図中、図１で説
明したように、１０はアクセスレジスタ、１２は変換索
引レジスタ、１３は動的アドレス変換機構である。図１
では省略したが、この図に示すように、変換索引レジス
タ１２は、バリッドビットに従って登録中のセグメント
テーブル指定子の有効／無効を管理している。また、図
示していないが、この動的アドレス変換機構１３に対応
してＴＬＢが備えられることになる。そして、１１ａは
図１の変換機構１１に対応するＡＲ変換機構である。こ
のＡＲ変換機構１１ａは、アクセスレジスタ１０から与
えられるＡＬＥＴと、アクセスリストの展開域を間接的
に表示するＡＬＤＳＯ情報と、ドメインＩＤ情報とを入
力として、図６で説明したＡＬＥＴ→アクセスリスト→
ＡＳＮセカンドテーブルの変換ルートの変換処理を実行
することでセグメントテーブル指定子を特定していくよ
う処理する。図示していないが、このＡＲ変換機構１１
ａに対応してＡＬＢが備えられることになる。

【００２３】図３に、変換索引レジスタ１２と、この変
換索引レジスタ１２の管理データの登録処理を実行する
図１で説明したＳＡＲデータ登録部１５との間の信号関
係を図示する。

【００２４】この図３に示すように、変換索引レジスタ
１２は、アクセスレジスタ番号によりアクセスされるセ
グメントテーブル指定子と、そのセグメント指定子の有
効／無効を表示するバリッドビットとを管理して、アク
セス要求元からリード要求のアクセスレジスタ番号が与
えられると、そのアクセスレジスタ番号に対応付けられ
るセグメントテーブル指定子が有効データであるときに
は、そのセグメントテーブル指定子をＴＬＢに通知して
いくことで仮想アドレスから実アドレスへのアドレス変
換を高速に実現していくよう動作するものである。

【００２５】ＳＡＲデータ登録部１５は、この変換索引
レジスタ１２の管理データの登録処理を実行するもので
あって、本発明を実現するために、アクセスレジスタ１
０のロード先のエントリ領域に対して主記憶データのロ
ードを要求するＬＡＭ命令や、アクセスレジスタ１０の
ロード先のエントリに対して汎用レジスタの格納データ
のロードを要求するＳＡＲ命令等のＡＲロード命令が発
行されるときにおいて、本発明に特徴的な登録処理を実
行していくよう動作する。次に、図４に示すＳＡＲデー
タ登録部１５の登録処理の説明図に従って、このＳＡＲ
データ登録部１５の実行する登録処理について詳細に説
明する。ここで、この図４では、ＡＲロード命令として
ＬＡＭ命令の発行を想定している。

【００２６】ＳＡＲデータ登録部１５は、ＡＲ変換機構
１１ａがＡＲ変換を実行することでアクセスレジスタ番
号とセグメントテーブル指定子との対応関係を求める
と、図４の「ＡＲ変換＝１, 但し、Set AR by LAM =0」
の欄に示すように、そのアクセスレジスタ番号の指す変
換索引レジスタ１２のエントリ（図４では、i=１で表し
ている）に対して、ＡＲ変換機構１１ａの求めたセグメ
ントテーブル指定子“ＳＴＤ_ART ”を登録するととも
に、そのエントリのバリッドビットに“１”を立てて有
効データであることを登録する。

【００２７】そして、ＬＡＭ命令が発行されるときに
は、図４の「Set AR by LAM =1, 但し、ＡＲ変換＝０」
の欄に示すように、ＬＡＭ命令の指定するロード先アク
セスレジスタ番号範囲の指す変換索引レジスタ１２の各
エントリ（図４では、i=１で表している）に対して、対
応のアクセスレジスタ１０のエントリにロードされる主
記憶からのＡＬＥＴ値が“００〜００”であるときに
は、第１番のコントロールレジスタ（ＣＲ１）の管理す
るプライマリ空間のセグメントテーブル指定子“ＳＴＤ
_CR1 ”を登録し、ロードされるＡＬＥＴ値が“００〜０
１”であるときには、第７番のコントロールレジスタ
（ＣＲ７）の管理するセカンダリ空間のセグメントテー
ブル指定子“ＳＴＤ_CR7 ”を登録していくとともに、そ
れらのエントリのバリッドビットに“１”を立てて有効
データであることを登録する。また、ロードされるＡＬ
ＥＴ値が“００〜００”，“００〜０１”以外の値であ
るときには、そのロード先アクセスレジスタ番号の指す
変換索引レジスタ１２のエントリのバリッドビットを
“０”に落として無効データになるように設定する。

【００２８】一方、ＳＡＲデータ登録部１５は、ＡＲ変
換機構１１ａがＡＲ変換を実行しないときと、ＬＡＭ命
令が発行されないときには、図４の「ＡＲ変換＝０, Se
t ARby LAM =0」の欄に示すように、変換索引レジスタ
１２に対して何ら登録処理を実行しない。また、ＡＲ変
換機構１１ａがＡＲ変換を実行し、かつＬＡＭ命令が発
行されるときには、図４の「ＡＲ変換＝１，Set AR by
LAM =1」の欄に示すように、結果の予測できない意味の
ないケースであるので、ＡＲ変換機構１１ａの指定する
アクセスレジスタ番号の指す変換索引レジスタ１２のエ
ントリに対しても何ら登録処理を実行しないとともに、
ＬＡＭ命令の指定するロード先アクセスレジスタ番号範
囲の指す変換索引レジスタ１２のエントリに対しても何
ら登録処理を実行しないよう処理する。

【００２９】このようにして、本発明のＳＡＲデータ登
録部１５は、図５に示すように、ＬＡＭ命令やＳＡＲ命
令等のＡＲロード命令の発行に従って、アクセスレジス
タ１０のロード先のエントリに対してプライマリ空間／
セカンダリ空間のセグメントテーブル指定子を指定する
ことになるＡＬＥＴ値のロードが実行されるときには、
変換索引レジスタ１２の対応するエントリに対して、対
応するプライマリ空間／セカンダリ空間のセグメントテ
ーブル指定子をロードしていくように処理するのであ
る。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
ＬＡＭ命令やＳＡＲ命令等のＡＲロード命令の発行に関
係して、その後で、そのＡＲロード命令の指定するアク
セスレジスタのエントリデータが使用されるときには、
変換索引レジスタ１２に従って直ちに所望のセグメント
テーブル指定子が得られるようになる。これから、ＡＲ
ロード命令の発行後にあっても、仮想アドレスから実ア
ドレスへのアドレス変換を高速に実行できるようになる
のである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明が適用されることになる多重仮想記憶シ
ステムのシステム構成図である。

【図３】変換索引レジスタの周辺機構の説明図である。

【図４】ＳＡＲデータ登録部の実行する登録処理の説明
図である。

【図５】本発明の処理の説明図である。

【図６】本発明が適用されることになる多重仮想記憶シ
ステムのアドレス制御の説明図である。

【符号の説明】

１ データ処理装置 １０ アクセスレジスタ １１ 変換機構 １２ 変換索引レジスタ １３ 動的アドレス変換機構 １４ ＣＰＹＡ命令発行部 １５ ＳＡＲデータ登録部 １６ ＡＲデータ登録部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アクセスレジスタ番号によりアクセスさ
   れるアクセスレジスタ(10)の管理データからセグメント
   テーブル指定子を特定していく変換機構(11)と、該変換
   機構(11)により特定されるアクセスレジスタ番号とセグ
   メントテーブル指定子との対応関係を管理して、アクセ
   スレジスタ番号からセグメントテーブル指定子への変換
   を高速に実行する変換索引レジスタ(12)とを備えるデー
   タ処理装置において、 ロード先アクセスレジスタ番号を指定するロード命令の
   発行に従って、該ロード先アクセスレジスタ番号の指す
   上記アクセスレジスタ(10)のエントリに対して、指定箇
   所のデータがロードされるよう処理されるときにあっ
   て、 上記ロード先アクセスレジスタ番号の指す上記変換索引
   レジスタ(12)のエントリに対して、上記アクセスレジス
   タ(10)にロードされるロードデータがプライマリ空間の
   セグメントテーブル指定子を指定することになるコード
   値であるときには、プライマリ空間のセグメントテーブ
   ル指定子をロードし、セカンダリ空間のセグメントテー
   ブル指定子を指定することになるコード値であるときに
   は、セカンダリ空間のセグメントテーブル指定子をロー
   ドしていくよう処理することを、 特徴とする仮想記憶アドレス空間アクセス制御方式。
2. 【請求項２】 アクセスレジスタ番号によりアクセスさ
   れるアクセスレジスタ(10)の管理データからセグメント
   テーブル指定子を特定していく変換機構(11)と、該変換
   機構(11)により特定されるアクセスレジスタ番号とセグ
   メントテーブル指定子との対応関係を管理して、アクセ
   スレジスタ番号からセグメントテーブル指定子への変換
   を高速に実行する変換索引レジスタ(12)とを備えるデー
   タ処理装置において、 ロード先アクセスレジスタ番号範囲を指定するロード命
   令の発行に従って、該ロード先アクセスレジスタ番号範
   囲の指す上記アクセスレジスタ(10)の各々のエントリに
   対して、指定領域のデータがロードされるよう処理され
   るときにあって、 上記ロード先アクセスレジスタ番号範囲の指す上記変換
   索引レジスタ(12)の各々のエントリに対して、上記アク
   セスレジスタ(10)にロードされる対応のロードデータが
   プライマリ空間のセグメントテーブル指定子を指定する
   ことになるコード値であるときには、プライマリ空間の
   セグメントテーブル指定子をロードし、セカンダリ空間
   のセグメントテーブル指定子を指定することになるコー
   ド値であるときには、セカンダリ空間のセグメントテー
   ブル指定子をロードしていくよう処理することを、 特徴とする仮想記憶アドレス空間アクセス制御方式。