JPH0514066A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0514066A JPH0514066A JP3164820A JP16482091A JPH0514066A JP H0514066 A JPH0514066 A JP H0514066A JP 3164820 A JP3164820 A JP 3164820A JP 16482091 A JP16482091 A JP 16482091A JP H0514066 A JPH0514066 A JP H0514066A
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Abstract
(57)【要約】
【構成】エミッタを出力端子に接続しコレクタをＶＤＤ
に接続しベースを節点Ｎ１に接続したバイポーラトラン
ジスタＱ１と、節点Ｎ１とＶＤＤとの間に接続されたＰ
チャンネルＭＯＳトランジスタと、節点Ｎ１と節点Ｎ２
との間に接続されたＮチャンネルＭＯＳトランジスタ
と、出力端子と節点Ｎ１との間に接続された第１の電流
制限素子と、節点Ｎ２とＧＮＤとの間に接続された第２
の電流制限素子と出力端子の電位をＧＮＤ側に引き落と
す手段とを備えている。 【効果】バイポーラトランジスタのベースとエミッタ間
にかかる逆バイアス電圧を小さくし、ベースとエミッタ
間の耐圧以下に抑えることができる。
に接続しベースを節点Ｎ１に接続したバイポーラトラン
ジスタＱ１と、節点Ｎ１とＶＤＤとの間に接続されたＰ
チャンネルＭＯＳトランジスタと、節点Ｎ１と節点Ｎ２
との間に接続されたＮチャンネルＭＯＳトランジスタ
と、出力端子と節点Ｎ１との間に接続された第１の電流
制限素子と、節点Ｎ２とＧＮＤとの間に接続された第２
の電流制限素子と出力端子の電位をＧＮＤ側に引き落と
す手段とを備えている。 【効果】バイポーラトランジスタのベースとエミッタ間
にかかる逆バイアス電圧を小さくし、ベースとエミッタ
間の耐圧以下に抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にバイポーラトランジスタとＭＯＳトランジス
タを同一基板上に持つ半導体集積回路装置に関する。
関し、特にバイポーラトランジスタとＭＯＳトランジス
タを同一基板上に持つ半導体集積回路装置に関する。
【０００２】
【従来の技術】従来この種の半導体集積回路は図９に示
す様に、エミッタを出力端子に接続し、コレクタを高電
位側電源端子に接続しベースを節点Ｎ１に接続したＮＰ
Ｎ型バイポーラトランジスタＱ１と、エミッタを低電位
側電源端子に接続しコレクタを出力端子に接続しベース
を節点Ｎ２に接続したＮＰＮ型バイポーラトランジスタ
Ｑ２と、１個あるいは複数個のＰチャンネルＭＯＳトラ
ンジスタから成るＰチャンネルＭＯＳトランジスタ群を
高電位側電源端子と節点Ｎ１との間に接続しており、１
個あるいは複数個のＮチャンネルＭＯＳトランジスタ群
を節点Ｎ１の低電位側の電源端子との間に接続してお
り、第２のＮチャンネルＭＯＳトランジスタ群を出力端
子と節点Ｎ２との間に接続しており、Ｑ２のベースの電
荷を引き抜く為の素子から成る。
す様に、エミッタを出力端子に接続し、コレクタを高電
位側電源端子に接続しベースを節点Ｎ１に接続したＮＰ
Ｎ型バイポーラトランジスタＱ１と、エミッタを低電位
側電源端子に接続しコレクタを出力端子に接続しベース
を節点Ｎ２に接続したＮＰＮ型バイポーラトランジスタ
Ｑ２と、１個あるいは複数個のＰチャンネルＭＯＳトラ
ンジスタから成るＰチャンネルＭＯＳトランジスタ群を
高電位側電源端子と節点Ｎ１との間に接続しており、１
個あるいは複数個のＮチャンネルＭＯＳトランジスタ群
を節点Ｎ１の低電位側の電源端子との間に接続してお
り、第２のＮチャンネルＭＯＳトランジスタ群を出力端
子と節点Ｎ２との間に接続しており、Ｑ２のベースの電
荷を引き抜く為の素子から成る。
【０００３】次に動作について説明するが、簡単化の為
に各ＭＯＳトランジスタ群がそれぞれ１個のＭＯＳトラ
ンジスタであり、Ｑ２のベース電荷を引き抜く為に素子
として抵抗を使用した図１０のインバータ回路について
動作を説明する。
に各ＭＯＳトランジスタ群がそれぞれ１個のＭＯＳトラ
ンジスタであり、Ｑ２のベース電荷を引き抜く為に素子
として抵抗を使用した図１０のインバータ回路について
動作を説明する。
【０００４】まず、入力信号が低電位の場合には、ＭＯ
ＳトランジスタＭ１がオン、Ｍ２，Ｍ３がオフ状態であ
るので、節点Ｎ１は高電位、節点Ｎ２は低電位になり、
バイポーラトランジスタＱ１はオンし、Ｑ２はオフする
為、出力端子の電位は高電位になる。
ＳトランジスタＭ１がオン、Ｍ２，Ｍ３がオフ状態であ
るので、節点Ｎ１は高電位、節点Ｎ２は低電位になり、
バイポーラトランジスタＱ１はオンし、Ｑ２はオフする
為、出力端子の電位は高電位になる。
【０００５】次に入力信号が低電位から高電位に変化す
ると、ＭＯＳトランジスタＭ１はオフ、Ｍ２，Ｍ３はオ
ン状態となる為節点Ｎ１の電位は低電位になり、バイポ
ーラトランジスタＱ１はオフし、節点Ｎ２の電位はＭ３
がオンすることにより引き上げられＲ１の抵抗値をＭ３
のオン抵抗より十分大きくすることによって節点Ｎ２の
電位は出力端子の電位に近い電位になる為、Ｑ２がオン
し、出力端子は低電位になる。
ると、ＭＯＳトランジスタＭ１はオフ、Ｍ２，Ｍ３はオ
ン状態となる為節点Ｎ１の電位は低電位になり、バイポ
ーラトランジスタＱ１はオフし、節点Ｎ２の電位はＭ３
がオンすることにより引き上げられＲ１の抵抗値をＭ３
のオン抵抗より十分大きくすることによって節点Ｎ２の
電位は出力端子の電位に近い電位になる為、Ｑ２がオン
し、出力端子は低電位になる。
【０００６】
【発明が解決しようとする課題】この従来の回路では入
力信号が低電位から高電位に変化する場合、節点Ｎ１の
電位がＮチャンネルＭＯＳトランジスタがオンすること
によって低電位側の電源電位まで下がる。しかし、この
時出力端子の電位変化がＮ１の電位変化より遅いと、バ
イポーラトランジスタのエミッタとベースの間が逆バイ
アスされることになる。出力端子につく容量の値が小さ
い場合には出力端子の変化も速いが、出力端子につく負
荷容量が大きくなると出力端子の電位の変化は遅くな
る。このような場合に、Ｑ１のベースとエミッタ間の電
位差がベースとエミッタ間の耐圧を越えるという問題点
が有った。
力信号が低電位から高電位に変化する場合、節点Ｎ１の
電位がＮチャンネルＭＯＳトランジスタがオンすること
によって低電位側の電源電位まで下がる。しかし、この
時出力端子の電位変化がＮ１の電位変化より遅いと、バ
イポーラトランジスタのエミッタとベースの間が逆バイ
アスされることになる。出力端子につく容量の値が小さ
い場合には出力端子の変化も速いが、出力端子につく負
荷容量が大きくなると出力端子の電位の変化は遅くな
る。このような場合に、Ｑ１のベースとエミッタ間の電
位差がベースとエミッタ間の耐圧を越えるという問題点
が有った。
【０００７】本発明の目的は、出力端子に接続されるバ
イポーラトランジスタのベースとエミッタ間にかかる負
と電圧を小さくすることができる半導体集積回路装置を
提供することにある。
イポーラトランジスタのベースとエミッタ間にかかる負
と電圧を小さくすることができる半導体集積回路装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、コレクタ電極を高電位側の電源端子に接続しエ
ミッタ電極を出力端子に接続した第１のＮＰＮ型バイポ
ーラトランジスタと、コレクタ電極を出力端子に接続し
エミッタ電極を低電位側電源端子に接続した第２のＮＰ
Ｎ型バイポーラトランジスタと、このトランジスタのベ
ース電極とコレクタ電極との間に接続された１個あるい
は複数個のＮチャンネルＭＯＳトランジスタと、第２の
バイポーラトランジスタのベース電極と低電位側電源端
子との間に接続されたベース電荷を引き抜く為の素子と
第１のバイポーラトランジスタのベース電極と高電位側
の電源端子との間に接続された１個あるいは複数個のＰ
チャンネルＭＯＳトランジスタと、第１のバイポーラト
ランジスタ１のベース電極と節点Ｎ３との間に接続され
た１個あるいは複数個のＮチャンネルＭＯＳトランジス
タと、節点Ｎ３にゲート電極とドレイン電極とを接続し
ソース電極を低電位側の電源端端子に接続したＮチャン
ネルＭＯＳトランジスタを備えている。
装置は、コレクタ電極を高電位側の電源端子に接続しエ
ミッタ電極を出力端子に接続した第１のＮＰＮ型バイポ
ーラトランジスタと、コレクタ電極を出力端子に接続し
エミッタ電極を低電位側電源端子に接続した第２のＮＰ
Ｎ型バイポーラトランジスタと、このトランジスタのベ
ース電極とコレクタ電極との間に接続された１個あるい
は複数個のＮチャンネルＭＯＳトランジスタと、第２の
バイポーラトランジスタのベース電極と低電位側電源端
子との間に接続されたベース電荷を引き抜く為の素子と
第１のバイポーラトランジスタのベース電極と高電位側
の電源端子との間に接続された１個あるいは複数個のＰ
チャンネルＭＯＳトランジスタと、第１のバイポーラト
ランジスタ１のベース電極と節点Ｎ３との間に接続され
た１個あるいは複数個のＮチャンネルＭＯＳトランジス
タと、節点Ｎ３にゲート電極とドレイン電極とを接続し
ソース電極を低電位側の電源端端子に接続したＮチャン
ネルＭＯＳトランジスタを備えている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の第１の実施例を示す回路図
である。ここでは図１に示すトランジスタ群として１つ
のトランジスタで構成された図２を例に説明する。ＮＰ
Ｎ型バイポーラトランジスタＱ１はコレクタを高電位側
電源端子に接続しエミッタを出力端子に接続しており、
もう１つのＮＰＮ型バイポーラトランジスタＱ２はコレ
クタを出力端子に接続しエミッタを低電位側電源端子に
接続している。ＰチャンネルＭＯＳトランジスタＭ１は
ソースを高電位側電源端子に接続しドレインをＱ１のベ
ースに接続しており、ＮチャンネルＭＯＳトランジスタ
Ｍ２はドレインをＱ１のベースに接続している。Ｎチャ
ンネルＭＯＳトランジスタＭ３はドレインを出力端子に
接続しソースをＱ２のベースに接続しており、抵抗Ｒ１
はＱ２のベースと低電位側電源端子との間に接続されて
おり、ＮチャンネルＭＯＳトランジスタＭＮ１はゲート
とドレインをＭ２のソースに接続しソースを低電位側の
電源端子に接続している。
る。図１及び図２は本発明の第１の実施例を示す回路図
である。ここでは図１に示すトランジスタ群として１つ
のトランジスタで構成された図２を例に説明する。ＮＰ
Ｎ型バイポーラトランジスタＱ１はコレクタを高電位側
電源端子に接続しエミッタを出力端子に接続しており、
もう１つのＮＰＮ型バイポーラトランジスタＱ２はコレ
クタを出力端子に接続しエミッタを低電位側電源端子に
接続している。ＰチャンネルＭＯＳトランジスタＭ１は
ソースを高電位側電源端子に接続しドレインをＱ１のベ
ースに接続しており、ＮチャンネルＭＯＳトランジスタ
Ｍ２はドレインをＱ１のベースに接続している。Ｎチャ
ンネルＭＯＳトランジスタＭ３はドレインを出力端子に
接続しソースをＱ２のベースに接続しており、抵抗Ｒ１
はＱ２のベースと低電位側電源端子との間に接続されて
おり、ＮチャンネルＭＯＳトランジスタＭＮ１はゲート
とドレインをＭ２のソースに接続しソースを低電位側の
電源端子に接続している。
【００１０】次に動作を説明する。まず入力端子の電位
が低電位であった場合にはＭＯＳトランジスタＭ１がオ
ンし、Ｍ２，Ｍ３がオフしているのでバイポーラトラン
ジスタＱ１のベース電位は高電位になり、Ｑ１のコレク
タからエミッタへ電流が流れ、出力端子を高電位にしよ
うとする。またＱ２のベース電位は低電位になり、Ｑ２
のコレクタからエミッタへの電流は流れないため出力端
子の電位は高電位になる。
が低電位であった場合にはＭＯＳトランジスタＭ１がオ
ンし、Ｍ２，Ｍ３がオフしているのでバイポーラトラン
ジスタＱ１のベース電位は高電位になり、Ｑ１のコレク
タからエミッタへ電流が流れ、出力端子を高電位にしよ
うとする。またＱ２のベース電位は低電位になり、Ｑ２
のコレクタからエミッタへの電流は流れないため出力端
子の電位は高電位になる。
【００１１】その後、入力端子の電位が低電位から高電
位に変化した場合を考えると、この時にはＭ１がオフし
Ｍ２，Ｍ３がオンするのでＱ２のベース電位はＲ１の抵
抗値をＭ３のオン抵抗よりも大きくすることによってほ
ぼ出力端子の電位に等しくなる。従って、Ｑ２を通って
出力端子から低電位側の電源端子に電流が流れ出力端子
の電位を引き下げようとし、またＱ１のベース電位はＭ
２，ＭＮ１を通して低電位側に引かれＱ１をオフさせる
ので出力端子の電位は低電位になる。この時Ｑ１のベー
ス電位はＭＮ１が有る為にＭＮ１のしきい値電圧分低電
位側の電源電位より高い電位までしか下がらないのでＱ
１のベースとエミッタ間の電位差を小さくすることがで
きる。
位に変化した場合を考えると、この時にはＭ１がオフし
Ｍ２，Ｍ３がオンするのでＱ２のベース電位はＲ１の抵
抗値をＭ３のオン抵抗よりも大きくすることによってほ
ぼ出力端子の電位に等しくなる。従って、Ｑ２を通って
出力端子から低電位側の電源端子に電流が流れ出力端子
の電位を引き下げようとし、またＱ１のベース電位はＭ
２，ＭＮ１を通して低電位側に引かれＱ１をオフさせる
ので出力端子の電位は低電位になる。この時Ｑ１のベー
ス電位はＭＮ１が有る為にＭＮ１のしきい値電圧分低電
位側の電源電位より高い電位までしか下がらないのでＱ
１のベースとエミッタ間の電位差を小さくすることがで
きる。
【００１２】図８に出力端子の電位とＱ１のベース−エ
ミッタ間の電位差を本実施例と図１０に示した従来例の
シミュレーション結果を示す。従来例の回路では図８
（ｂ）に示すように、ベース−エミッタ間に負の電位差
が大きく発生しているが本実施例の回路では図８（ａ）
に示すように、負の電位差をほとんど発生していない。
ミッタ間の電位差を本実施例と図１０に示した従来例の
シミュレーション結果を示す。従来例の回路では図８
（ｂ）に示すように、ベース−エミッタ間に負の電位差
が大きく発生しているが本実施例の回路では図８（ａ）
に示すように、負の電位差をほとんど発生していない。
【００１３】次に本発明の第２の実施例について図３を
参照して説明する。バイポーラトランジスタＱ１はエミ
ッタを出力端子に接続しコレクタをＶＤＤに接続しベー
スを節点Ｎ１に接続しており、バイポーラトランジスタ
Ｑ２はコレクタを出力端子に接続しエミッタをＧＮＤに
接続しており、ＰチャンネルＭＯＳトランジスタＭＰ１
はＶＤＤと節点Ｎ１との間に接続されており、Ｎチャン
ネルＭＯＳトランジスタＭＮ１は節点Ｎ１と節点Ｎ３と
間に接続されており、ＮチャンネルＭＯＳトランジスタ
ＭＮ２は出力端子とＱ２のベースとの間に接続されてお
り、抵抗Ｒ２が出力端子と節点Ｎ１との間に接続されて
おり抵抗Ｒ３が節点Ｎ３とＧＮＤとの間に接続されてお
り抵抗Ｒ１はＱ２のベースとＧＮＤとの間に接続されて
おりＭＰ１とＭＮ１とＭＮ２のゲートは入力端子に接続
している。
参照して説明する。バイポーラトランジスタＱ１はエミ
ッタを出力端子に接続しコレクタをＶＤＤに接続しベー
スを節点Ｎ１に接続しており、バイポーラトランジスタ
Ｑ２はコレクタを出力端子に接続しエミッタをＧＮＤに
接続しており、ＰチャンネルＭＯＳトランジスタＭＰ１
はＶＤＤと節点Ｎ１との間に接続されており、Ｎチャン
ネルＭＯＳトランジスタＭＮ１は節点Ｎ１と節点Ｎ３と
間に接続されており、ＮチャンネルＭＯＳトランジスタ
ＭＮ２は出力端子とＱ２のベースとの間に接続されてお
り、抵抗Ｒ２が出力端子と節点Ｎ１との間に接続されて
おり抵抗Ｒ３が節点Ｎ３とＧＮＤとの間に接続されてお
り抵抗Ｒ１はＱ２のベースとＧＮＤとの間に接続されて
おりＭＰ１とＭＮ１とＭＮ２のゲートは入力端子に接続
している。
【００１４】次に動作を説明する。まず入力端子が低電
位の場合はＭＰ１がオンし、ＭＮ１およびＭＮ２はオフ
する為Ｑ２のベース電位がＧＮＤ電位になりＱ２はオフ
し、節点Ｎ１の電位は高電位になりＱ１をオンさせ、Ｑ
１を通して出力端子に接続された負荷容量に電流が流れ
込み出力端子を高電位にし最終的には節点Ｎ１と出力端
子の電位はともにＶＤＤと同電位まで上がる。
位の場合はＭＰ１がオンし、ＭＮ１およびＭＮ２はオフ
する為Ｑ２のベース電位がＧＮＤ電位になりＱ２はオフ
し、節点Ｎ１の電位は高電位になりＱ１をオンさせ、Ｑ
１を通して出力端子に接続された負荷容量に電流が流れ
込み出力端子を高電位にし最終的には節点Ｎ１と出力端
子の電位はともにＶＤＤと同電位まで上がる。
【００１５】次に入力端子の電位が低電位から高電位ま
で変化する場合を考えると、この場合はＭＰ１がオフ
し、ＭＮ１がオンするので節点Ｎ１の電位が下がり始め
る。この時のＮ１の電位ＶN1は出力端子の電位をＶO 、
ＭＮ１のオン抵抗をＲMN1 とすると （Ｒ３＋ＲMN1 ）×ＶO ／（Ｒ２＋Ｒ３＋ＲMN1 ）≦ＶN1 の関係が成り立つのでこの時のＱ１のベースとエミッタ
間にかかる逆バイアス電圧をＲ２×ＶO ／（Ｒ２＋Ｒ
３）以下に抑えてＱ１をオフさせることができる。例え
ばＲ２＝Ｒ３とすればこの逆バイアス電圧は０．５×Ｖ
O 以下になりこの値は０．５×ＶＤＤより小さい値にな
る。この時Ｑ２のベース電位はＭＮ２がオンすることに
よってコレクタ電位が近くまで上がり、Ｑ２を通して出
力端子に接続した負荷容量からＧＮＤへ電流を流して出
力端子の電位を低電位に引き落とす。
で変化する場合を考えると、この場合はＭＰ１がオフ
し、ＭＮ１がオンするので節点Ｎ１の電位が下がり始め
る。この時のＮ１の電位ＶN1は出力端子の電位をＶO 、
ＭＮ１のオン抵抗をＲMN1 とすると （Ｒ３＋ＲMN1 ）×ＶO ／（Ｒ２＋Ｒ３＋ＲMN1 ）≦ＶN1 の関係が成り立つのでこの時のＱ１のベースとエミッタ
間にかかる逆バイアス電圧をＲ２×ＶO ／（Ｒ２＋Ｒ
３）以下に抑えてＱ１をオフさせることができる。例え
ばＲ２＝Ｒ３とすればこの逆バイアス電圧は０．５×Ｖ
O 以下になりこの値は０．５×ＶＤＤより小さい値にな
る。この時Ｑ２のベース電位はＭＮ２がオンすることに
よってコレクタ電位が近くまで上がり、Ｑ２を通して出
力端子に接続した負荷容量からＧＮＤへ電流を流して出
力端子の電位を低電位に引き落とす。
【００１６】次に本発明の第３の実施例を図４に示す。
ＰチャンネルＭＯＳトランジスタＭ１，Ｍ１１を高電位
側の電源端子とＱ１のベースとの間に並列に接続してお
りＮチャンネルＭＯＳトランジスタＭ２，Ｍ１２をＱ１
のベース電極と節点Ｎ３との間に直列に接続しておりＮ
チャンネルＭＯＳトランジスタＭ３，Ｍ１３を出力端子
とＱ２のベースの間に直列に接続しており、Ｍ１，Ｍ
２，Ｍ３のゲート電極は入力端子Ｉ１に接続され、Ｍ１
１，Ｍ１２，Ｍ１３のゲート電極は入力端子Ｉ２に接続
されており、その他ＭＮ１，Ｑ１，Ｑ２，Ｒ１の接続は
第１の実施例と同じである。
ＰチャンネルＭＯＳトランジスタＭ１，Ｍ１１を高電位
側の電源端子とＱ１のベースとの間に並列に接続してお
りＮチャンネルＭＯＳトランジスタＭ２，Ｍ１２をＱ１
のベース電極と節点Ｎ３との間に直列に接続しておりＮ
チャンネルＭＯＳトランジスタＭ３，Ｍ１３を出力端子
とＱ２のベースの間に直列に接続しており、Ｍ１，Ｍ
２，Ｍ３のゲート電極は入力端子Ｉ１に接続され、Ｍ１
１，Ｍ１２，Ｍ１３のゲート電極は入力端子Ｉ２に接続
されており、その他ＭＮ１，Ｑ１，Ｑ２，Ｒ１の接続は
第１の実施例と同じである。
【００１７】このような構成とすることにより、Ｉ１，
Ｉ２を入力とする２入力ＮＡＮＤとして動作する。
Ｉ２を入力とする２入力ＮＡＮＤとして動作する。
【００１８】同様に図５に示した様にＭ１，Ｍ１１を直
列にし、Ｍ２，Ｍ１２を並列に、Ｍ３，Ｍ１３も並列に
接続することによって２入力ＮＯＲとして動作するが、
これらの動作は第１の実施例と全く同じ様に説明される
ので省略する。
列にし、Ｍ２，Ｍ１２を並列に、Ｍ３，Ｍ１３も並列に
接続することによって２入力ＮＯＲとして動作するが、
これらの動作は第１の実施例と全く同じ様に説明される
ので省略する。
【００１９】次に本発明の第５の実施例について図６を
参照して説明する。これは図３に示した回路のうち抵抗
Ｒ２とＲ３とをそれぞれＮチャンネルＭＯＳトランジス
タＭＮ３とＭＮ４に置き換え、ＭＮ３のゲートを出力端
子に接続しＭＮ４のゲートを節点Ｎ３に接続したもので
ある。
参照して説明する。これは図３に示した回路のうち抵抗
Ｒ２とＲ３とをそれぞれＮチャンネルＭＯＳトランジス
タＭＮ３とＭＮ４に置き換え、ＭＮ３のゲートを出力端
子に接続しＭＮ４のゲートを節点Ｎ３に接続したもので
ある。
【００２０】本実施例の動作について説明すると、まず
入力端子の電圧が低電位である場合にはＭＰ１がオン
し、ＭＮ１とＭＮ２はオフする為にＱ２のベース電位は
ＧＮＤと同電位になりＱ２はオフする。節点Ｎ１の電位
はＶＤＤと同電位になる為Ｑ１はオンするので出力端子
の電位は高電位になる。
入力端子の電圧が低電位である場合にはＭＰ１がオン
し、ＭＮ１とＭＮ２はオフする為にＱ２のベース電位は
ＧＮＤと同電位になりＱ２はオフする。節点Ｎ１の電位
はＶＤＤと同電位になる為Ｑ１はオンするので出力端子
の電位は高電位になる。
【００２１】次に入力端子の電位が低電位から高電位に
なる場合にはＱＰ１はオフし、ＱＮ１とＱＮ２はオンす
るので節点Ｎ１の電位は下がりＱ１をオフさせる。この
時Ｑ１のベースとエミッタ間の逆バイアス電圧の値がＭ
Ｎ３のしきい値より大きくなると、出力端子から節点Ｎ
１へ電流が流れて節点Ｎ１の電位が下がるのを遅らせる
ことができる。この時のＱ１のベースとエミッタ間の逆
バイアスの値はＭＮ３とＭＮ４のＷ／Ｌを調整すること
により、ベースとエミッタ間の耐圧範囲内に抑えること
ができる。この時にはＱＮ２がオンしているため出力端
子の電位は低電位になる。
なる場合にはＱＰ１はオフし、ＱＮ１とＱＮ２はオンす
るので節点Ｎ１の電位は下がりＱ１をオフさせる。この
時Ｑ１のベースとエミッタ間の逆バイアス電圧の値がＭ
Ｎ３のしきい値より大きくなると、出力端子から節点Ｎ
１へ電流が流れて節点Ｎ１の電位が下がるのを遅らせる
ことができる。この時のＱ１のベースとエミッタ間の逆
バイアスの値はＭＮ３とＭＮ４のＷ／Ｌを調整すること
により、ベースとエミッタ間の耐圧範囲内に抑えること
ができる。この時にはＱＮ２がオンしているため出力端
子の電位は低電位になる。
【００２２】次に入力端子の電位が高電位から再び低電
位になり節点Ｎ１の電位を上げてＱ１をオンさせる。図
３に示した実施例の場合には抵抗Ｒ２を通って節点Ｎ１
から出力端子に電流が流れるが、本実施例では、ＭＮ３
がオフする為に節点Ｎ１から出力端子へという電流が流
れのないので節点Ｎ１の電位はより速く上がり出力端子
の立上りをより速くすることができる。
位になり節点Ｎ１の電位を上げてＱ１をオンさせる。図
３に示した実施例の場合には抵抗Ｒ２を通って節点Ｎ１
から出力端子に電流が流れるが、本実施例では、ＭＮ３
がオフする為に節点Ｎ１から出力端子へという電流が流
れのないので節点Ｎ１の電位はより速く上がり出力端子
の立上りをより速くすることができる。
【００２３】次にもう一つの実施例を図７に示す。これ
は図２に示した第１の実施例においてＱ２のベースと低
電位側電源端子との間に接続された抵抗Ｒ１をＮチャン
ネルＭＯＳトランジスタＭＮ２に置き換えたものであり
この場合も第１の実施例と全く同様に動作するので説明
は省略する。
は図２に示した第１の実施例においてＱ２のベースと低
電位側電源端子との間に接続された抵抗Ｒ１をＮチャン
ネルＭＯＳトランジスタＭＮ２に置き換えたものであり
この場合も第１の実施例と全く同様に動作するので説明
は省略する。
【００２４】
【発明の効果】以上説明した様に本発明は、出力端子を
高電位に引き上げるＮＰＮ型バイポーラトランジスタの
ベース電極と低電位側の電源端子との間にゲート電極を
入力端子に接続したＮチャンネルＭＯＳトランジスタと
ゲート電極とドレイン電極をショートしたＮチャンネル
ＭＯＳトランジスタとを直列に接続することによって、
バイポーラトランジスタのベース電極の電位が高電位か
ら低電位に変化する際にバイポーラトランジスタのベー
ス−エミッタ間にかかる負の電圧を小さくすることが出
来、ベース−エミッタ間の耐圧が小さくても十分動作す
ることが可能になるという効果を有する。
高電位に引き上げるＮＰＮ型バイポーラトランジスタの
ベース電極と低電位側の電源端子との間にゲート電極を
入力端子に接続したＮチャンネルＭＯＳトランジスタと
ゲート電極とドレイン電極をショートしたＮチャンネル
ＭＯＳトランジスタとを直列に接続することによって、
バイポーラトランジスタのベース電極の電位が高電位か
ら低電位に変化する際にバイポーラトランジスタのベー
ス−エミッタ間にかかる負の電圧を小さくすることが出
来、ベース−エミッタ間の耐圧が小さくても十分動作す
ることが可能になるという効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】本発明の第６の実施例を示す回路図である。
【図８】本発明と従来例の動作波形図である。
【図９】従来例を示す回路図である。
【図１０】従来例を示す回路図である。
Ｎ１，Ｎ２，Ｎ３ 節点
Ｑ１，Ｑ２ バイポーラトランジスタ
Ｍ１，Ｍ２，Ｍ３，ＭＮ１ ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 エミッタ電極を出力端子に接続しコレク
タ電極を高電位側電源端子に接続しベース電極を第１の
節点に接続した第１のバイポーラトランジスタと、前記
第１のバイポーラトランジスタのベース電極の電位を高
電位にする第１のＰチャンネル型ＭＯＳトランジスタ
と、前記第１のベース電極の電位を低電位側に引き落と
す第１のＮチャンネル型ＭＯＳトランジスタと、前記出
力端子の電位を低電位側に引き落とす手段を有する半導
体集積回路装置において、前記出力端子と前記第１の節
点との間に接続された第１の電流制限素子と、前記第１
のＮチャンネル型ＭＯＳトランジスタのソース電極と低
電位側電源端子との間に接続された第２の電流制限素子
とを備え、前記第１の電流制限素子と前記第２の電流制
限素子とが同じ構造であることを特徴とする半導体集積
回路装置。 - 【請求項２】 前記第１および第２の電流制限素子がと
もに抵抗素子であることを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 前記第１の電流制限素子が、ドレイン電
極およびゲート電極を前記出力端子に接続しソース電極
を前記第１の節点に接続したＮチャンネル型ＭＯＳトラ
ンジスタであり、前記第２の電流制限素子がドレイン電
極およびゲート電極を前記第１のＮチャンネル型ＭＯＳ
トランジスタのソース電極に接続しソース電極を低電位
側電源端子に接続したＮチャンネル型ＭＯＳトランジス
タであることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項４】 エミッタ電極を出力端子に接続しコレク
タ電極を高電位側の電源端子に接続しベース電極を第１
の節点に接続した第１のＮＰＮ型バイポーラトランジス
タと、ドレイン電極及びゲート電極を第３の節点に接続
しソース電極を低電位側の電源端子に接続した第１のＮ
チャンネル型ＭＯＳトランジスタと、前記高電位側の電
源端子と前記第１の節点の間に接続されＰチャンネル型
ＭＯＳトランジスタ１個以上から成るＰチャンネル型Ｍ
ＯＳトランジスタ群と、前記第１の節点と前記第３の節
点との間に接続され１個以上のＮチャンネル型トランジ
スタから成る第１のＮチャンネル型ＭＯＳトランジスタ
群と、エミッタ電極を前記低電位側の電源端子に接続し
コレクタ電極を前記出力端子に接続しベース電極を第２
の節点に接続した第２のＮＰＮ型バイポーラトランジス
タと、前記出力端子と前記第２の節点との間に接続され
１個以上のＮチャンネル型ＭＯＳトランジスタから成る
第２のＮチャンネル型ＭＯＳトランジスタ群と、前記第
２の節点と前記低電位側の電源端子との間に接続された
ベース電荷引き抜き用素子から成り、前記第１のＰチャ
ンネルトランジスタ群、及び前記第１，第２のＮチャン
ネルＭＯＳトランジスタ群の各ＭＯＳトランジスタ群の
ゲート電極は入力端子に接続されている事を特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164820A JPH0514066A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164820A JPH0514066A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514066A true JPH0514066A (ja) | 1993-01-22 |
Family
ID=15800541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164820A Pending JPH0514066A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514066A (ja) |
-
1991
- 1991-07-05 JP JP3164820A patent/JPH0514066A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |