JPH05135593A - 選択可能閾値電圧を有する電気的消去可能・電気的プログラム可能読み出し専用メモリ・セルとその利用法 - Google Patents
選択可能閾値電圧を有する電気的消去可能・電気的プログラム可能読み出し専用メモリ・セルとその利用法Info
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- JPH05135593A JPH05135593A JP15871891A JP15871891A JPH05135593A JP H05135593 A JPH05135593 A JP H05135593A JP 15871891 A JP15871891 A JP 15871891A JP 15871891 A JP15871891 A JP 15871891A JP H05135593 A JPH05135593 A JP H05135593A
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】ＥＥＰＲＯＭにおいて閾値電圧を可変とする。
【構成】Ｎチャンネル・メモリ・セル１２は、制御ゲー
ト２６およびドレイン１６に電圧が加わると、ファウラ
・ノルトハイム・トンネリングにより、浮動ゲート２４
を充電および放電するように動作することができる。Ｐ
チャンネル電界効果トランジスタ３０は、チャンネル３
８によって分離されたソース３４およびドレイン３６を
有し、チャンネル３８のコンダクタンスが浮動ゲート２
４によって制御される。制御ゲート２６に対してＰチャ
ンネル電界効果トランジスタ３０のチャンネル３８をバ
イアスするために、閾値制御回路７６が備えられる。監
視回路９０は、Ｐチャンネル電界効果トランジスタ３０
のソース３４とドレイン３６との間の導電状態に応答し
て、制御ゲート２６への電圧の供給を制御する。
ト２６およびドレイン１６に電圧が加わると、ファウラ
・ノルトハイム・トンネリングにより、浮動ゲート２４
を充電および放電するように動作することができる。Ｐ
チャンネル電界効果トランジスタ３０は、チャンネル３
８によって分離されたソース３４およびドレイン３６を
有し、チャンネル３８のコンダクタンスが浮動ゲート２
４によって制御される。制御ゲート２６に対してＰチャ
ンネル電界効果トランジスタ３０のチャンネル３８をバ
イアスするために、閾値制御回路７６が備えられる。監
視回路９０は、Ｐチャンネル電界効果トランジスタ３０
のソース３４とドレイン３６との間の導電状態に応答し
て、制御ゲート２６への電圧の供給を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、全体的には、メモリ装
置に関する。さらに詳細にいえば、本発明は選択可能閾
値電圧を有する電気的消去可能・電気的プログラム可能
読み出し専用メモリおよびこのようなメモリの利用方法
に関する。
置に関する。さらに詳細にいえば、本発明は選択可能閾
値電圧を有する電気的消去可能・電気的プログラム可能
読み出し専用メモリおよびこのようなメモリの利用方法
に関する。
【０００２】
【従来の技術】最も広範に用いられている電気的に消去
可能・電気的にプログラム可能な読み出し専用セルは、
チャンネルと制御ゲートとの間に配置された付加的浮動
ゲートを有する、Ｎチャンネル電界効果トランジスタで
ある。浮動ゲートを電子で帯電させることにより、この
セルの中に論理「ゼロ」をプログラムすることができ、
一方、浮動ゲートを帯電していない状態にすることによ
り、論理「１」がプログラムされる。これは、浮動ゲー
ト上の電荷がその下のチャンネル領域のコンダクタンス
を制御することによるものであり、それにより、ソース
とドレインの間に読み出し電圧が加えられる時、電流が
ソースとドレインの間に検出されるかどうかを決定す
る。
可能・電気的にプログラム可能な読み出し専用セルは、
チャンネルと制御ゲートとの間に配置された付加的浮動
ゲートを有する、Ｎチャンネル電界効果トランジスタで
ある。浮動ゲートを電子で帯電させることにより、この
セルの中に論理「ゼロ」をプログラムすることができ、
一方、浮動ゲートを帯電していない状態にすることによ
り、論理「１」がプログラムされる。これは、浮動ゲー
ト上の電荷がその下のチャンネル領域のコンダクタンス
を制御することによるものであり、それにより、ソース
とドレインの間に読み出し電圧が加えられる時、電流が
ソースとドレインの間に検出されるかどうかを決定す
る。
【０００３】従来の電界効果トランジスタの場合のよう
に、帯電していない浮動ゲートを有するＥＥＰＲＯＭセ
ル（プログラムされていないセル）のチャンネルは、閾
値電圧Ｖt を有する。この閾値電圧Ｖt は、主として、
チャンネルを作成するのに用いられた材料によって定ま
るが、セルを製造するさいにチャンネルの中に注入され
る不純物によって一定の限度内で制御することができ
る。読み出し動作期間中、ソースとドレインの間に電圧
が加えられる時、ソースとドレインの間に電流が流れる
ために、制御ゲートを、制御ゲートと浮動ゲートの間お
よび浮動ゲートとチャンネルの間の静電容量による結合
によって定められた、閾値電圧を越えた電位にしなけれ
ばならない。けれども、浮動ゲートを電子で帯電するこ
とにより、閾値電圧Ｖt を増大することができる。
に、帯電していない浮動ゲートを有するＥＥＰＲＯＭセ
ル（プログラムされていないセル）のチャンネルは、閾
値電圧Ｖt を有する。この閾値電圧Ｖt は、主として、
チャンネルを作成するのに用いられた材料によって定ま
るが、セルを製造するさいにチャンネルの中に注入され
る不純物によって一定の限度内で制御することができ
る。読み出し動作期間中、ソースとドレインの間に電圧
が加えられる時、ソースとドレインの間に電流が流れる
ために、制御ゲートを、制御ゲートと浮動ゲートの間お
よび浮動ゲートとチャンネルの間の静電容量による結合
によって定められた、閾値電圧を越えた電位にしなけれ
ばならない。けれども、浮動ゲートを電子で帯電するこ
とにより、閾値電圧Ｖt を増大することができる。
【０００４】浮動ゲートの帯電を実行する１つの方法
は、ファウラ・ノルトハイム・トンネリングによる方法
である。ＮチャンネルＥＥＰＲＯＭの場合、制御ゲート
がトレインに対して十分に高い電位にされた時、電子は
ドレインに隣接した薄い酸化物トンネル用領域を通して
浮動ゲートにトンネルすることができ、それにより浮動
ゲートを帯電させることができる。浮動ゲートを帯電す
ることにより閾値電圧が増大し、それにより、制御ゲー
トに加えられた通常の読み出し電圧が、帯電した浮動ゲ
ートによって電位が上昇したチャンネルの中に電流が流
れることができるのに必要な、電位を越えないであろう
という事実により、論理「ゼロ」がセルの中にプログラ
ムされる。
は、ファウラ・ノルトハイム・トンネリングによる方法
である。ＮチャンネルＥＥＰＲＯＭの場合、制御ゲート
がトレインに対して十分に高い電位にされた時、電子は
ドレインに隣接した薄い酸化物トンネル用領域を通して
浮動ゲートにトンネルすることができ、それにより浮動
ゲートを帯電させることができる。浮動ゲートを帯電す
ることにより閾値電圧が増大し、それにより、制御ゲー
トに加えられた通常の読み出し電圧が、帯電した浮動ゲ
ートによって電位が上昇したチャンネルの中に電流が流
れることができるのに必要な、電位を越えないであろう
という事実により、論理「ゼロ」がセルの中にプログラ
ムされる。
【０００５】
【発明が解決しようとする課題】原理的には、浮動ゲー
ト上に存在する電荷量を変えることにより、ＥＥＰＲＯ
Ｍの閾値電圧を任意の値に設定することが可能である。
このことは、例えば、制御ゲートとドレインとの間に電
圧を生ずるのに用いられるパルスの高さ、パルスの持続
時間、およびまたはパルスの数を変えることによって実
行することができる。けれども、実際には、このことを
実行するのは容易ではない。第１に、閾値電圧はパルス
の持続時間に対して対数的依存性を有すことである。さ
らに、この処理は非常に遅く、セルを極端な値にプログ
ラムするには受け入れることができない程の時間がかか
る。それに加えて、セル毎の相違により、特にファウラ
・ノルトハイム・トンネリングのために用いられるトン
ネル酸化物の相違により、アレイ動作期間中の同一性の
問題点が生ずる。最後に、酸化物中の材料のトラッピン
グは、トンネル・ダイオードの電流・電圧（Ｉ−Ｖ）特
性を時間と共に変化させる。このために、校正サイクル
を頻繁に行って、ＥＥＰＲＯＭセルの書き込み／消去特
性を決定することが必要である。
ト上に存在する電荷量を変えることにより、ＥＥＰＲＯ
Ｍの閾値電圧を任意の値に設定することが可能である。
このことは、例えば、制御ゲートとドレインとの間に電
圧を生ずるのに用いられるパルスの高さ、パルスの持続
時間、およびまたはパルスの数を変えることによって実
行することができる。けれども、実際には、このことを
実行するのは容易ではない。第１に、閾値電圧はパルス
の持続時間に対して対数的依存性を有すことである。さ
らに、この処理は非常に遅く、セルを極端な値にプログ
ラムするには受け入れることができない程の時間がかか
る。それに加えて、セル毎の相違により、特にファウラ
・ノルトハイム・トンネリングのために用いられるトン
ネル酸化物の相違により、アレイ動作期間中の同一性の
問題点が生ずる。最後に、酸化物中の材料のトラッピン
グは、トンネル・ダイオードの電流・電圧（Ｉ−Ｖ）特
性を時間と共に変化させる。このために、校正サイクル
を頻繁に行って、ＥＥＰＲＯＭセルの書き込み／消去特
性を決定することが必要である。
【０００６】ＥＥＰＲＯＭセルに対する自己制限消去方
式が米国特許第４，７９７，８５６号に開示されてい
る。この装置では、ＥＥＰＲＯＭセルの浮動ゲートを予
め定められた値に消去することができ、それにより、セ
ルの閾値電圧を制御することができる。この装置の主要
な欠点は、プログラムされていないセルの閾値電圧を設
定したい時に生ずる問題点である。この場合には、浮動
ゲートは完全に帯電され、そしてそれから浮動ゲートに
残っている電気量がセルの閾値電圧を要求された値に設
定する点まで戻って消去しなければならない。
式が米国特許第４，７９７，８５６号に開示されてい
る。この装置では、ＥＥＰＲＯＭセルの浮動ゲートを予
め定められた値に消去することができ、それにより、セ
ルの閾値電圧を制御することができる。この装置の主要
な欠点は、プログラムされていないセルの閾値電圧を設
定したい時に生ずる問題点である。この場合には、浮動
ゲートは完全に帯電され、そしてそれから浮動ゲートに
残っている電気量がセルの閾値電圧を要求された値に設
定する点まで戻って消去しなければならない。
【０００７】したがって、チャンネルの閾値電圧を書き
込みサイクルまたは消去サイクルのいずれかの期間中に
設定することができる、電気的消去可能読み出し専用メ
モリの必要が要請されている。このような装置は自己制
御性を有し、そして書き込みサイクル期間中および消去
サイクル期間中、精密な印加電圧制御の必要性を最小限
にする。さらに、この装置は、従来の技術を用いて、集
積回路形式に製造することができる。最後に、この装置
は、ＥＥＰＲＯＭセルと共に近年用いられる周辺装置と
適合性がある。
込みサイクルまたは消去サイクルのいずれかの期間中に
設定することができる、電気的消去可能読み出し専用メ
モリの必要が要請されている。このような装置は自己制
御性を有し、そして書き込みサイクル期間中および消去
サイクル期間中、精密な印加電圧制御の必要性を最小限
にする。さらに、この装置は、従来の技術を用いて、集
積回路形式に製造することができる。最後に、この装置
は、ＥＥＰＲＯＭセルと共に近年用いられる周辺装置と
適合性がある。
【０００８】
【課題を解決するための手段】本発明により、選択可能
な閾値電圧を有する電界効果トランジスタ・メモリ・セ
ルがえられる。チャンネルによって分離されたソースお
よびドレインと、ドレインに隣接して配置されたトンネ
ル用窓と、浮動ゲートと、浮動ゲートを通してチャンネ
ルに静電容量的に結合した制御ゲートとを有する、Ｎチ
ャンネルの電気的消去可能・電気的プログラム可能読み
出し専用メモリ・セルが作成される。ＮチャンネルＥＥ
ＰＲＯＭセルは、制御ゲートとドレインとに電圧を加え
ると、ファウラ・ノルトハイム・トンネリングによっ
て、浮動ゲートを充電および放電するように動作するこ
とができる。チャンネルによって分離されたソースおよ
びドレインと、チャンネルに隣接しているがそれからは
絶縁された浮動ゲートの一部分とを有する、Ｐチャンネ
ル電界効果トランジスタがえられる。チャンネルのコン
ダクタンスは浮動ゲートによって制御される。制御ゲー
トに対して電界効果トランジスタのチャンネルをバイア
スするために、閾値制御回路がそなえられる。Ｐチャン
ネル電界効果トランジスタのソースとドレインの間の導
電状態に応答して、制御ゲートに加える電圧を制御する
ために、また監視回路がそなえられる。
な閾値電圧を有する電界効果トランジスタ・メモリ・セ
ルがえられる。チャンネルによって分離されたソースお
よびドレインと、ドレインに隣接して配置されたトンネ
ル用窓と、浮動ゲートと、浮動ゲートを通してチャンネ
ルに静電容量的に結合した制御ゲートとを有する、Ｎチ
ャンネルの電気的消去可能・電気的プログラム可能読み
出し専用メモリ・セルが作成される。ＮチャンネルＥＥ
ＰＲＯＭセルは、制御ゲートとドレインとに電圧を加え
ると、ファウラ・ノルトハイム・トンネリングによっ
て、浮動ゲートを充電および放電するように動作するこ
とができる。チャンネルによって分離されたソースおよ
びドレインと、チャンネルに隣接しているがそれからは
絶縁された浮動ゲートの一部分とを有する、Ｐチャンネ
ル電界効果トランジスタがえられる。チャンネルのコン
ダクタンスは浮動ゲートによって制御される。制御ゲー
トに対して電界効果トランジスタのチャンネルをバイア
スするために、閾値制御回路がそなえられる。Ｐチャン
ネル電界効果トランジスタのソースとドレインの間の導
電状態に応答して、制御ゲートに加える電圧を制御する
ために、また監視回路がそなえられる。
【０００９】本発明により、先行技術よりも優れた重要
な利点がえられる。帯電していない浮動ゲートを有する
メモリ・セルは、浮動ゲードを完全に帯電しそれから要
求された値に戻って消去されることなしに、その閾値電
圧を予め定められた値に設定することができる。本発明
による装置は広く用いられているＮチャンネルＥＥＰＲ
ＯＭセルの動作中に用いられる、標準的電圧を使用す
る。メモリ・セルをプログラムするために用いられる電
圧パルスの特性を変えることにより、閾値電圧を調整し
ようとするさいの両立性の問題点はなくなる。本発明の
セルは、従来のＥＥＰＲＯＭ製造技術に通常用いられる
構造と材料を利用している。最後に、閾値電圧を特定の
範囲内の任意の値に設定できる性能により、このＥＥＰ
ＲＯＭセルを種々のアナログ応用に利用することができ
る。セルの閾値電圧を予め定められた値に設定するため
の書き込み／消去機構を有するＥＥＰＲＯＭセルの潜在
的なアナログ応用には、ＡＤ変換器における抵抗性ラダ
ーおよび神経回路がある。
な利点がえられる。帯電していない浮動ゲートを有する
メモリ・セルは、浮動ゲードを完全に帯電しそれから要
求された値に戻って消去されることなしに、その閾値電
圧を予め定められた値に設定することができる。本発明
による装置は広く用いられているＮチャンネルＥＥＰＲ
ＯＭセルの動作中に用いられる、標準的電圧を使用す
る。メモリ・セルをプログラムするために用いられる電
圧パルスの特性を変えることにより、閾値電圧を調整し
ようとするさいの両立性の問題点はなくなる。本発明の
セルは、従来のＥＥＰＲＯＭ製造技術に通常用いられる
構造と材料を利用している。最後に、閾値電圧を特定の
範囲内の任意の値に設定できる性能により、このＥＥＰ
ＲＯＭセルを種々のアナログ応用に利用することができ
る。セルの閾値電圧を予め定められた値に設定するため
の書き込み／消去機構を有するＥＥＰＲＯＭセルの潜在
的なアナログ応用には、ＡＤ変換器における抵抗性ラダ
ーおよび神経回路がある。
【００１０】
【実施例】本発明のその他の特徴およびそれらの利点
は、添付図面を参照しての下記の詳細な説明により理解
されるであろう。本発明の好ましい実施例は、図１から
図７までの図面を参照することにより、最もよく理解す
ることができる。図１から図７までの図面において、同
等の部品または対応する部品には、同じ番号が付されて
いる。閾値電圧を要求された値に設定する制御された書
き込み／消去機構を有する、電気的に消去可能・電気的
にプログラム可能な読み出し専用メモリ・セルの平面図
が、図１の１０で全体的に示されている。Ｎチャンネル
ＥＥＰＲＯＭセル１２は、エピタキシャル層１８の中に
Ｎ＋ソース領域１４とＮ＋ドレイン領域１６とを拡散す
ることによって作成される。ソース領域１４とドレイン
領域１６との間には、エピタキシャル層１８の（上左か
ら下右への斜線によって示された）チャンネル領域２０
が配置される。ドレイン領域１６に隣接するチャンネル
領域２０の上に、薄い酸化物のトンネル用窓２２（直交
する斜線で示されている領域）が作られる。浮動ゲート
２４が、チャンネル領域２０とトンネリング領域２２の
上に、それらからは絶縁されて配置される。浮動ゲート
２４の外郭線が点線で示されている。制御ゲート２６は
浮動ゲート２４の上にそれからは絶縁されて配置され
る。図１に示された好ましい１つの実施例では、浮動ゲ
ート２４と制御ゲート２６は厚い酸化物領域２８の表面
上に広がっており、それにより、浮動ゲート２４と制御
ゲート２６との間の静電容量性結合が増大する。（図１
で制御ゲートと浮動ゲートの横方向の境界線がずれて示
されているが、これは図面を分り易くするためであっ
て、実際には、制御ゲートと浮動ゲートの境界線は一致
している。）
は、添付図面を参照しての下記の詳細な説明により理解
されるであろう。本発明の好ましい実施例は、図１から
図７までの図面を参照することにより、最もよく理解す
ることができる。図１から図７までの図面において、同
等の部品または対応する部品には、同じ番号が付されて
いる。閾値電圧を要求された値に設定する制御された書
き込み／消去機構を有する、電気的に消去可能・電気的
にプログラム可能な読み出し専用メモリ・セルの平面図
が、図１の１０で全体的に示されている。Ｎチャンネル
ＥＥＰＲＯＭセル１２は、エピタキシャル層１８の中に
Ｎ＋ソース領域１４とＮ＋ドレイン領域１６とを拡散す
ることによって作成される。ソース領域１４とドレイン
領域１６との間には、エピタキシャル層１８の（上左か
ら下右への斜線によって示された）チャンネル領域２０
が配置される。ドレイン領域１６に隣接するチャンネル
領域２０の上に、薄い酸化物のトンネル用窓２２（直交
する斜線で示されている領域）が作られる。浮動ゲート
２４が、チャンネル領域２０とトンネリング領域２２の
上に、それらからは絶縁されて配置される。浮動ゲート
２４の外郭線が点線で示されている。制御ゲート２６は
浮動ゲート２４の上にそれからは絶縁されて配置され
る。図１に示された好ましい１つの実施例では、浮動ゲ
ート２４と制御ゲート２６は厚い酸化物領域２８の表面
上に広がっており、それにより、浮動ゲート２４と制御
ゲート２６との間の静電容量性結合が増大する。（図１
で制御ゲートと浮動ゲートの横方向の境界線がずれて示
されているが、これは図面を分り易くするためであっ
て、実際には、制御ゲートと浮動ゲートの境界線は一致
している。）
【００１１】Ｐチャンネル電界トランジスタ３０は、エ
ピタキシャル層１８の中に拡散されたＮ形材料のタンク
３２の中に作成される。Ｐチャンネル・トランジスタ３
０は、ソース領域３４とドレイン領域３６の中に、Ｐ形
材料を拡散することによって作成される。ソース領域３
４とドレイン領域３６は、Ｎ形タンク３２のチャンネル
領域３８によって分離される。浮動ゲート２４は、Ｎチ
ャンネルＥＥＰＲＯＭセル１２からＰチャンネル電界効
果トランジスタ３０の制御チャンネル領域３８の上ま
で、絶縁されて広がっている。
ピタキシャル層１８の中に拡散されたＮ形材料のタンク
３２の中に作成される。Ｐチャンネル・トランジスタ３
０は、ソース領域３４とドレイン領域３６の中に、Ｐ形
材料を拡散することによって作成される。ソース領域３
４とドレイン領域３６は、Ｎ形タンク３２のチャンネル
領域３８によって分離される。浮動ゲート２４は、Ｎチ
ャンネルＥＥＰＲＯＭセル１２からＰチャンネル電界効
果トランジスタ３０の制御チャンネル領域３８の上ま
で、絶縁されて広がっている。
【００１２】第１フィードバック回路が、図１の４０の
点線によって全体的に示されている。この第１フィード
バック回路は、消去サイクル期間中、ＥＥＰＲＯＭ１２
の閾値電圧Ｖt を設定する。ドレイン電圧制御回路４４
の出力４２は、抵抗器４５と導線４６により、ＥＥＰＲ
ＯＭセル１２のドレイン１６の接触体に接続される。Ｅ
ＥＰＲＯＭセル１２のソース１４は、接触体と導線４８
により、消去監視回路５２の非反転入力５０に接続され
る。消去監視回路５２の反転入力５４は基準電圧Ｖref
に接続され、一方、出力５６はドレイン電圧制御回路４
４の出力４２に接続される。
点線によって全体的に示されている。この第１フィード
バック回路は、消去サイクル期間中、ＥＥＰＲＯＭ１２
の閾値電圧Ｖt を設定する。ドレイン電圧制御回路４４
の出力４２は、抵抗器４５と導線４６により、ＥＥＰＲ
ＯＭセル１２のドレイン１６の接触体に接続される。Ｅ
ＥＰＲＯＭセル１２のソース１４は、接触体と導線４８
により、消去監視回路５２の非反転入力５０に接続され
る。消去監視回路５２の反転入力５４は基準電圧Ｖref
に接続され、一方、出力５６はドレイン電圧制御回路４
４の出力４２に接続される。
【００１３】第２フィードバック回路が、図１の５８の
点線で全体的に示されている。この第２フィードバック
回路は、書き込み（プログラミング）サイクル期間中、
ＥＥＰＲＯＭセル１２の閾値電圧を設定する。ゲート電
圧制御回路６２の出力は、導線６４によって、制御ゲー
ト２６に接続される。ゲート電圧制御回路６２の出力６
０はまた、導線７０によって、減算回路６８の非反転入
力６６に接続される。減算回路６８の反転入力７２は、
導線７８によって、閾値変化電圧制御装置７６の出力７
４に接続される。減算回路６８の出力８０は、導線８４
と接触体により、タンク３２の中のＮ＋拡散領域８２に
接続される。減算回路６８の出力８０はまた、導線８６
により、書き込み監視回路９０の非反転入力８８に接続
される。監視回路９０の反転入力９２は、導線９４と接
触体により、トランジスタ３０のソース領域３４に接続
される。出力９６は、導線９８により、ゲート電圧制御
回路６２の出力６０に接続される。
点線で全体的に示されている。この第２フィードバック
回路は、書き込み（プログラミング）サイクル期間中、
ＥＥＰＲＯＭセル１２の閾値電圧を設定する。ゲート電
圧制御回路６２の出力は、導線６４によって、制御ゲー
ト２６に接続される。ゲート電圧制御回路６２の出力６
０はまた、導線７０によって、減算回路６８の非反転入
力６６に接続される。減算回路６８の反転入力７２は、
導線７８によって、閾値変化電圧制御装置７６の出力７
４に接続される。減算回路６８の出力８０は、導線８４
と接触体により、タンク３２の中のＮ＋拡散領域８２に
接続される。減算回路６８の出力８０はまた、導線８６
により、書き込み監視回路９０の非反転入力８８に接続
される。監視回路９０の反転入力９２は、導線９４と接
触体により、トランジスタ３０のソース領域３４に接続
される。出力９６は、導線９８により、ゲート電圧制御
回路６２の出力６０に接続される。
【００１４】図２は、図１の線２−２に事実上沿って取
られたＥＥＰＲＯＭセル１２の横断面の概要図である。
図２において、浮動ゲート２４はゲート酸化物１００に
よってチャンネル領域２０から分離され、および薄い酸
化物トンネル用窓２２に隣接して配置される。浮動ゲー
ト２４は、酸化物層１０２によって、その上にある制御
ゲート２６から絶縁される。
られたＥＥＰＲＯＭセル１２の横断面の概要図である。
図２において、浮動ゲート２４はゲート酸化物１００に
よってチャンネル領域２０から分離され、および薄い酸
化物トンネル用窓２２に隣接して配置される。浮動ゲー
ト２４は、酸化物層１０２によって、その上にある制御
ゲート２６から絶縁される。
【００１５】図３は、図１の線３−３に事実上沿って取
られた電界効果トランジスタ３０の横断面概要図であ
る。図３において、浮動ゲート２４は、ゲート酸化物層
１０４により、チャンネル領域から分離される。制御ゲ
ート２６は、酸化物層１０２によって、浮動ゲート２４
から分離される。
られた電界効果トランジスタ３０の横断面概要図であ
る。図３において、浮動ゲート２４は、ゲート酸化物層
１０４により、チャンネル領域から分離される。制御ゲ
ート２６は、酸化物層１０２によって、浮動ゲート２４
から分離される。
【００１６】図４は、図１の線４−４に事実上沿って取
られた横断面概要図である。図４には、従来の多数の方
法のいずれかを用いて基板１８の上に成長された、酸化
物領域２８が示されている。酸化物領域２８によりまた
別の表面領域がえられ、そしてこの表面領域の上で制御
ゲート２６と浮動ゲート２４が静電容量的に結合するこ
とができ、およびさらに、酸化物領域２８により、トラ
ンジスタ１２とトランジスタ３０との間の電気的分離が
えられる。酸化物領域２８はフィールド酸化物として成
長することができ、そして、Ｎ＋ソース／ドレイン領域
１４および１６の注入を自己整合するためのマスクとし
て用いることができる。改良された静電容量結合によ
り、浮動ゲートに結合されるべき制御ゲートに対し、電
圧のより大きな部分を加えることができる。それによ
り、制御ゲートに加えられる電圧を小さくすることがで
き、一方、制御チャンネル２０に対し、同じ性能を保持
することができる。
られた横断面概要図である。図４には、従来の多数の方
法のいずれかを用いて基板１８の上に成長された、酸化
物領域２８が示されている。酸化物領域２８によりまた
別の表面領域がえられ、そしてこの表面領域の上で制御
ゲート２６と浮動ゲート２４が静電容量的に結合するこ
とができ、およびさらに、酸化物領域２８により、トラ
ンジスタ１２とトランジスタ３０との間の電気的分離が
えられる。酸化物領域２８はフィールド酸化物として成
長することができ、そして、Ｎ＋ソース／ドレイン領域
１４および１６の注入を自己整合するためのマスクとし
て用いることができる。改良された静電容量結合によ
り、浮動ゲートに結合されるべき制御ゲートに対し、電
圧のより大きな部分を加えることができる。それによ
り、制御ゲートに加えられる電圧を小さくすることがで
き、一方、制御チャンネル２０に対し、同じ性能を保持
することができる。
【００１７】図５は、図１に示された消去監視回路５２
の概要図である。入力５０は、導線１０８により、演算
増幅器１１２の非反転入力１１０に接続される。抵抗器
１１３により、非反転入力１１０とアースとの間の電流
路がえられる。入力５４は、導線１１４により、演算増
幅器１１２の反転入力１１６に接続される。演算増幅器
１１２の出力１１８は、抵抗器１１９と導線１２０を通
して、トランジスタ１２４のドレイン１２２と、トラン
ジスタ１２８のドレイン１２６と、トランジスタ１３２
のゲート１３０とに接続される。
の概要図である。入力５０は、導線１０８により、演算
増幅器１１２の非反転入力１１０に接続される。抵抗器
１１３により、非反転入力１１０とアースとの間の電流
路がえられる。入力５４は、導線１１４により、演算増
幅器１１２の反転入力１１６に接続される。演算増幅器
１１２の出力１１８は、抵抗器１１９と導線１２０を通
して、トランジスタ１２４のドレイン１２２と、トラン
ジスタ１２８のドレイン１２６と、トランジスタ１３２
のゲート１３０とに接続される。
【００１８】トランジスタ１２４により、消去監視回路
５２のリセットがえられる。トランジスタ１２４のゲー
ト１３４は信号リセットに接続され、一方、ソース１３
６はアースに接続される。トランジスタ１２８とトラン
ジスタ１３２はラッチを構成する。トランジスタ１２８
のソース１３８はアースに接続され、一方、ゲート１４
０は、導線１４１により、トランジスタ１３２のドレイ
ン１４２に接続される。トランジスタ１３２のソース１
４４はアースに接続される。抵抗器１４６は、トランジ
スタ１２８のドレイン１２６およびトランジスタ１３２
のゲート１３０を、Ｖddに接続する。抵抗器１４８は、
トランジスタ１２８のゲート１４０およびトランジスタ
１３２のドレイン１４２を、Ｖddに接続する。
５２のリセットがえられる。トランジスタ１２４のゲー
ト１３４は信号リセットに接続され、一方、ソース１３
６はアースに接続される。トランジスタ１２８とトラン
ジスタ１３２はラッチを構成する。トランジスタ１２８
のソース１３８はアースに接続され、一方、ゲート１４
０は、導線１４１により、トランジスタ１３２のドレイ
ン１４２に接続される。トランジスタ１３２のソース１
４４はアースに接続される。抵抗器１４６は、トランジ
スタ１２８のドレイン１２６およびトランジスタ１３２
のゲート１３０を、Ｖddに接続する。抵抗器１４８は、
トランジスタ１２８のゲート１４０およびトランジスタ
１３２のドレイン１４２を、Ｖddに接続する。
【００１９】演算増幅器１１２の出力１１８はさらに、
導線１４９により、出力トランジスタ１５２のゲート１
５０に接続される。トランジスタ１５２のソース１５４
はアースされ、一方、ドレイン１５６は消去監視回路５
２の出力５６に接続される。出力トランジスタはゲート
を選択的にアースすることによりドレイン電圧制御回路
４４の出力をアースし、それにより、ドレイン１６に加
えられる電圧を制御する。
導線１４９により、出力トランジスタ１５２のゲート１
５０に接続される。トランジスタ１５２のソース１５４
はアースされ、一方、ドレイン１５６は消去監視回路５
２の出力５６に接続される。出力トランジスタはゲート
を選択的にアースすることによりドレイン電圧制御回路
４４の出力をアースし、それにより、ドレイン１６に加
えられる電圧を制御する。
【００２０】図６は、図１に示された減算回路６８の１
つの好ましい実施例を示す。入力６６は抵抗器１６０に
接続される。抵抗器１６０はまた抵抗器１６２に接続さ
れ、それにより、入力６６とアースとの間に電圧分割器
が構成される。そして、この分割された電圧が演算増幅
器１６６の非反転入力１６４に供給される。入力７２
は、抵抗器１６８を通して、演算増幅器１６６の反転入
力１７０に接続される。演算増幅器１６６の出力は減算
回路６８の出力を表す。抵抗器１７２により、演算増幅
器１６６の出力８０から反転入力１７０へのフィードバ
ックがえられる。
つの好ましい実施例を示す。入力６６は抵抗器１６０に
接続される。抵抗器１６０はまた抵抗器１６２に接続さ
れ、それにより、入力６６とアースとの間に電圧分割器
が構成される。そして、この分割された電圧が演算増幅
器１６６の非反転入力１６４に供給される。入力７２
は、抵抗器１６８を通して、演算増幅器１６６の反転入
力１７０に接続される。演算増幅器１６６の出力は減算
回路６８の出力を表す。抵抗器１７２により、演算増幅
器１６６の出力８０から反転入力１７０へのフィードバ
ックがえられる。
【００２１】図７は、図１に示された書き込み監視回路
９０の拡大概要図である。入力８８は演算増幅器１７６
の非反転入力１７４を表す。演算増幅器１７６の出力１
８０は、導線１８２により、トランジスタ１８６のドレ
イン１８４と、トランジスタ１９０のドレイン１８８
と、トランジスタ１９４のゲート１９２とに接続され
る。
９０の拡大概要図である。入力８８は演算増幅器１７６
の非反転入力１７４を表す。演算増幅器１７６の出力１
８０は、導線１８２により、トランジスタ１８６のドレ
イン１８４と、トランジスタ１９０のドレイン１８８
と、トランジスタ１９４のゲート１９２とに接続され
る。
【００２２】トランジスタ１８６により、書き込み監視
回路９０のためのリセット装置がえられる。トランジス
タ１８６のゲート１９６はリセット信号に接続される。
トランジスタ１８６のソース１９８はアースに接続され
る。
回路９０のためのリセット装置がえられる。トランジス
タ１８６のゲート１９６はリセット信号に接続される。
トランジスタ１８６のソース１９８はアースに接続され
る。
【００２３】トランジスタ１９０とトランジスタ１９４
はラッチを構成する。トランジスタ１９０のソース２０
０はアースに接続され、一方、トランジスタ１９０のゲ
ート２０２は、導線２０３によって、トランジスタ１９
４のドレイン２０４に接続される。トランジスタ１９４
のソース２０６はアースに接続される。トランジスタ１
９０のドレイン１８８は、プル・アップ抵抗器２０８を
通して、Ｖddに接続され、一方、トランジスタ１９４の
ドレイン２０４は、プル・アップ抵抗器２１０を通し
て、Ｖddに接続される。
はラッチを構成する。トランジスタ１９０のソース２０
０はアースに接続され、一方、トランジスタ１９０のゲ
ート２０２は、導線２０３によって、トランジスタ１９
４のドレイン２０４に接続される。トランジスタ１９４
のソース２０６はアースに接続される。トランジスタ１
９０のドレイン１８８は、プル・アップ抵抗器２０８を
通して、Ｖddに接続され、一方、トランジスタ１９４の
ドレイン２０４は、プル・アップ抵抗器２１０を通し
て、Ｖddに接続される。
【００２４】導線２１２は、演算増幅器１７６の出力１
８０を出力トランジスタ２１６のゲート２１４に接続す
る。トランジスタ２１６のソース２１８はアースに接続
され、一方、ドレイン２２０により書き込み監視回路９
０の出力９６がえられる。
８０を出力トランジスタ２１６のゲート２１４に接続す
る。トランジスタ２１６のソース２１８はアースに接続
され、一方、ドレイン２２０により書き込み監視回路９
０の出力９６がえられる。
【００２５】図１、図２、および図５を参照して、本発
明の動作を詳細に説明する。便宜上、閾値電圧の設定
は、ＥＥＰＲＯＭセル１２が論理レベル「０」に既にプ
ログラムされている場合について、すなわち、浮動ゲー
ト２４に電子が既に存在している場合について、まず説
明しよう。浮動ゲートを有する従来の単一不揮発メモリ
・セルに対する浮動ゲート電位ＶF は、下記方程式
（１）によって表すことができる。
明の動作を詳細に説明する。便宜上、閾値電圧の設定
は、ＥＥＰＲＯＭセル１２が論理レベル「０」に既にプ
ログラムされている場合について、すなわち、浮動ゲー
ト２４に電子が既に存在している場合について、まず説
明しよう。浮動ゲートを有する従来の単一不揮発メモリ
・セルに対する浮動ゲート電位ＶF は、下記方程式
（１）によって表すことができる。
【００２６】
【数１】 ここで、
【００２７】
【数２】 であり、
【００２８】Ｃpp＝浮動ゲート２４と制御ゲート２６と
の間の静電容量、Ｃt ＝浮動ゲート２４とトンネル２２
との間の静電容量、Ｃd ＝浮動ゲート２４とドレイン１
６との間の静電容量、Ｃsub ＝浮動ゲート２４と基板１
８との間の静電容量、Ｃc ＝浮動ゲート２４とチャンネ
ル２０との間の静電容量、Ｃs ＝浮動ゲート２４とソー
ス１４との間の静電容量、φp ＝チャンネル２０の表面
電位、φn ＝トンネル２２の表面電位、φn'＝ドレイン
１６の表面電位、ＱF ＝浮動ゲート２４上の電気量、Ｖ
g ＝制御ゲート２６に加えられた電圧、Ｖd ＝ドレイン
１６に加えられた電圧、Ｖs ＝ソース１４に加えられた
電圧、である。チャンネル２０の表面電位は浮動ゲート
電位ＶF によって決定されるであろう。
の間の静電容量、Ｃt ＝浮動ゲート２４とトンネル２２
との間の静電容量、Ｃd ＝浮動ゲート２４とドレイン１
６との間の静電容量、Ｃsub ＝浮動ゲート２４と基板１
８との間の静電容量、Ｃc ＝浮動ゲート２４とチャンネ
ル２０との間の静電容量、Ｃs ＝浮動ゲート２４とソー
ス１４との間の静電容量、φp ＝チャンネル２０の表面
電位、φn ＝トンネル２２の表面電位、φn'＝ドレイン
１６の表面電位、ＱF ＝浮動ゲート２４上の電気量、Ｖ
g ＝制御ゲート２６に加えられた電圧、Ｖd ＝ドレイン
１６に加えられた電圧、Ｖs ＝ソース１４に加えられた
電圧、である。チャンネル２０の表面電位は浮動ゲート
電位ＶF によって決定されるであろう。
【００２９】標準的な消去動作の期間中、ＥＥＰＲＯＭ
セル１２の制御ゲート２６はアースされ、そしてソース
１４は浮動し、そしてドレイン１６はドレイン電圧制御
回路４４により、約１ミリ秒〜約１００ミリ秒の間、約
１６ボルトの消去信号のパルスを受け取るであろう。始
めに、浮動ゲート２４の下の表面は、チャンネル２０の
表面電位φp およびソース１４の電圧Ｖs がほぼゼロ・
ボルトであるように、蓄積される。
セル１２の制御ゲート２６はアースされ、そしてソース
１４は浮動し、そしてドレイン１６はドレイン電圧制御
回路４４により、約１ミリ秒〜約１００ミリ秒の間、約
１６ボルトの消去信号のパルスを受け取るであろう。始
めに、浮動ゲート２４の下の表面は、チャンネル２０の
表面電位φp およびソース１４の電圧Ｖs がほぼゼロ・
ボルトであるように、蓄積される。
【００３０】電子が、トンネル用窓２２を通してファウ
ラ・ノルトハイム・トンネリングにより、浮動ゲート２
４から引き出される時、浮動ゲートの電位ＶF が上昇す
る。チャンネル領域２０の表面は次第に蓄積状態から解
除され、そして欠乏状態に進む。浮動ゲート電位ＶF が
シリコンを欠乏させるのに十分な程度に高くなると、表
面電位φp が増大を開始し、浮動することが許されてい
たソース１４の電位も増大を開始する。ソース１４の電
位のこの増大が、監視回路５２により、基準電圧Ｖref
に対して検出される時、ドレイン１６に加えられる電圧
は消去監視回路５２によってアースに分路され、それ以
上の消去が防止される。この時点において、浮動ゲート
２４の電圧はほぼ下記のようになる。
ラ・ノルトハイム・トンネリングにより、浮動ゲート２
４から引き出される時、浮動ゲートの電位ＶF が上昇す
る。チャンネル領域２０の表面は次第に蓄積状態から解
除され、そして欠乏状態に進む。浮動ゲート電位ＶF が
シリコンを欠乏させるのに十分な程度に高くなると、表
面電位φp が増大を開始し、浮動することが許されてい
たソース１４の電位も増大を開始する。ソース１４の電
位のこの増大が、監視回路５２により、基準電圧Ｖref
に対して検出される時、ドレイン１６に加えられる電圧
は消去監視回路５２によってアースに分路され、それ以
上の消去が防止される。この時点において、浮動ゲート
２４の電圧はほぼ下記のようになる。
【００３１】
【数３】
【００３２】したがって、浮動ゲート２４上の電気量は
ほぼ下記のようになる。
ほぼ下記のようになる。
【００３３】
【数４】
【００３４】閾値電圧Ｖt は下記のようになる。
【００３５】
【数５】
【００３６】ここで、Ｖthは自然状態（完全に放電した
状態）におけるこのセルの閾値電圧である。
状態）におけるこのセルの閾値電圧である。
【００３７】ＥＥＰＲＯＭセルを消去して異なる閾値電
圧Ｖ′t （ここでＶ′t はＶt ＋ΔＶt に等しい）にす
るために、消去期間中、ゲート電圧制御回路６２を用い
て、ゲート・バイアス電圧Ｖg （ここで、Ｖg ＝Δ
Ｖt ）を加えることができる。ソース１４の電圧が上昇
を開始する時、浮動ゲート電位Ｖ′F は下記のようにな
る。
圧Ｖ′t （ここでＶ′t はＶt ＋ΔＶt に等しい）にす
るために、消去期間中、ゲート電圧制御回路６２を用い
て、ゲート・バイアス電圧Ｖg （ここで、Ｖg ＝Δ
Ｖt ）を加えることができる。ソース１４の電圧が上昇
を開始する時、浮動ゲート電位Ｖ′F は下記のようにな
る。
【００３８】
【数６】
【００３９】したがって、浮動ゲート２４の電気量は今
度は下記のようになる。
度は下記のようになる。
【００４０】
【数７】 すなわち
【００４１】
【数８】
【００４２】閾値電圧Ｖt ′は下記のようになる。
【００４３】
【数９】 すなわち
【００４４】
【数１０】
【００４５】したがって、方程式１０は、消去動作期間
中、ゲート電圧制御回路６２を用いて、閾値電圧の必要
な増大ΔＶt にほぼ等しい適切なゲート・バイアスを制
御ゲート２６に加えることにより、ＥＥＰＲＯＭセルを
任意の閾値電圧Ｖt ′に消去することができることを示
す。ソース１４の電位が増大している時、監視回路５２
はドレイン１６へ電圧を供給するのを停止し、および浮
動ゲート２４を部分的に充電した状態で消去を停止し、
それにより閾値電圧をＶt ′に保持する。
中、ゲート電圧制御回路６２を用いて、閾値電圧の必要
な増大ΔＶt にほぼ等しい適切なゲート・バイアスを制
御ゲート２６に加えることにより、ＥＥＰＲＯＭセルを
任意の閾値電圧Ｖt ′に消去することができることを示
す。ソース１４の電位が増大している時、監視回路５２
はドレイン１６へ電圧を供給するのを停止し、および浮
動ゲート２４を部分的に充電した状態で消去を停止し、
それにより閾値電圧をＶt ′に保持する。
【００４６】消去サイクル期間中に閾値電圧を設定する
ことによる主な欠点は、スピードが遅くなることであ
り、かつ、コストが増大することである。正のゲート・
バイアスが用いられる時、消去動作のスピードは大幅に
遅くなる。このスピードが遅いという欠点は負のゲート
・バイアスを用いることによって解決することができる
けれども、チップの上に、要求された負電圧を発生する
ことはコストを大幅に高くする。
ことによる主な欠点は、スピードが遅くなることであ
り、かつ、コストが増大することである。正のゲート・
バイアスが用いられる時、消去動作のスピードは大幅に
遅くなる。このスピードが遅いという欠点は負のゲート
・バイアスを用いることによって解決することができる
けれども、チップの上に、要求された負電圧を発生する
ことはコストを大幅に高くする。
【００４７】消去動作期間中にＥＥＰＲＯＭセル１２の
閾値電圧を設定することによるこれらの欠点は、書き込
み（プログラミング）サイクル期間中に閾値電圧を設定
することによって解決することができる。この場合に
は、トランジスタ３０がＥＥＰＲＯＭセル１２と協力し
て動作する。この場合、書き込み動作期間中、浮動ゲー
ト２４は電子で帯電しているが、浮動ゲートの電位は下
記のようになる。
閾値電圧を設定することによるこれらの欠点は、書き込
み（プログラミング）サイクル期間中に閾値電圧を設定
することによって解決することができる。この場合に
は、トランジスタ３０がＥＥＰＲＯＭセル１２と協力し
て動作する。この場合、書き込み動作期間中、浮動ゲー
ト２４は電子で帯電しているが、浮動ゲートの電位は下
記のようになる。
【００４８】
【数１１】
【００４９】ここで、ＣNT＝浮動ゲート２４とタンク３
２との間の静電容量、ＶTANK＝タンク３２の電位、であ
る。
２との間の静電容量、ＶTANK＝タンク３２の電位、であ
る。
【００５０】ソース３４の電位が降下する時、浮動ゲー
ト２４は帯電する。すなわち、
ト２４は帯電する。すなわち、
【００５１】
【数１２】
【００５２】したがって、浮動ゲート２４上の電気量は
下記のようになる。
下記のようになる。
【００５３】
【数１３】
【００５４】この場合、閾値電圧は下記のように表すこ
とができる。
とができる。
【００５５】
【数１４】
【００５６】ここで、ＶtNはＰチャンネル３８の閾値電
圧である。
圧である。
【００５７】もし制御ゲート２６と浮動ゲート２４の結
合が酸化物層２８の上の結合領域を増大することによっ
て改善されるならば、その時には
合が酸化物層２８の上の結合領域を増大することによっ
て改善されるならば、その時には
【数１５】 である。閾値電圧は下記のようになる。
【００５８】
【数１６】
【００５９】もしタンク３２の電圧が制御ゲート電圧Ｖ
g と閾値電圧の要求された変化ΔＶt との間の差にほぼ
等しいならば、すなわち、
g と閾値電圧の要求された変化ΔＶt との間の差にほぼ
等しいならば、すなわち、
【数１７】 であるならば、その時には、
【００６０】
【数１８】 である。
【００６１】したがって、制御ゲート２６に対しトラン
ジスタ３０のＮ形タンク３２を正しくバイアスすること
により、ＥＥＰＲＯＭセル１２の閾値電圧は、書き込み
サイクル期間中、次のように設定することができる。
ジスタ３０のＮ形タンク３２を正しくバイアスすること
により、ＥＥＰＲＯＭセル１２の閾値電圧は、書き込み
サイクル期間中、次のように設定することができる。
【００６２】ＥＥＰＲＯＭ１２のドレイン１６がアース
され、一方、ソース１４は浮動することが許される。約
１７ボルトの高電圧が制御ゲート２６に加えられ、制御
ゲート２６とドレイン１６との間に大きな電圧差が生ず
る。この電圧差により、電子がドレイン１６から浮動ゲ
ート２４へトンネル用窓２２を通してトンネルすること
ができる。電子が浮動ゲート２４に存在し始めると、浮
動ゲート２４の電位が降下を始める。
され、一方、ソース１４は浮動することが許される。約
１７ボルトの高電圧が制御ゲート２６に加えられ、制御
ゲート２６とドレイン１６との間に大きな電圧差が生ず
る。この電圧差により、電子がドレイン１６から浮動ゲ
ート２４へトンネル用窓２２を通してトンネルすること
ができる。電子が浮動ゲート２４に存在し始めると、浮
動ゲート２４の電位が降下を始める。
【００６３】電界効果トランジスタ３０のタンク３２
は、ゲート電圧制御回路６２によるゲート電圧Ｖg と閾
値変化回路７６による閾値変化電圧ΔＶt とを減算回路
６８に加えることにより、制御ゲート電圧よりも閾値電
圧の要求された変化だけ小さい電圧（Ｖg −ΔＶt ）に
バイアスされる。電界効果トランジスタ３０のドレイン
３４はアースされ、一方、ソース３６は浮動することが
許される。トランジスタ３０はＰチャンネル装置である
から、一方、浮動ゲート２４の電位が十分に正であるま
まであるから、すなわち、浮動ゲートの電位が、タンク
３２にバイアス電圧を加えることによってバイアスされ
る時、電界効果トランジスタ３０の閾値電圧より高いま
まであるから、ドレイン３４とソース３６との間には導
電状態は存在しない。けれども、十分な数の電子が浮動
ゲート２４にトンネルし、そして浮動ゲート２４の電位
が十分に負に進んだ時、電界効果トランジスタ３０はオ
ンになり、ドレイン３４とソース３６との間に導電路が
できる。したがって、ソース３６はドレイン３４の電圧
に強制的に固定される。この場合、この電圧はアースで
ある。監視回路９０がタンク３２に加えられた電圧Ｖg
−Ｖt に対してソース３６の電位が減少するのを検出す
る時、ゲート電圧制御回路６２の出力６０をアースに側
路し、制御ゲート２６に電圧が加わらないようにする。
その時点で浮動ゲート２４の充電が停止され、それによ
り実効的に、ＥＥＰＲＯＭセル１２の閾値電圧を、浮動
ゲートに既にトンネルすることが許された電気量に比例
する電圧に設定する。
は、ゲート電圧制御回路６２によるゲート電圧Ｖg と閾
値変化回路７６による閾値変化電圧ΔＶt とを減算回路
６８に加えることにより、制御ゲート電圧よりも閾値電
圧の要求された変化だけ小さい電圧（Ｖg −ΔＶt ）に
バイアスされる。電界効果トランジスタ３０のドレイン
３４はアースされ、一方、ソース３６は浮動することが
許される。トランジスタ３０はＰチャンネル装置である
から、一方、浮動ゲート２４の電位が十分に正であるま
まであるから、すなわち、浮動ゲートの電位が、タンク
３２にバイアス電圧を加えることによってバイアスされ
る時、電界効果トランジスタ３０の閾値電圧より高いま
まであるから、ドレイン３４とソース３６との間には導
電状態は存在しない。けれども、十分な数の電子が浮動
ゲート２４にトンネルし、そして浮動ゲート２４の電位
が十分に負に進んだ時、電界効果トランジスタ３０はオ
ンになり、ドレイン３４とソース３６との間に導電路が
できる。したがって、ソース３６はドレイン３４の電圧
に強制的に固定される。この場合、この電圧はアースで
ある。監視回路９０がタンク３２に加えられた電圧Ｖg
−Ｖt に対してソース３６の電位が減少するのを検出す
る時、ゲート電圧制御回路６２の出力６０をアースに側
路し、制御ゲート２６に電圧が加わらないようにする。
その時点で浮動ゲート２４の充電が停止され、それによ
り実効的に、ＥＥＰＲＯＭセル１２の閾値電圧を、浮動
ゲートに既にトンネルすることが許された電気量に比例
する電圧に設定する。
【００６４】このように、ＥＥＰＲＯＭセル１２の閾値
電圧は、浮動ゲート２４が帯電していない時閾値電圧に
よって定められる範囲内の任意の値に、および浮動ゲー
ト２４に蓄積することができる最大電気量に比例する電
圧に、設定することができる。このことにより、消去サ
イクル期間中に閾値電圧を設定することの欠点をなくす
ことができる。さらに、本発明において、消去サイクル
期間中または書き込みサイクル期間中に随意に閾値電圧
を供給することができ、それにより利用者は、帯電した
浮動ゲートまたは帯電していない浮動ゲートのいずれの
場合にも、閾値を設定する動作を開始することができ
る。
電圧は、浮動ゲート２４が帯電していない時閾値電圧に
よって定められる範囲内の任意の値に、および浮動ゲー
ト２４に蓄積することができる最大電気量に比例する電
圧に、設定することができる。このことにより、消去サ
イクル期間中に閾値電圧を設定することの欠点をなくす
ことができる。さらに、本発明において、消去サイクル
期間中または書き込みサイクル期間中に随意に閾値電圧
を供給することができ、それにより利用者は、帯電した
浮動ゲートまたは帯電していない浮動ゲートのいずれの
場合にも、閾値を設定する動作を開始することができ
る。
【００６５】本発明が詳細に説明されたけれども、特許
請求の範囲に定められた本発明の範囲内において、種々
の変更および種々の置き換えが可能である。
請求の範囲に定められた本発明の範囲内において、種々
の変更および種々の置き換えが可能である。
【００６６】以上の説明に関して更に以下の項を開示す
る。
る。
【００６７】（１）第１導電形の半導体層の中に作成さ
れ、書き込み制御可能閾値電圧を有する、電気的消去可
能・電気的プログラム可能読み出し専用メモリ・セルで
あって、前記半導体層の中に作成された第１トランジス
タのソース領域およびドレイン領域が前記第１導電形と
反対の導電形である第２導電形であり、かつ、半導体層
の中の前記第１トランジスタのチャンネル領域が前記ソ
ース領域から前記ドレイン領域を分離している、前記第
１トランジスタと、前記半導体層の中で前記第１トラン
ジスタから分離されて作成され、かつ、前記第２導電形
で作成された、タンク領域と、前記タンク領域の中に作
成された前記第２トランジスタのソース領域およびドレ
イン領域が前記第１導電形であり、かつ、前記タンク領
域の中の前記第２トランジスタのチャンネル領域が前記
第２トランジスタの前記ソース領域を前記第２トランジ
スタの前記ドレイン領域から分離している、前記第２ト
ランジスタと前記ソース領域および前記ドレイン領域
と、前記第１トランジスタの前記チャンネル領域に隣接
しているがそれからは絶縁された第１部分と前記第２ト
ランジスタの前記チャンネル領域に隣接しているがそれ
からは絶縁された第２部分とを有する浮動ゲートであっ
て、前記浮動ゲートに予め定められた電圧を加えること
により前記チャンネル領域の閾値電圧を制御するように
動作することができる、前記浮動ゲートと、前記浮動ゲ
ートに隣接しているがそれからは絶縁されて配置された
制御ゲートであって、前記第１トランジスタの前記ドレ
インおよび前記制御ゲートに予め選定された電圧を加え
て前記浮動ゲートの帯電状態を制御するように動作する
ことができる、前記制御ゲートと、前記制御ゲートに対
して前記タンクの電位を変えるために接続された閾値制
御回路と、前記第２トランジスタの前記ソースの電位の
変化に応答して前記制御ゲートへの電圧の供給を制御す
るために接続された監視回路と、を有する書き込み制御
可能閾値電圧をもつ前記電気的消去可能・電気的プログ
ラム可能読み出し専用メモリ・セル。
れ、書き込み制御可能閾値電圧を有する、電気的消去可
能・電気的プログラム可能読み出し専用メモリ・セルで
あって、前記半導体層の中に作成された第１トランジス
タのソース領域およびドレイン領域が前記第１導電形と
反対の導電形である第２導電形であり、かつ、半導体層
の中の前記第１トランジスタのチャンネル領域が前記ソ
ース領域から前記ドレイン領域を分離している、前記第
１トランジスタと、前記半導体層の中で前記第１トラン
ジスタから分離されて作成され、かつ、前記第２導電形
で作成された、タンク領域と、前記タンク領域の中に作
成された前記第２トランジスタのソース領域およびドレ
イン領域が前記第１導電形であり、かつ、前記タンク領
域の中の前記第２トランジスタのチャンネル領域が前記
第２トランジスタの前記ソース領域を前記第２トランジ
スタの前記ドレイン領域から分離している、前記第２ト
ランジスタと前記ソース領域および前記ドレイン領域
と、前記第１トランジスタの前記チャンネル領域に隣接
しているがそれからは絶縁された第１部分と前記第２ト
ランジスタの前記チャンネル領域に隣接しているがそれ
からは絶縁された第２部分とを有する浮動ゲートであっ
て、前記浮動ゲートに予め定められた電圧を加えること
により前記チャンネル領域の閾値電圧を制御するように
動作することができる、前記浮動ゲートと、前記浮動ゲ
ートに隣接しているがそれからは絶縁されて配置された
制御ゲートであって、前記第１トランジスタの前記ドレ
インおよび前記制御ゲートに予め選定された電圧を加え
て前記浮動ゲートの帯電状態を制御するように動作する
ことができる、前記制御ゲートと、前記制御ゲートに対
して前記タンクの電位を変えるために接続された閾値制
御回路と、前記第２トランジスタの前記ソースの電位の
変化に応答して前記制御ゲートへの電圧の供給を制御す
るために接続された監視回路と、を有する書き込み制御
可能閾値電圧をもつ前記電気的消去可能・電気的プログ
ラム可能読み出し専用メモリ・セル。
【００６８】（２）第１項において、前記第１トランジ
スタの前記ドレインに隣接して配置されたファウラ・ノ
ルトハイム・トンネル用窓をさらに有する前記セル。
スタの前記ドレインに隣接して配置されたファウラ・ノ
ルトハイム・トンネル用窓をさらに有する前記セル。
【００６９】（３）第１項において、前記第１導電形が
Ｐ形であり、かつ、前記第２導電形がＮ形である前記セ
ル。
Ｐ形であり、かつ、前記第２導電形がＮ形である前記セ
ル。
【００７０】（４）第１項において、前記監視回路が前
記タンクと前記第２トランジスタの前記ソースとの間の
電圧差を測定するように動作することが可能な差動演算
増幅器回路である前記セル。
記タンクと前記第２トランジスタの前記ソースとの間の
電圧差を測定するように動作することが可能な差動演算
増幅器回路である前記セル。
【００７１】（５）第１項において、前記閾値制御回路
が制御ゲート電圧から前記セルの閾値の予め選定された
要求された変化を減算した値で前記タンクをバイアスす
るように動作することができる前記セル。
が制御ゲート電圧から前記セルの閾値の予め選定された
要求された変化を減算した値で前記タンクをバイアスす
るように動作することができる前記セル。
【００７２】（６）第２導電形を有する半導体層の表面
に作成された前記第２導電形とは反対の導電形である第
１導電形のソース領域と、前記半導体層の中に作成され
た前記第１導電形のドレイン領域、および前記ソース領
域を前記ドレイン領域から分離するチャンネル領域と、
前記チャンネル領域に隣接しているがそれからは絶縁さ
れて配置され、かつ、前記チャンネル領域の閾値電圧を
制御するように動作することが可能な、浮動ゲートと、
前記チャンネル領域の閾値電圧を検出する装置と、前記
チャンネル領域の要求された閾値電圧がえられるまで前
記浮動ゲートに蓄積された電気量を増分的に増大するた
めに前記浮動ゲートに接続された装置と、要求された第
２閾値電圧がえられるまで前記浮動ゲートに蓄えられた
電気量を増分的に増大するために前記浮動ゲートに接続
された装置と、を有する書き込み制御可能閾値電圧を有
する電気的消去可能・電気的プログラム可能メモリ・セ
ル。
に作成された前記第２導電形とは反対の導電形である第
１導電形のソース領域と、前記半導体層の中に作成され
た前記第１導電形のドレイン領域、および前記ソース領
域を前記ドレイン領域から分離するチャンネル領域と、
前記チャンネル領域に隣接しているがそれからは絶縁さ
れて配置され、かつ、前記チャンネル領域の閾値電圧を
制御するように動作することが可能な、浮動ゲートと、
前記チャンネル領域の閾値電圧を検出する装置と、前記
チャンネル領域の要求された閾値電圧がえられるまで前
記浮動ゲートに蓄積された電気量を増分的に増大するた
めに前記浮動ゲートに接続された装置と、要求された第
２閾値電圧がえられるまで前記浮動ゲートに蓄えられた
電気量を増分的に増大するために前記浮動ゲートに接続
された装置と、を有する書き込み制御可能閾値電圧を有
する電気的消去可能・電気的プログラム可能メモリ・セ
ル。
【００７３】（７）チャンネルによって分離されたソー
スおよびドレインと、前記ドレインに隣接して配置され
たトンネル用窓と、前記チャンネルに静電容量的に結合
された浮動ゲートおよび制御ゲートと、を有し、かつ、
前記制御ゲートおよび前記ドレインに電圧を加えるとフ
ァウラ・ノルトハイム・トンネリングによって前記浮動
ゲートを充電するおよび放電するように動作することが
可能な、Ｎチャンネル電気的消去可能・電気的プログラ
ム可能読み出し専用メモリ・セルと、チャンネルによっ
て分離されたソースおよびドレインと、前記チャンネル
に隣接しているがそれからは絶縁されて配置された前記
浮動ゲートの一部分とを有し、かつ、前記チャンネルの
コンダクタンスが前記浮動ゲートによって制御される、
Ｐ形電界効果トランジスタと、前記Ｐチャンネル電界効
果トランジスタの前記チャンネルを前記制御ゲートに対
してバイアスするために前記Ｐチャンネル電界効果トラ
ンジスタに接続された閾値制御回路と、前記Ｐチャンネ
ル電界効果トランジスタの前記ソースと前記ドレインと
の間の導電状態に応答して前記制御ゲートに加える電圧
を制御する監視回路と、を有する、選択可能閾値電圧を
有する電界効果トランジスタ・メモリ・セル。
スおよびドレインと、前記ドレインに隣接して配置され
たトンネル用窓と、前記チャンネルに静電容量的に結合
された浮動ゲートおよび制御ゲートと、を有し、かつ、
前記制御ゲートおよび前記ドレインに電圧を加えるとフ
ァウラ・ノルトハイム・トンネリングによって前記浮動
ゲートを充電するおよび放電するように動作することが
可能な、Ｎチャンネル電気的消去可能・電気的プログラ
ム可能読み出し専用メモリ・セルと、チャンネルによっ
て分離されたソースおよびドレインと、前記チャンネル
に隣接しているがそれからは絶縁されて配置された前記
浮動ゲートの一部分とを有し、かつ、前記チャンネルの
コンダクタンスが前記浮動ゲートによって制御される、
Ｐ形電界効果トランジスタと、前記Ｐチャンネル電界効
果トランジスタの前記チャンネルを前記制御ゲートに対
してバイアスするために前記Ｐチャンネル電界効果トラ
ンジスタに接続された閾値制御回路と、前記Ｐチャンネ
ル電界効果トランジスタの前記ソースと前記ドレインと
の間の導電状態に応答して前記制御ゲートに加える電圧
を制御する監視回路と、を有する、選択可能閾値電圧を
有する電界効果トランジスタ・メモリ・セル。
【００７４】（８）第７項において、前記Ｎチャンネル
・セルおよび前記Ｐチャンネル電界効果トランジスタが
Ｐ形半導体基板の中に作成される、前記メモリ・セル。
・セルおよび前記Ｐチャンネル電界効果トランジスタが
Ｐ形半導体基板の中に作成される、前記メモリ・セル。
【００７５】（９）第８項において、前記Ｐチャンネル
電界効果トランジスタが前記基板の中に作られたＮ形材
料のタンクの中に作成される、前記メモリ・セル。
電界効果トランジスタが前記基板の中に作られたＮ形材
料のタンクの中に作成される、前記メモリ・セル。
【００７６】（１０）第９項において、前記監視回路が
前記タンクと前記第２トランジスタの前記ソースとの間
の電位の差を区別をつけて検出する、前記メモリ・セ
ル。
前記タンクと前記第２トランジスタの前記ソースとの間
の電位の差を区別をつけて検出する、前記メモリ・セ
ル。
【００７７】（１１）第１導電形の半導体の層と、半導
体の前記層の中に作成された第１トランジスタであっ
て、前記層の中に作成された前記トランジスタのソース
領域およびドレイン領域が前記第１導電形とは反対の導
電形である第２導電形であり、かつ、チャンネル領域が
前記ソース領域を前記ドレイン領域から分離し、かつ、
薄い酸化物トンネル用窓が前記ドレイン領域に隣接した
前記チャンネル領域の上に作成された、前記第１トラン
ジスタと、前記層の中に作成された前記第２導電形のタ
ンク領域と、前記第１導電形と反対の導電形の前記タン
クの中に作成されかつ前記第１トランジスタから分離さ
れて配置され、かつ、チャンネル領域によって分離され
たソース領域およびドレイン領域を有する第２トランジ
スタであって、前記ソース領域および前記ドレイン領域
が前記第１導電形で作成されている、前記第２トランジ
スタと、前記第１トランジスタの前記チャンネルの上に
それからは絶縁されて配置された第１部分と、前記第２
トランジスタの前記チャンネルの上にそれからは絶縁さ
れて配置された第２部分とを有する浮動ゲートと、前記
浮動ゲートに隣接しているがそれからは絶縁されて配置
された制御ゲートであって、前記制御ゲートと前記第１
トランジスタの前記ドレインとに予め選定された電圧を
加えると前記トンネル用窓を通してのファウラ・ノルト
ハイム・トンネリングによって前記浮動ゲートを充電お
よび放電するように動作することができる、前記制御ゲ
ートと、前記第１トランジスタの前記ドレインに電圧を
供給するためのドレイン電圧制御回路と、前記第１トラ
ンジスタの前記ソースの電圧を監視し、かつ、前記第１
トランジスタの前記ソースの電位の変化に応答して前記
電圧制御回路によって電圧の供給を停止するように動作
することができる、第１監視回路と、を有する、前記浮
動ゲートの放電を制御するように動作することが可能
な、第１回路と、前記タンクに接続され、かつ、前記制
御ゲートに対して前記タンクをバイアスするように動作
することが可能な、閾値制御回路と、前記制御ゲートに
接続され、かつ、前記制御ゲートに電圧を供給するよう
に動作することが可能な、ゲート電圧制御回路と、前記
タンクに対して前記第２トランジスタの前記ソースの電
位を監視するために前記ゲート電圧制御回路に接続さ
れ、かつ、前記制御ゲートの電位に対する前記第２トラ
ンジスタの前記ソースの電位の変化に応答して前記ゲー
ト電圧制御回路によって前記制御回路への電圧の供給を
停止するように動作することができる、第２監視回路
と、を有する、前記浮動ゲートの充電を制御するように
動作することが可能な、第２回路と、を有する、セルの
書き込みサイクルおよび消去サイクルのうちの予め選定
されたサイクルの期間中前記セルの閾値電圧を設定する
ための装置を有する電気的消去可能・電気的プログラム
可能読み出し専用メモリ・セル。
体の前記層の中に作成された第１トランジスタであっ
て、前記層の中に作成された前記トランジスタのソース
領域およびドレイン領域が前記第１導電形とは反対の導
電形である第２導電形であり、かつ、チャンネル領域が
前記ソース領域を前記ドレイン領域から分離し、かつ、
薄い酸化物トンネル用窓が前記ドレイン領域に隣接した
前記チャンネル領域の上に作成された、前記第１トラン
ジスタと、前記層の中に作成された前記第２導電形のタ
ンク領域と、前記第１導電形と反対の導電形の前記タン
クの中に作成されかつ前記第１トランジスタから分離さ
れて配置され、かつ、チャンネル領域によって分離され
たソース領域およびドレイン領域を有する第２トランジ
スタであって、前記ソース領域および前記ドレイン領域
が前記第１導電形で作成されている、前記第２トランジ
スタと、前記第１トランジスタの前記チャンネルの上に
それからは絶縁されて配置された第１部分と、前記第２
トランジスタの前記チャンネルの上にそれからは絶縁さ
れて配置された第２部分とを有する浮動ゲートと、前記
浮動ゲートに隣接しているがそれからは絶縁されて配置
された制御ゲートであって、前記制御ゲートと前記第１
トランジスタの前記ドレインとに予め選定された電圧を
加えると前記トンネル用窓を通してのファウラ・ノルト
ハイム・トンネリングによって前記浮動ゲートを充電お
よび放電するように動作することができる、前記制御ゲ
ートと、前記第１トランジスタの前記ドレインに電圧を
供給するためのドレイン電圧制御回路と、前記第１トラ
ンジスタの前記ソースの電圧を監視し、かつ、前記第１
トランジスタの前記ソースの電位の変化に応答して前記
電圧制御回路によって電圧の供給を停止するように動作
することができる、第１監視回路と、を有する、前記浮
動ゲートの放電を制御するように動作することが可能
な、第１回路と、前記タンクに接続され、かつ、前記制
御ゲートに対して前記タンクをバイアスするように動作
することが可能な、閾値制御回路と、前記制御ゲートに
接続され、かつ、前記制御ゲートに電圧を供給するよう
に動作することが可能な、ゲート電圧制御回路と、前記
タンクに対して前記第２トランジスタの前記ソースの電
位を監視するために前記ゲート電圧制御回路に接続さ
れ、かつ、前記制御ゲートの電位に対する前記第２トラ
ンジスタの前記ソースの電位の変化に応答して前記ゲー
ト電圧制御回路によって前記制御回路への電圧の供給を
停止するように動作することができる、第２監視回路
と、を有する、前記浮動ゲートの充電を制御するように
動作することが可能な、第２回路と、を有する、セルの
書き込みサイクルおよび消去サイクルのうちの予め選定
されたサイクルの期間中前記セルの閾値電圧を設定する
ための装置を有する電気的消去可能・電気的プログラム
可能読み出し専用メモリ・セル。
【００７８】（１２）第１１項において、前記第１トラ
ンジスタの前記ソースおよび前記ドレインがＮ形材料で
作成され、かつ、前記第２トランジスタの前記ソースお
よび前記ドレインがＰ形材料で作成された、前記装置。
ンジスタの前記ソースおよび前記ドレインがＮ形材料で
作成され、かつ、前記第２トランジスタの前記ソースお
よび前記ドレインがＰ形材料で作成された、前記装置。
【００７９】（１３）第１２項において、前記第１トラ
ンジスタと前記第２トランジスタを分離する厚い酸化物
領域をさらに有する、前記装置。
ンジスタと前記第２トランジスタを分離する厚い酸化物
領域をさらに有する、前記装置。
【００８０】（１４）第１１項において、比較的大きな
表面領域を有する前記浮動ゲートの第３部分が前記制御
ゲートの同じ広がり領域部分と静電容量的に結合した、
前記装置。
表面領域を有する前記浮動ゲートの第３部分が前記制御
ゲートの同じ広がり領域部分と静電容量的に結合した、
前記装置。
【００８１】（１５）第１４項において、前記浮動ゲー
トと前記制御ゲートが前記厚い酸化物領域によってえら
れる表面領域の上で結合した、前記装置。
トと前記制御ゲートが前記厚い酸化物領域によってえら
れる表面領域の上で結合した、前記装置。
【００８２】（１６）第１１項において、前記第１監視
回路および前記第２監視回路が演算増幅器を用いた差動
増幅回路である、前記装置。
回路および前記第２監視回路が演算増幅器を用いた差動
増幅回路である、前記装置。
【００８３】（１７）Ｎチャンネルによって分離された
ソースおよびドレインを有する第１トランジスタと、前
記チャンネルの上にそれからは絶縁されて配置された浮
動ゲートと、前記ドレインに隣接して前記チャンネル内
に配置されたトンネル用窓と、前記浮動ゲートの上にそ
れからは絶縁されて配置された制御ゲートとを有する第
１トランジスタと、およびＰチャンネルによって分離さ
れたソースおよびドレインを有する第２トランジスタを
有し、かつ、前記Ｎチャンネルが前記第１トランジスタ
の前記浮動ゲートによって制御される、電気的消去可能
・電気的プログラム可能読み出し専用メモリ・セルの閾
値電圧を設定する方法であって、前記第１トランジスタ
の前記ドレインにドレイン書き込み電圧を供給する段階
と、前記第１トランジスタの前記制御ゲートに制御ゲー
ト書き込み電圧を供給する段階と、書き込み電圧を供給
する前記段階に応答して、電子を前記第１トランジスタ
の前記ドレインからファウラ・ノルトハイム・トンネリ
ングにより前記浮動ゲートへ流出させる段階と、前記第
２トランジスタの前記ドレインをアースする段階と、前
記第２トランジスタの前記ソースが浮動することを可能
にする段階と、前記閾値電圧を予め選定するために前記
第２トランジスタの前記チャンネルをバイアスする段階
と、前記第２トランジスタの前記ソースの電位を監視す
る段階と、前記第２トランジスタの前記ソースの電圧が
減少する時前記監視段階に応答して前記第１トランジス
タの前記制御ゲートへの電圧の供給を停止する段階と、
を有する、前記方法。
ソースおよびドレインを有する第１トランジスタと、前
記チャンネルの上にそれからは絶縁されて配置された浮
動ゲートと、前記ドレインに隣接して前記チャンネル内
に配置されたトンネル用窓と、前記浮動ゲートの上にそ
れからは絶縁されて配置された制御ゲートとを有する第
１トランジスタと、およびＰチャンネルによって分離さ
れたソースおよびドレインを有する第２トランジスタを
有し、かつ、前記Ｎチャンネルが前記第１トランジスタ
の前記浮動ゲートによって制御される、電気的消去可能
・電気的プログラム可能読み出し専用メモリ・セルの閾
値電圧を設定する方法であって、前記第１トランジスタ
の前記ドレインにドレイン書き込み電圧を供給する段階
と、前記第１トランジスタの前記制御ゲートに制御ゲー
ト書き込み電圧を供給する段階と、書き込み電圧を供給
する前記段階に応答して、電子を前記第１トランジスタ
の前記ドレインからファウラ・ノルトハイム・トンネリ
ングにより前記浮動ゲートへ流出させる段階と、前記第
２トランジスタの前記ドレインをアースする段階と、前
記第２トランジスタの前記ソースが浮動することを可能
にする段階と、前記閾値電圧を予め選定するために前記
第２トランジスタの前記チャンネルをバイアスする段階
と、前記第２トランジスタの前記ソースの電位を監視す
る段階と、前記第２トランジスタの前記ソースの電圧が
減少する時前記監視段階に応答して前記第１トランジス
タの前記制御ゲートへの電圧の供給を停止する段階と、
を有する、前記方法。
【００８４】（１８）第１７項において、前記第２トラ
ンジスタの前記チャンネルをバイアスする前記段階が前
記セルの閾値電圧を増大するために正電圧を供給する段
階を有する、前記方法。
ンジスタの前記チャンネルをバイアスする前記段階が前
記セルの閾値電圧を増大するために正電圧を供給する段
階を有する、前記方法。
【００８５】（１９）第１８項において、基板の中に作
成されたタンクに正電圧が供給され、かつ、前記タンク
の中に前記第２トランジスタが作成される、前記方法。
成されたタンクに正電圧が供給され、かつ、前記タンク
の中に前記第２トランジスタが作成される、前記方法。
【００８６】（２０）第１７項において、前記タンクに
供給される前記電圧が前記ゲート書き込み電圧から前記
セルの閾値電圧の要求された変化を減算した電圧に等し
い、前記方法。
供給される前記電圧が前記ゲート書き込み電圧から前記
セルの閾値電圧の要求された変化を減算した電圧に等し
い、前記方法。
【００８７】（２１）選択可能閾値電圧を有する電界効
果トランジスタ・メモリ・セルが半導体層１８の中に作
成される。Ｎチャンネル電気的消去可能・電気的プログ
ラム可能読み出し専用メモリ・セル１２が作成される。
このＮチャンネル電気的消去可能・電気的プログラム可
能読み出し専用メモリ・セル１２は、チャンネル２０に
よって分離されたソース１４およびドレイン１６と、ド
レイン１６に隣接して配置されたトンネリング窓２２
と、チャンネル２０に静電容量的に結合された浮動ゲー
ト２４および制御ゲート２６とを有する。Ｎチャンネル
・メモリ・セル１２は、制御ゲート２６およびドレイン
１６に電圧が加わると、ファウラ・ノルトハイム・トン
ネリングにより、浮動ゲート２４を充電および放電する
ように動作することができる。Ｐチャンネル電界効果ト
ランジスタ３０が作成される。このＰチャンネル電界効
果トランジスタ３０は、チャンネル３８によって分離さ
れたソース３４およびドレイン３６を有する。浮動ゲー
ト２４はチャンネル３８に隣接しているがそれからは絶
縁されて配置され、それにより、チャンネル３８のコン
ダクタンスが浮動ゲート２４によって制御される。制御
ゲート２６に対してＰチャンネル電界効果トランジスタ
３０のチャンネル３８をバイアスするために、閾値制御
回路７６がそなえられる。監視回路９０は、Ｐチャンネ
ル電界効果トランジスタ３０のソース３４とドレイン３
６との間の導電状態に応答して、制御ゲート２６への電
圧の供給を制御する。
果トランジスタ・メモリ・セルが半導体層１８の中に作
成される。Ｎチャンネル電気的消去可能・電気的プログ
ラム可能読み出し専用メモリ・セル１２が作成される。
このＮチャンネル電気的消去可能・電気的プログラム可
能読み出し専用メモリ・セル１２は、チャンネル２０に
よって分離されたソース１４およびドレイン１６と、ド
レイン１６に隣接して配置されたトンネリング窓２２
と、チャンネル２０に静電容量的に結合された浮動ゲー
ト２４および制御ゲート２６とを有する。Ｎチャンネル
・メモリ・セル１２は、制御ゲート２６およびドレイン
１６に電圧が加わると、ファウラ・ノルトハイム・トン
ネリングにより、浮動ゲート２４を充電および放電する
ように動作することができる。Ｐチャンネル電界効果ト
ランジスタ３０が作成される。このＰチャンネル電界効
果トランジスタ３０は、チャンネル３８によって分離さ
れたソース３４およびドレイン３６を有する。浮動ゲー
ト２４はチャンネル３８に隣接しているがそれからは絶
縁されて配置され、それにより、チャンネル３８のコン
ダクタンスが浮動ゲート２４によって制御される。制御
ゲート２６に対してＰチャンネル電界効果トランジスタ
３０のチャンネル３８をバイアスするために、閾値制御
回路７６がそなえられる。監視回路９０は、Ｐチャンネ
ル電界効果トランジスタ３０のソース３４とドレイン３
６との間の導電状態に応答して、制御ゲート２６への電
圧の供給を制御する。
【図１】本発明による選択可能閾値電圧を有する電気的
消去可能・電気的プログラム可能読み出し専用メモリ
（ＥＥＰＲＯＭ）の平面概要図。
消去可能・電気的プログラム可能読み出し専用メモリ
（ＥＥＰＲＯＭ）の平面概要図。
【図２】図１の線２−２に事実上沿ってとられた、本発
明による選択可能閾値電圧を有するＥＥＰＲＯＭセルの
横断面の拡大概要図。
明による選択可能閾値電圧を有するＥＥＰＲＯＭセルの
横断面の拡大概要図。
【図３】図１の線３−３に事実上沿ってとられた、本発
明によるＥＥＰＲＯＭセルの横断面概要図。
明によるＥＥＰＲＯＭセルの横断面概要図。
【図４】図１の線４−４に事実上沿ってとられた、本発
明によるＥＥＰＲＯＭの横断面概要図。
明によるＥＥＰＲＯＭの横断面概要図。
【図５】図１に示された実施例に用いられる第１監視回
路部分の詳細電気回路の概要図。
路部分の詳細電気回路の概要図。
【図６】図１に示された実施例に用いられる第２監視回
路部分の詳細電気回路の概要図。
路部分の詳細電気回路の概要図。
【図７】本発明によるＥＥＰＲＯＭセルの回路部分の電
気回路の概要図。
気回路の概要図。
１２ 第１トランジスタ ３２ タンク領域 ３０ 第２トランジスタ ２４ 浮動ゲート ２６ 制御ゲート ６８ 閾値制御回路 ９０ 監視回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 第１導電形の半導体層の中に作成され、
書き込み制御可能閾値電圧を有する、電気的消去可能・
電気的プログラミング可能読み出し専用メモリ・セルで
あって、 前記半導体層の中に作成された第１トランジスタのソー
ス領域およびドレイン領域が前記第１導電形と反対の導
電形である第２導電形であり、かつ、半導体層の中の前
記第１トランジスタのチャンネル領域が前記ソース領域
から前記ドレイン領域を分離している、前記第１トラン
ジスタと、 前記半導体層の中で前記第１トランジスタから分離され
て作成され、かつ、前記第２導電形で作成された、タン
ク領域と、 前記タンク領域の中に作成された前記第２トランジスタ
のソース領域およびドレイン領域が前記第１導電形であ
り、かつ、前記タンク領域の中の前記第２トランジスタ
のチャンネル領域が前記第２トランジスタの前記ソース
領域を前記第２トランジスタの前記ドレイン領域から分
離している、前記第２トランジスタと前記ソース領域お
よび前記ドレイン領域と、 前記第１トランジスタの前記チャンネル領域に隣接して
いるがそれからは絶縁された第１部分と前記第２トラン
ジスタの前記チャンネル領域に隣接しているがそれから
は絶縁された第２部分とを有する浮動ゲートであって、
前記浮動ゲートに予め定められた電圧を加えることによ
り前記チャンネル領域の閾値電圧を制御するように動作
することができる、前記浮動ゲートと、 前記浮動ゲートに隣接しているがそれからは絶縁されて
配置された制御ゲートであって、前記第１トランジスタ
の前記ドレインおよび前記制御ゲートに予め選定された
電圧を加えて前記浮動ゲートの帯電状態を制御するよう
に動作することができる、前記制御ゲートと、 前記制御ゲートに対して前記タンクの電位を変えるため
に接続された閾値制御回路と、 前記第２トランジスタの前記ソースの電位の変化に応答
して前記制御ゲートへの電圧の供給を制御するために接
続された監視回路と、 を有する書き込み制御可能閾値電圧をもつ前記電気的消
去可能・電気的プログラム可能読み出し専用メモリ・セ
ル。 - 【請求項２】 Ｎチャンネルによって分離されたソース
およびドレインを有する第１トランジスタと、前記チャ
ンネルの上にそれからは絶縁されて配置された浮動ゲー
トと、前記ドレインに隣接して前記チャンネル内に配置
されたトンネル用窓と、前記浮動ゲートの上にそれから
は絶縁されて配置された制御ゲートとを有する第１トラ
ンジスタと、およびＰチャンネルによって分離されたソ
ースおよびドレインを有する第２トランジスタとを有
し、かつ、前記Ｎチャンネルが前記第１トランジスタの
前記浮動ゲートによって制御される、電気的消去可能・
電気的プログラム可能読み出し専用メモリ・セルの閾値
電圧を設定する方法であって、 前記第１トランジスタの前記ドレインにドレイン書き込
み電圧を供給する段階と、 前記第１トランジスタの前記制御ゲートに制御ゲート書
き込み電圧を供給する段階と、 書き込み電圧を供給する前記段階に応答して、電子を前
記第１トランジスタの前記ドレインからファウラ・ノル
トハイム・トンネリングにより前記浮動ゲートへ流出さ
せる段階と、 前記第２トランジスタの前記ドレインをアースする段階
と、 前記第２トランジスタの前記ソースが浮動することを可
能にする段階と、 前記閾値電圧を予め選定するために前記第２トランジス
タの前記チャンネルをバイアスする段階と、 前記第２トランジスタの前記ソースの電位を監視する段
階と、 前記第２トランジスタの前記ソースの電圧が減少する時
前記監視段階に応答して前記第１トランジスタの前記制
御ゲートへの電圧の供給を停止する段階と、を有する、
前記方法。
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-
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- 1991-05-24 EP EP91108494A patent/EP0463378B1/en not_active Expired - Lifetime
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