JPH05135585A - メモリ・セルとそれを動作させる方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】セルの２つの動作モードに対して２重目的のト
ランジスタ対を利用して改良したメモリ・セルを提供す
る。 【構成】第１の動作モード又は非アクセス・モードの
間、トランジスタ対は切換え容量素子として動作し、ビ
ット線１４０と第１の節１２６の間及び反転ビット線１
５８と第２の節１３０の間に等価抵抗を作る。この非ア
クセス・モードの間、制御回路１１９がビット線１４０
及び反転ビット線１５８を高に保つ。第２の動作モード
又はアクセス・モードの間、各々のトランジスタ対が夫
々の通過トランジスタとして動作し、ビット線１４０を
第１の節１２６に接続すると共に、反転ビット線１５８
を第２の節１３０に接続し、この為交差結合されたトラ
ンジスタ１２０，１２２からデータを読取ったり、或い
はそれに書込むことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路、更に具体的
に云えば、メモリ・セル回路及びその動作に関する。

【０００２】

【従来の技術及び課題】現在のメモリ技術では、静止形
ランダムアクセス・メモリ（ＳＲＡＭ）セルは種々の回
路形式で構成することができる。こう云う回路は、所要
電力、電流の洩れ及び全体的な装置の寸法を最小限に抑
えながら、データ保持能力を持たせる様に構成される。
更に、回路の作り易さは最大にしなければならない。そ
の為、最小限の数の部品を用いてメモリ・セルを構成す
ると共に、集積回路の製造の困難さの影響を減らす様に
設計することが望ましい。従って、セルの中の部品毎
に、部品の寸法と、この部品に対する内部及び外部の両
方の接続も考慮される。現在の典型的なＳＲＡＭセルは
４Ｔ−２Ｒ形式で構成される。この形式に用いられる２
つの抵抗は抵抗素子又は切換えキャパシタの何れかで構
成することができ、これらは等価抵抗となる様に利用さ
れる。４Ｔ−２Ｒセルはこじんまりしているが、セルの
一部分として構成された通過トランジスタは寸法が重要
である。これは、セルの残りのトランジスタは、通過ト
ランジスタの寸法に正比例する寸法で構成しなければな
らないからである。その結果、通過トランジスタに予定
の寸法を選ぶと、必然的にセル内の残りのトランジスタ
に対する一層大きな寸法が決まる。従って、一層大きな
トランジスタ及びそれに対する抵抗をセルの中に設けな
ければならないので、装置の寸法及び所要電力が増加し
て望ましくない。更に、大きな抵抗は比較的小さい面積
内に大きな抵抗値を必要とし、その為従来公知の別の問
題を招く。

【０００３】切換え容量性抵抗を用いて、別の４Ｔ−２
Ｒセルを構成することができる。この装置は、セル形式
を完成するのに合計８個のトランジスタを必要とする。
即ち、切換え容量性抵抗を使うと、合計８個のトランジ
スタを必要とすると共に、これらのトランジスタのゲー
ト、ソース及びドレインに対する多数の接続を必要とす
る。各々の外部接続は装置に対する接点を必要とし、従
って装置上により多くの表面積を使い、更に困難で周囲
に影響のある相互接続部製造方法を必要とすることがあ
る。その結果、装置の寸法が増加し、それに伴って装置
の静電容量と、過大な外部接続に伴うその他の問題も増
える。

【０００４】従って、最小限の数の装置及び関連した相
互接続部を用い、消費電力が極く少なく、小さな面積内
に構成することができる様なメモリ・セルに対する要望
がある。

【０００５】

【課題を解決するための手段及び作用】この発明では、
従来のメモリ・セル装置に伴う欠点及び問題を実質的に
なくすか防止する様なメモリ・セル回路及びその動作を
提供する。

【０００６】この発明に従って構成されたメモリ・セル
は、データ値を記憶する記憶装置と、記憶装置の第１の
節に結合された第１の直列トランジスタ対と、記憶装置
の第２の節に結合された第２の直列トランジスタ対とで
構成される。第１及び第２の両方の直列トランジスタ対
は、第１のモードでは、夫々第１及び第２の節の電圧を
引上げる様に作用し得る。更に、第１及び第２の直列ト
ランジスタ対は、第２のモードでは、記憶装置の読取／
書込みの為、夫々第１及び第２の節に対する電気的なア
クセスができる様に作用し得る。

【０００７】この発明のメモリ・セルの別の一面は、第
１のモードの間、第１の直列トランジスタ対のトランジ
スタに重ならない形でクロック作用を行なうクロック回
路を含む。更に、このクロック回路は、第１のモードの
間、第２の直列トランジスタ対のトランジスタを重なら
ない形でクロック動作させる様に作用し得る。更にこの
発明は、第１のモードの間、第１及び第２の両方の直列
トランジスタ対に予定の電圧を供給する供給回路を含
む。この発明では、第２のモードの間、各々の直列トラ
ンジスタ対を導電させる制御回路も設けることができ
る。

【０００８】この発明は従来のメモリ・セル形式に比べ
て多数の技術的な利点がある。この発明に従って構成さ
れたメモリ・セルは、効率のよいデータ記憶及び再生を
行なうのに使われる装置の数が極く少ない。この発明の
切換え静電容量形式は、抵抗の必要性がなくなったこと
により、洩れ電流を補償する為の抵抗値が制御可能であ
ることと装置の製造が容易になると云う技術的な利点を
持つ。更に、消費電力が減少し、温度変化による電流の
洩れを補償する抵抗値が可変であると云う技術的な利点
がある。更に、第１及び第２のモードの間、独立の機能
を果たす為に直列トランジスタ対を使ったことにより、
必要なトランジスタの数が減少すると共に、それに対応
して装置の寸法が縮小すると云う技術的な利点がある。
その結果、装置の静電容量が減少し、この発明に従って
構成されたメモリ・セルのアレイの詰込み密度を最大に
することができると云う技術的な利点がある。

【０００９】この発明並びにその利点が更によく理解さ
れる様に、次に図面について説明する。

【００１０】

【実施例】図１は従来のメモリ・セルを全体的に１０で
示す。メモリ・セル１０が、ドレイン１４、ソース１６
及びゲート１８を持つ第１のトランジスタ１２、及びド
レイン２２、ソース２４及びゲート２６を持つ第２のト
ランジスタ２０で構成された記憶装置を含む。第１及び
第２のトランジスタ１２，２０が交差結合形式に接続さ
れている。即ち、第１のトランジスタ１２のゲート１８
が第２のトランジスタ２０のドレイン２２に接続され
る。第２のトランジスタ２０に対するこの第１のトラン
ジスタ１２のゲート・ドレイン接続が、第１の節２８を
定める。同様に、第２のトランジスタ２０のゲート２６
が第１のトランジスタ１２のドレイン１４に接続され
る。第１のトランジスタ１２に対する第２のトランジス
タ２０のこのゲート・ドレイン接続が、第２の節３０を
定める。第１及び第２のトランジスタ１２，２０のソー
ス１６，２４が一緒に接続され、更にアースに接続され
ている。

【００１１】更にメモリ・セル１０が、ドレイン３４、
ソース３６及びゲート３８を持つ第１の通過トランジス
タ３２を含む。同様に、メモリ・セル１０が、ドレイン
４２、ソース４４及びゲート４６を持つ第２の通過トラ
ンジスタ４０を含む。通過トランジスタ３２，４０のソ
ース３６，４４が夫々第２及び第１の節３０，２８に接
続される。通過トランジスタ３２，４０のゲート３８，
４６が一緒に接続され、ワード線４８に接続される。第
１の通過トランジスタ３２のドレイン３４がビット線５
０に接続される。第２の通過トランジスタ４０のドレイ
ン４２が反転ビット線５２に接続される。第１及び第２
の節２８，３０が、夫々抵抗５４，５６を介して、供給
電圧Ｖ_ddに接続される。

【００１２】書込み付能（イネーブル）トランジスタ５
８がソース６０、ゲート６２及びドレイン６４を持って
いる。書込み付能トランジスタ５８のソース６０がビッ
ト線５０に接続される。書込み付能トランジスタ５８の
ゲート６２が、ＷＥと記した書込み付能（イネーブル）
信号を受取る様に作用し得る。同様に、第２の書込み付
能（イネーブル）トランジスタ６６がソース６８、ゲー
ト７０及びドレイン７２を持つ。ソース６８が反転ビッ
ト線５２に接続される。第２の書込み付能トランジスタ
６６のゲート７０が、書込み付能信号を反転したものを
受取る様に作用し得る。書込み付能トランジスタ５８，
６６のドレイン６４，７２がアースに接続される。ビッ
ト線５０及び反転ビット線５２は共にセンスアンプ７４
にも接続される。センスアンプ７４はデータを受取る入
力７６と、データを出力する出力７８を持っている。書
込み付能トランジスタ５８，６６をセル１０の一部分と
して示したが、複数個のセルをアレイに接続し、アレイ
の各列に一対の書込み付能トランジスタを接続すること
ができることは公知であることを承知されたい。

【００１３】全般的にメモリ・セル１０の動作は次の通
りである。メモリ・セル１０が異なる２つのモードで動
作する。第１のモードは非アクセス・モード又は記憶モ
ードであり、この時メモリ・セル１０は２進１又は０の
何れかを表わすデータ値を保持する。メモリ・セル１０
の第２の動作モードはアクセス・モードであり、この時
メモリ・セル１０から２進情報を読取るか又はそれに書
込む。

【００１４】非アクセス又は記憶モードでは、ワード線
信号及び対応するワード線４８は低である。従って、第
１及び第２の通過トランジスタ３２，４０は非導電状態
にあり、従って交差結合されたトランジスタ１２，２０
がビット線５０及び反転ビット線５２から実効的に隔離
されている。このモードでは、メモリ・セル１０が記憶
する２進値に応じて、第１のトランジスタ１２又は第２
のトランジスタ２０の何れかがオンであり、反対側のト
ランジスタはオフである。例えば、第１のトランジスタ
１２がオンで、第２のトランジスタ２０がオフである場
合を考える。第１のトランジスタ１２がオンであると、
第２の節３０がトランジスタ１２を介して実効的にアー
スに結合される。従って、第２の節３０に接続された第
２のトランジスタ２０のゲート２６は低であり、この為
第２のトランジスタ２０を非導電状態に保つ。第２のト
ランジスタ２０が非導電状態であると、第１のトランジ
スタ１２のゲート１８は抵抗５４を介して供給電圧Ｖ_dd
に結合される。

【００１５】抵抗５４の抵抗値は、上に述べた例で、第
１のトランジスタ１２を導電状態に保つ為に、第１の節
２８及び第１のトランジスタ１２のゲート１８に十分な
電圧が保たれる様に選ばれる。然し、公知の様に、電流
がゆっくりと第１の節２８から洩れ、従って、抵抗５４
の抵抗値は、第１の節２８から漏れる電流を補償する為
に、電源電圧から十分な電流を取出すことができる様に
する為、適当な抵抗値に選ばなければならない。更に、
温度上昇に伴う抵抗値の増加に対処する為、抵抗５４の
抵抗値は、温度の変動があっても、この例のモードの
間、第１の節２８に十分な電流が供給される様に選ばな
ければならない。メモリ・セル１０が対称的な構造であ
る為、抵抗５６の選び方も抵抗５４と同じであり、従っ
てセルはこの正反対の形で、即ち第２のトランジスタ２
０が導電し、第１のトランジスタ１２が導電しない様な
形で動作することができる。

【００１６】従来のメモリ・セル１０に関係する従来公
知の別の問題は、温度上昇の影響である。特に、メモリ
・セル１０の節２８，３０に関係する洩れ電流が、温度
上昇と共に増加する。従って、高い温度での動作の間、
増加した洩れ電流を補償する為に、節２８，３０に一層
多量の電流を供給することが望ましい。然し、抵抗５
４，５６は典型的には、温度上昇と共に抵抗値が増加す
る材料で作られており、従って、温度が上昇した時、節
２８，３０に供給する電流を増加するのではなく、減少
させる。この問題を解決しようとして、従来の解決策
は、抵抗５４，５６の公称温度の抵抗値を減少して、高
い温度での第１のモードでの動作の間、夫々節２８，３
０に適切な電流が保証される様にしていた。この様に公
称抵抗値を減少することは、メモリ・セル１０の温度動
作範囲を拡げようとして、消費電力を全体的に増加する
ことにつながる。

【００１７】メモリ・セル１０の第２のモード又はアク
セス・モードの間、ワード線４８のワード線信号が高で
あって、通過トランジスタ３２，４０を導電させる。そ
の結果、第１及び第２の節２８，３０が通過トランジス
タ４０，３２を介して夫々反転ビット線５２、ビット線
５０に接続される。一旦この接続ができると、メモリ・
セル１０にデータを書込むこともできるし、或いはその
代わりにそこからデータを読取ることができる。

【００１８】通過トランジスタ３２，４０が導電してい
る第２のモードの間、メモリ・セル１０に書込む為、入
力７６からデータをセンスアンプ７４に転送する。セン
スアンプ７４が、公知の様に、夫々書込み付能トランジ
スタ５８，６６のゲート６２，７０に相補形の信号を供
給する。従って、書込み付能信号が印加されて、ビット
線５０又は反転ビット線５２の何れかを選択的にアース
する。その結果、交差結合のトランジスタ１２，２０は
現在の状態に保たれるか、或いは交代的な状態に切換え
ることができる。メモリ・セル１０からデータを読取る
為、センスアンプ７４がビット線５０及び反転ビット線
５２の信号の相対的な振幅を感知し、公知の様に、出力
７８からデータ出力を発生する。

【００１９】従って、メモリ・セル１０はデータの記憶
／再生を行なう４Ｔ−２Ｒ形式になる。４つのトランジ
スタしか必要としないが、セルの中に設けられる抵抗の
為、全体的な装置の寸法が増大する。更に、抵抗を含め
たことにより、製造が複雑になり、そのコストが高くな
る。

【００２０】図２は全体を８０で示した従来のトランジ
スタ８個のメモリ・セルを示す。図２のメモリ・セル８
０は図１のメモリ・セル１０と同様であり、従って両方
のメモリ・セルの同様な部分には同じ参照数字を用いて
いる。然し、メモリ・セル１０の抵抗５４，５６は、メ
モリ・セル８０内では、夫々切換え容量装置に置換えら
れている。抵抗５４に置換わる切換え容量装置はドレイ
ン８４、ソース８６及びゲート８８を持つ第１のトラン
ジスタ８２と、ドレイン９２、ソース９４及びゲート９
６を持つ第２のトランジスタ９０とで構成されている。
第１のトランジスタ８２のソース８６が第２のトランジ
スタ９０のドレイン９２に接続される。この接続部が更
に寄生キャパシタ９８（破線で示す）に接続され、この
キャパシタが更に装置の基板に接続される。典型的に
は、基板は図示の様に、即ちアースに接続される。寄生
キャパシタ９８は、基板以外の共通の節に接続してもよ
いことを承知されたい。更に、キャパシタ９８は、接合
静電容量以外の節の別の寄生静電容量を表わすものであ
ってよい。

【００２１】上に説明したのと同様に、図１に示したメ
モリ・セル１０の抵抗５６は、図２では、トランジスタ
２個の切換え容量形式に置換えられている。この形式
は、ドレイン１０２、ソース１０４及びゲート１０６を
持つ第３のトランジスタ１００を含む。更に、この切換
え容量形式は、ドレイン１１０、ソース１１２及びゲー
ト１１４を持つ第４のトランジスタ１０８を含む。第３
のトランジスタ１００のソース１０４が第４のトランジ
スタ１０８のドレイン１１０に接続される。更に、この
接続部が寄生キャパシタ１１６（破線で示す）に接続さ
れ、この寄生キャパシタ９８が、典型的にはアースに接
続された装置の基板に更に接続されているが、寄生キャ
パシタ９８について述べた様に、共通の節に接続しても
よい。夫々トランジスタ８２，１００のドレイン８４，
１０２が電源電圧Ｖ_ddに接続される。トランジスタ８
２，１００のゲート８８，１０６が互いに接続され、第
１のクロック信号φ１を受取る様に作用し得る。同様
に、トランジスタ９０，１０８のゲート９６，１１４が
接続され、第２のクロック信号φ２を受取る様に作用し
得る。

【００２２】メモリ・セル８０は、図１のメモリ・セル
１０について述べたのと同じ２つのモードで動作する。
第２のモード又はアクセス・モードは、図１のメモリ・
セル１０について述べたのと同じである。然し、第１の
モードでは、第１及び第２のトランジスタ８２，９０
と、第３及び第４のトランジスタ１００，１０８とで構
成された夫々のトランジスタ対が、図１に示した抵抗５
４，５６の抵抗値と等価の抵抗になる。特に、公知の様
に、第１及び第２のトランジスタ８２，９０と、寄生キ
ャパシタ９８の静電容量との組合せは、その抵抗値を次
の式で近似することができる様な形でクロック動作を行
なわせることができる。

【数１】 Ｒ＝１／ｆＣ (1) ここでＲは切換えトランジスタ対の等価抵抗であり、ｆ
はクロック信号φ１及びφ２の周波数であり、Ｃは寄生
キャパシタ９８の静電容量である。

【００２３】同様に、第３及び第４のトランジスタ１０
０，１０８はこの式(1) の通りの等価抵抗を持つ様に動
作する。特に、クロック信号φ１及びφ２は重ならない
クロック信号であり、或る時点ではトランジスタ８２，
１００を導電させ、別の時点ではトランジスタ９０，１
０８を導電させる。この様な交互のスイッチングによ
り、第１の時点の間の電荷が電源電圧Ｖ_ddからトランジ
スタ８２，１００を介して夫々寄生キャパシタ９８，１
１６に転送される。その後、φ１が低、φ２が高とな
り、トランジスタ９０，１０８を導電させる。この導電
状態の間、電荷が寄生キャパシタ９８，１１６から夫々
節２８，３０へ通過することができる。従って、交互に
切換えられるトランジスタ対を使うことによって、等価
抵抗が達成される。この等価抵抗は、図１について述べ
た抵抗５４，５６と同じ目的を達成することに注意され
たい。

【００２４】従って、図２のメモリ・セル８０は、図１
について述べた大きな抵抗の必要をなくしたメモリ装置
になる。然し、図１のメモリ・セルに４個のトランジス
タが必要であったのに比べて、（書込み付能トランジス
タ５８，６６を除外して）合計６個のトランジスタを必
要とする為、その兼合いが問題である。更に、図２のメ
モリ・セル８０は、追加したトランジスタの間の相互接
続を必要とし、メモリ・セルの通過トランジスタに対す
るビット線及びワード線の別々の接続がある。この発明
は、必要な相互接続の数を最小限にしながら、セルの中
で使うトランジスタの数を最小限に抑える。

【００２５】図３はこの発明に従って構成され、動作す
るメモリ・セル１１８，制御回路１１９及びセンスアン
プ１９２を示す。メモリ・セル１１８は第１のトランジ
スタ１２０及び第２のトランジスタ１２２を含む一対の
交差結合したトランジスタを有する。好ましい実施例で
は、第１及び第２のトランジスタ１２０，１２２はｎチ
ャンネル形トランジスタである。第１のトランジスタ１
２０のソース１２４が第１の節１２６に接続される。第
１のトランジスタ１２０のゲート１２８が第２の節１３
０に接続される。第１のトランジスタ１２０のドレイン
１３２がアースに接続される。第２のトランジスタ１２
２が第１のトランジスタ１２０と交差結合される。従っ
て、第２のトランジスタ１２２のソース１３４が第２の
節１３０に接続され、これが第１のトランジスタ１２０
のゲート１２８に接続されている。第２のトランジスタ
１２２のゲート１３６が第１の節１２６に接続される。
第２のトランジスタ１２２のドレイン１３８がアースに
接続される。

【００２６】第１の節１２６が直列接続の一対のトラン
ジスタ１４２，１４４を介してビット線１４０に接続さ
れる。好ましい実施例では、トランジスタ１４２，１４
４はｎチャンネル形トランジスタである。寄生静電容量
１４５（破線で示す）がトランジスタ１４２，１４４と
装置の基板との間にある。寄生静電容量１４５は基板以
外の共通の節に接続してもよい。更に、寄生静電容量１
４５は、接合静電容量以外の別の節の寄生静電容量を表
わすものであってよい。典型的には、この静電容量は図
示の様に、即ちアースに接続されている。トランジスタ
１４２のソース１４６がビット線１４０に接続される。
トランジスタ１４２のゲート１４８がクロック信号φ１
を受取る様に接続される。トランジスタ１４２のドレイ
ン１５０がトランジスタ１４４のソース１５２に接続さ
れる。トランジスタ１４４のゲート１５４がクロック信
号φ２に接続される。トランジスタ１４４のドレイン１
５６が第１の節１２６に接続される。

【００２７】第２の節１３０が一対の直列トランジスタ
１６０，１６２によって反転ビット線１５８に接続され
る。好ましい実施例では、トランジスタ１６０，１６２
はｎチャンネル形トランジスタである。寄生静電容量１
６３（破線で示す）がトランジスタ１６０，１６２と装
置の基板との間にある。寄生静電容量１６３は、静電容
量１４５と同じ様に、装置の基板以外の共通の節に接続
してもよく、接合静電容量以外の節の静電容量で構成し
てもよい。トランジスタ１６２のソース１６４が反転ビ
ット線１５８に接続される。トランジスタ１６２のゲー
ト１６６がクロック信号φ１に接続される。トランジス
タ１６２のドレイン１６８がトランジスタ１６０のソー
ス１７０に接続される。トランジスタ１６０のゲート１
７２がクロック信号φ２に接続される。トランジスタ１
６０のドレイン１７４が第２の節１３０に接続される。

【００２８】ビット線１４０及び反転ビット線１５８に
は夫々書込み付能（イネーブル）トランジスタ１７６，
１７８が付設されている。特に、書込み付能トランジス
タ１７６のソース１８０がビット線１４０に接続され
る。書込み付能トランジスタ１７６のゲート１８２が書
込み付能信号（ＷＥ）を受取る様に接続される。書込み
付能トランジスタ１７６のドレイン１８４がアースに接
続される。同様に、書込み付能トランジスタ１７８が反
転ビット線１５８に接続されたソース１８６を有する。
ゲート１８８が反転書込み付能信号を受取る様に接続さ
れる。書込み付能トランジスタ１７８のドレイン１９０
がアースに接続される。

【００２９】ビット線１４０及び反転ビット線１５８の
両方が、前に図１及び図２について述べたのと同様に、
センスアンプ１９２に接続される。この為、センスアン
プ１９２がデータを受取る入力１９４及びデータを出力
する出力１９６を有する。

【００３０】メモリ・セル１１８の動作は次の通りであ
る。メモリ・セル１１８は、全般的に、図１及び図２に
ついて述べたのと同じ相異なる２つのモードで動作す
る。即ち、第１のモードは非アクセス又は記憶モードで
あって、この時メモリ・セル１１８はデータ値を保持し
ている。メモリ・セル１１８の第２の動作モードはアク
セス・モードであって、メモリ・セル１１８から２進情
報を読取るか又は書込む。

【００３１】非アクセス又は記憶モードでは、トランジ
スタ１４２，１４４の対とトランジスタ１６０，１６２
の対が夫々切換え容量形式として動作する。特に、この
モードの間、制御回路１１９によってクロック信号φ１
及びφ２が交番になる様にし、クロック信号φ１が高で
ある間はクロック信号φ２が低、又はその逆になる様に
する。従って、クロック信号φ１が高である時、トラン
ジスタ１４２，１６２がオンであり、トランジスタ１４
４，１６０がオフである。その後、クロック信号が逆に
なり、φ２が高になって、トランジスタ１４４，１６０
をターンオンし、φ１が低になってトランジスタ１４
２，１６２をターンオフする。こうして、ビット線１４
０と第１の節１２６の間、及び反転ビット線１５８と第
２の節１３０の間に接続された夫々のトランジスタの対
が、次の式で表わされる様な等価抵抗を持つ。

【数２】 Ｒ＝１／ｆＣ (2) ここでＲは切換えトランジスタ対の等価抵抗、ｆはクロ
ック信号φ１，φ２の周波数、Ｃは寄生キャパシタ１４
５又は１６３の静電容量である。

【００３２】従って、上に述べた所から、非アクセス動
作モードの間、トランジスタ１４２，１４４とトランジ
スタ１６０，１６２を含む夫々のトランジスタ対が、ビ
ット線１４０と第１の節１２６の間、及び反転ビット線
１５８と第２の節１３０の間に等価抵抗を作ることが分
かる。更に、非アクセス・モードの間、制御回路１１９
がビット線１４０及び反転ビット線１５８の両方を供給
電圧Ｖ_ddに接続する。従って、電荷を線１４０，１５８
から切換えトランジスタ対を介して夫々第１及び第２の
節１２６，１３０に転送することができる。

【００３３】この発明のメモリ・セル１１８の切換えト
ランジスタ対は、更に、図１について述べた温度／洩れ
電流の問題を解決する様に動作させることができる。前
に述べた様に、従来のメモリ・セルは、温度上昇に伴っ
て電流の洩れの増加を招く。この洩れを補償しようとし
て、抵抗値を調節しているが、これは全体的な消費電力
が増加する点で兼合いである。この発明のメモリ・セル
１１８は、第１のモードの間、温度制御のクロック周波
数を利用することができる。特に、クロック信号φ１及
びφ２に対する温度依存性のクロック周波数制御回路を
設けて、温度上昇並びにそれに対応する洩れ電流の増加
を補償することができる。具体的に云うと、制御回路
は、温度が上昇するにつれて、クロック信号φ１，φ２
の周波数を高くする。式(2) から分かる様に、周波数が
増加すると、夫々線１４０，１５８と節１２６，１３０
の間の等価抵抗が減少する。その結果、温度上昇と共
に、節１２６，１３０に対する電流の供給が増加し、余
分の電流の洩れを補償する。従って、この発明は、低い
温度に於ける小さい消費電力を犠牲にせずに、温度の広
い動作範囲を持つと云う別の利点を提供する。

【００３４】第２の動作モード又はアクセス・モードで
は、トランジスタ１４２，１４４及びトランジスタ１６
０，１６２を含む各々のトランジスタ対が、図２につい
て述べたのと同様に、通過トランジスタとして動作す
る。特に、アクセス・モードの間、クロック信号φ１及
びφ２は、制御回路１１９により、共に高電位に保たれ
る。従って、各々のトランジスタ１４２，１４４，１６
０，１６２が導電する。従って、第１の節１２６がビッ
ト線１４０に接続され、第２の節１３０が反転ビット線
１５８に接続される。制御回路１１９は最早ビット線１
４０及び反転ビット線１５８をＶ_ddに保たない。その代
わりに、アクセス・モードの間、メモリ・セル１１８の
読取／書込みの為、公知の様に、線１４０，１５８がセ
ンスアンプ１９２によって制御される。従って、アクセ
ス・モードの間、ビット線１４０、反転ビット線１５８
及びセンスアンプ１９２を利用して、データをセルに書
込むことができるし或いはそれから読取ることができ
る。

【００３５】以上の説明から、この発明が、トランジス
タ１４２，１４４及びトランジスタ１６０，１６２を含
む２重目的のトランジスタ対を有するメモリ・セルを提
供したことが理解されよう。各々のトランジスタ対は、
メモリ・セルの全体的に２つの動作モードの間、異なる
作用を果す。特に、非アクセス動作モードの間、各々の
トランジスタ対は、夫々のビット線とメモリ・セルの節
の間に等価抵抗を作る。第２の動作モード又はアクセス
・モードの間、各々のトランジスタ対が等価的な通過ト
ランジスタとして動作し、メモリ・セルから読取る為又
は書込む為のアクセスを行なう。この様にトランジスタ
対が２重の作用を持つことにより、トランジスタ対が果
す２つの機能の各々に対し、セルに伴って改善された利
点が得られる。例えば、第１のトランジスタが等価抵抗
として動作する第１のモードの間、切換えトランジスタ
対を使うことによって、小さな面積内に抵抗を作ること
を必要とせずに、装置の寸法を縮小すると共に、抵抗を
実現することができる。第２の動作モード又はアクセス
・モードの間、同じトランジスタ対を通過トランジスタ
として利用することにより、セルのトランジスタの数が
全体として減少する。更に、各々のセルと電源電圧に対
する独立の外部接続が不必要であり、従って、外部接続
の数が目立って減少する。この様に外部接続が少なくな
ることにより、装置の効率が高くなり、装置の寸法及び
洩れが減少し、装置が製造し易くなると共に、そのコス
トが改善される。

【００３６】この発明を詳しく説明したが、特許請求の
範囲を逸脱せずに、これに対して種々の置換え、変更及
び取換えを行なうことができることは云うまでもない。

【００３７】以上の説明に関連して、この発明は更に下
記の実施態様を有する。 (1) データ値を記憶する記憶装置と、該記憶装置の第
１の節に結合されていて、第１のモードでは前記第１の
節の電圧を引上げると共に、第２のモードでは前記記憶
装置の読取／書込みの為に前記第１の節に対する電気的
なアクセスを行なう様に作用し得る第１の直列トランジ
スタ対と、前記記憶装置の第２の節に結合されていて、
第１のモードでは前記第２の節の電圧を予定の電圧レベ
ルまで引上げると共に第２のモードでは前記記憶装置の
読取／書込みの為に前記第２の節に対する電気的なアク
セスを行なう様に作用し得る第２の直列トランジスタ対
とを有するメモリ・セル。

【００３８】(2) (1) 項に記載したメモリ・セルに於
て、記憶装置が交差結合されたトランジスタの対で構成
され、第１の節が交差結合されたトランジスタの対の第
１のトランジスタのゲートで構成され、第２の節が交差
結合されたトランジスタの対の第２のトランジスタのゲ
ートで構成されるメモリ・セル。

【００３９】(3) (1) 項に記載したメモリ・セルに於
て、第１の直列トランジスタ対が、ソース、ドレイン及
びゲートを持ち、該ソースが第１のアクセス線に接続し
得る様になっていて、前記ゲートが第１の制御信号を受
取り得る様になっている第１のトランジスタと、ソー
ス、ドレイン及びゲートを持ち、該ソースが前記第１の
トランジスタのドレインに結合され、該ゲートが第２の
制御信号を受取る様に作用することができ、該ドレイン
が前記第１の節に結合された第２のトランジスタとで構
成されているメモリ・セル。

【００４０】(4) (3) 項に記載したメモリ・セルに於
て、第２の直列トランジスタ対が、ソース、ドレイン及
びゲートを持ち、該ソースが第２のアクセス線に接続し
得ると共に、該ゲートが第１の制御信号を受取り得る第
３のトランジスタと、ソース、ドレイン及びゲートを持
ち、該ソースが第３のトランジスタのドレインに結合さ
れ、該ゲートが第２の制御信号を受取り得ると共に、該
ドレインが第２の節に結合されている第４のトランジス
タとで構成されているメモリ・セル。

【００４１】(5) (4) 項に記載したメモリ・セルに於
て、第１，第２，第３及び第４のトランジスタの各々が
ｎチャンネル形トランジスタで構成されるメモリ・セ
ル。

【００４２】(6) (1) 項に記載したメモリ・セルに於
て、第１のモードの間、第１の直列トランジスタ対のト
ランジスタに、重ならない形でクロック動作を行なわせ
るクロック回路を有するメモリ・セル。

【００４３】(7) (6) 項に記載したメモリ・セルに於
て、前記クロック回路が、第１のモードの間、第２の直
列トランジスタ対のトランジスタに、重ならない形でク
ロック動作を行なわせる様に作用し得るメモリ・セル。

【００４４】(8) (1) 項に記載したメモリ・セルに於
て、第１のモードの間、第１及び第２の両方の直列トラ
ンジスタ対に予定の電圧レベルを供給する供給回路を有
するメモリ・セル。

【００４５】(9) (1) 項に記載したメモリ・セルに於
て、第２のモードの間、各々の直列トランジスタ対を導
電させる導電回路を有するメモリ・セル。

【００４６】(10) (1) 項に記載したメモリ・セルに於
て、前記第１の直列トランジスタ対及び前記第２の直列
トランジスタ対のトランジスタに、温度上昇と共に高く
なる周波数でクロック動作を行なわせる温度依存性クロ
ック回路を有するメモリ・セル。

【００４７】(11) データ値を記憶する交差結合された
トランジスタ対と、前記記憶装置の第１の節に結合さ
れ、第１のモードでは、前記第１の節に予定の電圧レベ
ルを転送することによって、前記第１の節の電圧を引上
げる様に作用し得ると共に、第２のモードでは、記憶装
置の読取／書込みの為に前記第１の節に対する電気的な
アクセスを行なう様に作用し得る第１の直列トランジス
タ対と、前記記憶装置の第２の節に結合されていて、第
１のモードでは、前記第２の節に予定の電圧を転送する
ことによって前記第２の節の電圧を引上げ、第２のモー
ドでは、記憶装置の読取／書込みの為に前記第２の節に
対する電気的なアクセスをする様に作用し得る第２の直
列トランジスタ対と、前記第１のモードの間、前記第１
及び第２のトランジスタ対のトランジスタに、重ならな
い形で交互にクロック動作を行なわせるクロック回路
と、前記第１のモードの間、前記第１及び第２の両方の
トランジスタ対に予定の電圧を供給する供給回路と、前
記第２のモードの間、各々のトランジスタ対を導電させ
る導電回路とを有するメモリ・セル。

【００４８】(12) (11)項に記載したメモリ・セルに於
て、第１の節が交差結合されたトランジスタ対の第１の
トランジスタのゲートで構成され、第２の節が交差結合
されたトランジスタ対の第２のトランジスタのゲートで
構成されるメモリ・セル。

【００４９】(13) (11)項に記載したメモリ・セルに於
て、第１の直列トランジスタ対が、ソース、ドレイン及
びゲートを持ち、該ソースが第１のアクセス線に接続し
得ると共に前記ゲートが第１の制御信号を受取り得る第
１のトランジスタと、ソース、ドレイン及びゲートを持
ち、該ソースが前記第１のトランジスタのドレインに結
合され、該ゲートが第２の制御信号を受取る様に作用し
得ると共に、該ドレインが第１の節に結合された第２の
トランジスタとで構成され、前記第２の直列トランジス
タ対が、ソース、ドレイン及びゲートを持ち、該ソース
が第２のアクセス線に接続し得ると共に、該ゲートが前
記第１の制御信号を受取る様に作用し得る第３のトラン
ジスタと、ソース、ドレイン及びゲートを持ち、該ソー
スが前記第３のトランジスタのドレインに結合され、該
ゲートが前記第２の制御信号を受取る様に作用し得ると
共に、該ドレインが前記第２の節に結合されている第４
のトランジスタとで構成されているメモリ・セル。

【００５０】(14) (13)項に記載したメモリ・セルに於
て、前記第１，第２，第３及び第４のトランジスタの各
々がｎチャンネル形トランジスタで構成されているメモ
リ・セル。

【００５１】(15) (11)項に記載したメモリ・セルに於
て、前記クロック回路が、前記第１の直列トランジスタ
対及び第２のトランジスタ対のトランジスタに、温度上
昇と共に高くなる周波数でクロック動作をさせる温度依
存性クロック回路で構成されるメモリ・セル。

【００５２】(16) 記憶装置を有するメモリ・セルを動
作させる方法に於て、前記記憶装置の第１の節に結合さ
れた第１の直列トランジスタ対を第１のモードで動作さ
せて前記第１の節の電圧を引上げ、第２のモードでは、
前記記憶装置の読取／書込みの為に前記第１の節に対す
る電気的なアクセスをする様に前記第１の直列トランジ
スタ対を動作させ、第１のモードでは前記記憶装置の第
２の節に結合された第２の直列トランジスタ対を動作さ
せて該第２の節の電圧を引上げ、第２のモードでは前記
第２の直列トランジスタ対を動作させて、前記記憶装置
の読取／書込みの為に前記第２の節に対する電気的なア
クセスを行なう工程を含む方法。

【００５３】(17) (16)項に記載した方法に於て、第１
の直列トランジスタ対を第１のモードで動作させる工程
が、第１の直列対のトランジスタのゲートを交互にクロ
ック駆動することを含む方法。

【００５４】(18) (16)項に記載した方法に於て、第２
の直列トランジスタ対を第１のモードで動作させる工程
が、第２の直列対のトランジスタのゲートを交互にクロ
ック駆動することを含む方法。

【００５５】(19) (16)項に記載した方法に於て、第１
の直列トランジスタ対を第２のモードで動作させる工程
が、第２のモードの間、第１の直列対のトランジスタを
導電させることを含む方法。

【００５６】(20) (16)項に記載した方法に於て、第２
の直列トランジスタ対を第２のモードで動作させる工程
が、第２のモードの間、第２の直列対のトランジスタを
導電させることを含む方法。

【００５７】(21) (16)項に記載した方法に於て、第１
のモードの間、第１の直列トランジスタ対に予定の電圧
レベルを供給して、第１の節が前記予定の電圧レベルに
よって引上げられる様にすることを含む方法。

【００５８】(22) (16)項に記載した方法に於て、第１
のモードの間、第２の直列トランジスタ対に予定の電圧
レベルを供給して、第２の節が該予定の電圧レベルによ
って引上げられる様にすることを含む方法。

【００５９】(23) (16)項に記載した方法に於て、第１
及び第２の直列トランジスタ対に温度上昇と共に高くな
る周波数でクロック動作をさせることを含む方法。

【００６０】(24) 記憶装置を有するメモリ・セルを動
作させる方法に於て、第１のモードで、前記記憶装置の
第１の節に結合された第１の直列トランジスタ対を動作
させて前記第１の節の電圧を引上げる工程であって、前
記第１の直列対のトランジスタのゲートを交互にクロッ
ク駆動することを含む工程と、第２のモードで前記第１
の直列トランジスタ対を動作させて、前記記憶装置の読
取／書込みの為に前記第１の節に対する電気的なアクセ
スを行なう工程と、前記第１のモードで前記記憶装置の
第２の節に結合された第２の直列トランジスタ対を動作
させて、該第２の節の電圧を引上げる工程であって、前
記第２の直列対のトランジスタのゲートを交互にクロッ
ク駆動することを含む工程と、前記第２のモードで前記
第２の直列トランジスタ対を動作させて、前記記憶装置
の読取／書込みの為に前記第２の節に対する電気的なア
クセスを行なう工程とを含む方法。

【００６１】(25) (24)項に記載した方法に於て、第２
のモードで第１の直列トランジスタ対を動作させる工程
が、前記第２のモードの間、該第１の直列対のトランジ
スタを導電させることを含み、前記第２のモードで前記
第２の直列トランジスタ対を動作させる工程が、前記第
２のモードの間、該第２の直列対のトランジスタを導電
させることを含む方法。

【００６２】(26) (25)項に記載した方法に於て、第１
のモードの間、第１の直列トランジスタ対に予定の電圧
レベルを供給して、第１の節を該予定の電圧レベルによ
って引上げ得る様にする工程と、第１のモードの間、第
２の直列トランジスタ対に予定の電圧レベルを供給し
て、第２の節を該予定の電圧レベルによって引上げ得る
様にする工程を含む方法。

【００６３】(27) (24)項に記載した方法に於て、第１
のモードで第１の直列トランジスタ対を動作させる工
程、並びに第１のモードで第２の直列トランジスタ対を
動作させる工程が、第１及び第２の直列トランジスタ対
を、温度上昇と共に高くなる周波数でクロック駆動する
ことを含む方法。

【００６４】(28) セルの２つの動作モードに対する２
重目的のトランジスタ対として、トランジスタ対１４
２，１４４及び１６０，１６２を利用する改良されたメ
モリ・セル１１８を提供した。第１の動作モード又は非
アクセス・モードの間、トランジスタ対は切換え容量素
子として動作し、ビット線１４０と第１の節２６の間及
び反転ビット線１５８と第２の節１３０の間に等価抵抗
を作る。この非アクセス・モードの間、制御回路１１９
がビット線１４０及び反転ビット線１５８を高に保つ。
第２の動作モード又はアクセス・モードの間、各々のト
ランジスタ対が夫々の通過トランジスタとして動作し、
ビット線１４０を第１の節１２６に接続すると共に、反
転ビット線１５８を第２の節１３０に接続し、この為交
差結合されたトランジスタ１２０，１２２からデータを
読取ったり、或いはそれに書込むことができる。

【図面の簡単な説明】

【図１】従来の４Ｔ−２Ｒ ＳＲＡＭメモリ・セルの回
路図。

【図２】従来の６Ｔ ＳＲＡＭメモリ・セルの回路図。

【図３】この発明に従って構成されて動作するメモリ・
セルの回路図。

【符号の説明】

１２０，１２２ トランジスタ（記憶装置） １２６，１３０ 節 １４２，１４４ 直列トランジスタ対 １６０，１６２ 直列トランジスタ対

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ値を記憶する記憶装置と、該記憶
   装置の第１の節に結合されていて、第１のモードでは前
   記第１の節の電圧を引上げると共に、第２のモードでは
   前記記憶装置の読取／書込みの為に前記第１の節に対す
   る電気的なアクセスを行なう様に作用し得る第１の直列
   トランジスタ対と、前記記憶装置の第２の節に結合され
   ていて、第１のモードでは前記第２の節の電圧を予定の
   電圧レベルまで引上げると共に第２のモードでは前記記
   憶装置の読取／書込みの為に前記第２の節に対する電気
   的なアクセスを行なう様に作用し得る第２の直列トラン
   ジスタ対とを有するメモリ・セル。
2. 【請求項２】 記憶装置を有するメモリ・セルを動作さ
   せる方法に於て、前記記憶装置の第１の節に結合された
   第１の直列トランジスタ対を第１のモードで動作させて
   前記第１の節の電圧を引上げ、第２のモードでは、前記
   記憶装置の読取／書込みの為に前記第１の節に対する電
   気的なアクセスをする様に前記第１の直列トランジスタ
   対を動作させ、第１のモードでは前記記憶装置の第２の
   節に結合された第２の直列トランジスタ対を動作させて
   該第２の節の電圧を引上げ、第２のモードでは前記第２
   の直列トランジスタ対を動作させて、前記記憶装置の読
   取／書込みの為に前記第２の節に対する電気的なアクセ
   スを行なう工程を含む方法。