JPH0513425A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0513425A JPH0513425A JP16655391A JP16655391A JPH0513425A JP H0513425 A JPH0513425 A JP H0513425A JP 16655391 A JP16655391 A JP 16655391A JP 16655391 A JP16655391 A JP 16655391A JP H0513425 A JPH0513425 A JP H0513425A
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Abstract
(57)【要約】
【目的】ラテラルＰＮＰトランジスタのＢＶCEO ＞５０
Ｖを余裕をもって実現する。 【構成】Ｐ+ 型コレクタ拡散層１０ｂ上を横切るＰ+ 型
エミッタ拡散層１０ａに接続する上層アルミ配線１６
が、窒化膜１４からなる層間絶縁膜を隔てて形成されて
いる。 【効果】コレクタ表面の空乏層が伸びて、電界集中が緩
和されるので、ＢＶCEO ≒６５Ｖを実現することができ
た。
Ｖを余裕をもって実現する。 【構成】Ｐ+ 型コレクタ拡散層１０ｂ上を横切るＰ+ 型
エミッタ拡散層１０ａに接続する上層アルミ配線１６
が、窒化膜１４からなる層間絶縁膜を隔てて形成されて
いる。 【効果】コレクタ表面の空乏層が伸びて、電界集中が緩
和されるので、ＢＶCEO ≒６５Ｖを実現することができ
た。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ集積回路用の
横方向トランジスタに関するものである。
横方向トランジスタに関するものである。
【０００２】
【従来の技術】従来技術による５０Ｖ以上の高耐圧横方
向ＰＮＰトランジスタ（以下Ｌ−ＰＮＰ Ｔｒと記す）
について、図５（ａ）の平面図および、そのＡ−Ｂ断面
図である図５（ｂ）を参照して説明する。
向ＰＮＰトランジスタ（以下Ｌ−ＰＮＰ Ｔｒと記す）
について、図５（ａ）の平面図および、そのＡ−Ｂ断面
図である図５（ｂ）を参照して説明する。
【０００３】バイポーラトラジスタの耐圧は一般にエミ
ッタ−コレクタ間の耐圧（以下ＢＶCEO と記す）で保証
される。
ッタ−コレクタ間の耐圧（以下ＢＶCEO と記す）で保証
される。
【０００４】ＢＶCEO ＞５０Ｖを満たすには、Ｌ−ＰＮ
Ｐ Ｔｒのベース層となるエピタキシャル層４の比抵抗
を３〜５Ω・ｃｍ、厚さ９〜１３μｍに選ぶ。つぎに通
常縦型ＮＰＮトランジスタの高濃度Ｐ型外部ベース（図
示せず）と同時に形成される、Ｌ−ＰＮＰ Ｔｒのエミ
ッタ１０ａ−コレクタ１０ｂの条件を決める。
Ｐ Ｔｒのベース層となるエピタキシャル層４の比抵抗
を３〜５Ω・ｃｍ、厚さ９〜１３μｍに選ぶ。つぎに通
常縦型ＮＰＮトランジスタの高濃度Ｐ型外部ベース（図
示せず）と同時に形成される、Ｌ−ＰＮＰ Ｔｒのエミ
ッタ１０ａ−コレクタ１０ｂの条件を決める。
【０００５】半導体集積回路の高速化・高集積化にとも
ない、接合が浅くなっている。例えばボロンをイオン注
入して、接合深さ１〜２μｍに形成される。
ない、接合が浅くなっている。例えばボロンをイオン注
入して、接合深さ１〜２μｍに形成される。
【０００６】パンチスルー防止のため、エミッタ・コレ
クタ間距離、すなわちベース幅は１０〜１５μｍ必要と
される。
クタ間距離、すなわちベース幅は１０〜１５μｍ必要と
される。
【０００７】逆方向リーク電流を減少させるために、エ
ミッタ接地電流増幅率（以下ｈFEと記す）を下げて、表
面濃度を約１０16ｃｍ-3、深さ約３〜５のＮ型拡散層７
を（エミッタ層１０ａを含んで）ベースの一部として形
成する。
ミッタ接地電流増幅率（以下ｈFEと記す）を下げて、表
面濃度を約１０16ｃｍ-3、深さ約３〜５のＮ型拡散層７
を（エミッタ層１０ａを含んで）ベースの一部として形
成する。
【０００８】コレクタ・ベース接合の表面での電界集中
を防ぐため、コレクタ拡散層１０ｂの内側および外側を
エミッタ電極となるアルミ配線１３ｃで覆っている。
を防ぐため、コレクタ拡散層１０ｂの内側および外側を
エミッタ電極となるアルミ配線１３ｃで覆っている。
【０００９】このようにして、図４のコレクタ・エミッ
タ間電流電圧特性のグラフに示すように、ＢＶCEO ≒５
０Ｖを実現している。
タ間電流電圧特性のグラフに示すように、ＢＶCEO ≒５
０Ｖを実現している。
【００１０】
【発明が解決しようとする課題】従来のＬ−ＰＮＰトラ
ンジスタでは、ＢＶCEO ≒５０Ｖで規格ぎりぎりの実力
しかなく、製造上のばらつきを考えると設計余裕をさら
に向上させる必要があった。
ンジスタでは、ＢＶCEO ≒５０Ｖで規格ぎりぎりの実力
しかなく、製造上のばらつきを考えると設計余裕をさら
に向上させる必要があった。
【００１１】ＢＶCEO はベース・コレクタ接合耐圧とｈ
FEとの兼合いで決定されている。図５（ａ），（ｂ）の
従来例でＢＶCEOを決めているのは、コレクタ拡散層１
０ｂの内側（エミッタ側）表面近傍のエミッタ・アルミ
配線１３ａの直下にあたる部分である。
FEとの兼合いで決定されている。図５（ａ），（ｂ）の
従来例でＢＶCEOを決めているのは、コレクタ拡散層１
０ｂの内側（エミッタ側）表面近傍のエミッタ・アルミ
配線１３ａの直下にあたる部分である。
【００１２】コレクタ近傍を拡大した断面構造を図３
（ａ）に示す。エミッタ１０ａに正、コレクタ１０ｂに
負の、バイアスを印加してＢＶCEO を測定する。エミッ
タ配線１２ａからの正電界が熱酸化膜９およびＬＰＣＶ
Ｄ窒化膜１１を介して下地エピタカシャル層４に影響を
及ぼす。コレクタ拡散層１０ｂからエピタキシャル層４
へ伸びる空乏層１７が表面付近で縮まって電界集中を起
こす。エミッタに近い内側で電流パスが決まるので、ｈ
FEの増倍によってＢＶCEO が決定される。
（ａ）に示す。エミッタ１０ａに正、コレクタ１０ｂに
負の、バイアスを印加してＢＶCEO を測定する。エミッ
タ配線１２ａからの正電界が熱酸化膜９およびＬＰＣＶ
Ｄ窒化膜１１を介して下地エピタカシャル層４に影響を
及ぼす。コレクタ拡散層１０ｂからエピタキシャル層４
へ伸びる空乏層１７が表面付近で縮まって電界集中を起
こす。エミッタに近い内側で電流パスが決まるので、ｈ
FEの増倍によってＢＶCEO が決定される。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に一導電型エピタシャル層が形成
され、前記エピタキシャル層表面に逆導電型第１領域と
前記第１領域と重なることなく前記第１領域を取り囲む
逆導電型第２領域とが形成され、前記第１領域および前
記第２領域の上にはそれぞれに接続する下層金属配線が
形成され、前記下層金属配線を覆う層間絶縁膜が形成さ
れ、前記層間絶縁膜に形成された開口を通して前記第１
領域の前記下層配線に接続する上層配線が形成され、前
記上層配線によって前記第２領域上を横切る引き出し電
極を構成しているものである。
半導体基板の一主面上に一導電型エピタシャル層が形成
され、前記エピタキシャル層表面に逆導電型第１領域と
前記第１領域と重なることなく前記第１領域を取り囲む
逆導電型第２領域とが形成され、前記第１領域および前
記第２領域の上にはそれぞれに接続する下層金属配線が
形成され、前記下層金属配線を覆う層間絶縁膜が形成さ
れ、前記層間絶縁膜に形成された開口を通して前記第１
領域の前記下層配線に接続する上層配線が形成され、前
記上層配線によって前記第２領域上を横切る引き出し電
極を構成しているものである。
【００１４】また本発明の半導体装置は、半導体基板の
一主面上に一導電型エピタシャル層が形成され、前記エ
ピタキシャル層表面に逆導電型第１領域と前記第１領域
と重なることなく前記第１領域を取り囲む逆導電型第２
領域とが形成され、前記第１領域および前記第２領域の
上にはそれぞれに接続する金属配線が形成され、前記第
１領域に接続する前記金属配線が引き出される領域の直
下では前記第２領域が途切れているものである。
一主面上に一導電型エピタシャル層が形成され、前記エ
ピタキシャル層表面に逆導電型第１領域と前記第１領域
と重なることなく前記第１領域を取り囲む逆導電型第２
領域とが形成され、前記第１領域および前記第２領域の
上にはそれぞれに接続する金属配線が形成され、前記第
１領域に接続する前記金属配線が引き出される領域の直
下では前記第２領域が途切れているものである。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図および、そのＡ−Ｂ断面図である図１（ｂ）を
参照して説明する。
の平面図および、そのＡ−Ｂ断面図である図１（ｂ）を
参照して説明する。
【００１６】比抵抗１〜５Ω・ｃｍのＰ- 型シリコン基
板１に層抵抗２０〜５０Ω／□のＮ+ 型埋込層２および
１００〜３００Ω／□のＰ+ 型埋込層３が形成されてい
る。
板１に層抵抗２０〜５０Ω／□のＮ+ 型埋込層２および
１００〜３００Ω／□のＰ+ 型埋込層３が形成されてい
る。
【００１７】Ｎ+ 型埋込層２はアンチモンまたは砒素を
拡散して形成され、Ｌ−ＰＮＰ Ｔｒのベースの一部と
して、エミッタ電流やコレクタ電流がＰ- 型シリコン基
板１へ洩れるのを抑える効果がある。
拡散して形成され、Ｌ−ＰＮＰ Ｔｒのベースの一部と
して、エミッタ電流やコレクタ電流がＰ- 型シリコン基
板１へ洩れるのを抑える効果がある。
【００１８】Ｐ+ 型埋込層３はＰ+ 型拡散層５とともに
ボロンの拡散やイオン注入で形成され、隣接素子間の絶
縁分離帯となっている。
ボロンの拡散やイオン注入で形成され、隣接素子間の絶
縁分離帯となっている。
【００１９】Ｎ- 型エピタキシャル層４は比抵抗３〜５
Ω・ｃｍ、厚さ９〜１３μｍで、Ｌ−ＰＮＰ Ｔｒのベ
ース層を構成している。
Ω・ｃｍ、厚さ９〜１３μｍで、Ｌ−ＰＮＰ Ｔｒのベ
ース層を構成している。
【００２０】ベースコンタクト層として層抵抗１０〜３
０Ω／□のＮ+ 型拡散層６が例えば燐の拡散で形成され
ている。
０Ω／□のＮ+ 型拡散層６が例えば燐の拡散で形成され
ている。
【００２１】Ｎ型拡散層７は例えば燐を加速エネルギー
１００〜１５０ｋｅＶ、注入量（ドース）１〜２×１０
13ｃｍ-2イオン注入して形成され、ベース層の一部を構
成している。
１００〜１５０ｋｅＶ、注入量（ドース）１〜２×１０
13ｃｍ-2イオン注入して形成され、ベース層の一部を構
成している。
【００２２】Ｐ+ 型拡散層１０ａ，１０ｂはそれぞれエ
ミッタおよびコレクタとなり、例えばボロンを加速エネ
ルギー３０〜５０ｋｅＶ、注入量（ドース）１〜２×１
０15ｃｍ-2イオン注入することにより同時に形成してい
る。
ミッタおよびコレクタとなり、例えばボロンを加速エネ
ルギー３０〜５０ｋｅＶ、注入量（ドース）１〜２×１
０15ｃｍ-2イオン注入することにより同時に形成してい
る。
【００２３】エミッタ拡散層１０ａはＮ型拡散層７に完
全に含まれている。
全に含まれている。
【００２４】絶縁膜として厚さ１〜２μｍの厚いフィー
ルド酸化膜８が絶縁分離帯３，５上に形成されている。
一方、Ｌ−ＰＮＰ Ｔｒ上には厚さ５００〜１０００Ａ
の薄い熱酸化膜９が形成されている。全面に厚さ１００
０〜２０００ＡのＬＰＣＶＤ窒化膜１１が覆っている。
ルド酸化膜８が絶縁分離帯３，５上に形成されている。
一方、Ｌ−ＰＮＰ Ｔｒ上には厚さ５００〜１０００Ａ
の薄い熱酸化膜９が形成されている。全面に厚さ１００
０〜２０００ＡのＬＰＣＶＤ窒化膜１１が覆っている。
【００２５】Ｌ−ＰＮＰ Ｔｒのエミッタ、ベース、コ
レクタそれぞれの電極は、開口１２ａ，１２ｂ，１２ｃ
を介して下層アルミ配線１３ａ，１３ｂ，１３ｃで構成
されている。
レクタそれぞれの電極は、開口１２ａ，１２ｂ，１２ｃ
を介して下層アルミ配線１３ａ，１３ｂ，１３ｃで構成
されている。
【００２６】エミッタ配線１３ａはエミッタ拡散層１０
ａの外側まで覆っているが、コレクタ拡散層１０ｂ上ま
では伸びていない。一方、コレクタ配線１３ｃはコレク
タ拡散層１０ｂの内側・外側ともに覆っている。
ａの外側まで覆っているが、コレクタ拡散層１０ｂ上ま
では伸びていない。一方、コレクタ配線１３ｃはコレク
タ拡散層１０ｂの内側・外側ともに覆っている。
【００２７】プラズマＣＶＤで形成された厚さ１μｍの
窒化膜１４は層間絶縁膜となっている。エミッタ配線１
３ａ上の窒化膜１４にはスルーホール１５が開口され、
ここから上層アルミ配線１６に接続されてエミッタ引き
出し電極を構成している。
窒化膜１４は層間絶縁膜となっている。エミッタ配線１
３ａ上の窒化膜１４にはスルーホール１５が開口され、
ここから上層アルミ配線１６に接続されてエミッタ引き
出し電極を構成している。
【００２８】本実施例のコレクタ近傍拡大断面図を図３
（ｂ）に示す。エミッタ配線１６からの正電界は層間窒
化膜１４で弱められる。さらに負電界のコレクタ配線１
３ｃが下層アルミ配線としてコレクタ拡散層１０ｂ上を
広く覆っている。空乏層１７は表面付近まで伸びること
ができて電界集中が緩和される。
（ｂ）に示す。エミッタ配線１６からの正電界は層間窒
化膜１４で弱められる。さらに負電界のコレクタ配線１
３ｃが下層アルミ配線としてコレクタ拡散層１０ｂ上を
広く覆っている。空乏層１７は表面付近まで伸びること
ができて電界集中が緩和される。
【００２９】したがって図４に示すように、ＢＶCEO ≒
６５Ｖが実現でき、ＢＶCEO ＞５０Ｖを余裕をもって満
足できるようになる。
６５Ｖが実現でき、ＢＶCEO ＞５０Ｖを余裕をもって満
足できるようになる。
【００３０】本発明の第２の実施例について、図２
（ａ）の平面図および、そのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
（ａ）の平面図および、そのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
【００３１】本実施例では、コレクタ拡散層１０ｂの一
部が除去されている。この除去された部分を通してエミ
ッタ配線１３ａが引き出されている。したがって第１の
実施例のようなスルーホール１５および上層アルミ配線
１６が不要である。
部が除去されている。この除去された部分を通してエミ
ッタ配線１３ａが引き出されている。したがって第１の
実施例のようなスルーホール１５および上層アルミ配線
１６が不要である。
【００３２】第２の実施例ではエミッタ配線１３ａ下の
コレクタ拡散層１０ｂを除去したので、図４に示すよう
にさらに耐圧が向上してＢＶCEO ≒６５Ｖが得られた。
コレクタ拡散層１０ｂを除去したので、図４に示すよう
にさらに耐圧が向上してＢＶCEO ≒６５Ｖが得られた。
【００３３】
【発明の効果】エミッタの引き出し電極をコレクタ拡散
層から隔離することによって、下地基板へ及ぼす電界の
影響を低減することができる。その結果、コレクタ耐圧
ＢＶCEO を６５〜７０Ｖまで向上させることができた。
層から隔離することによって、下地基板へ及ぼす電界の
影響を低減することができる。その結果、コレクタ耐圧
ＢＶCEO を６５〜７０Ｖまで向上させることができた。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
【図２】（ａ）は本発明の第２の実施例を示す平面図で
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
【図３】（ａ）は従来技術によるラテラルＰＮＰトラン
ジスタのコレクタ近傍拡大断面図である。 （ｂ）本発明の第１の実施例のコレクタ近傍拡大断面図
である。
ジスタのコレクタ近傍拡大断面図である。 （ｂ）本発明の第１の実施例のコレクタ近傍拡大断面図
である。
【図４】エミッタ−コレクタ間逆バイアス電流−電圧特
性を示すグラフである。
性を示すグラフである。
【図５】（ａ）は従来技術によるラテラルＰＮＰトラン
ジスタの平面図である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
ジスタの平面図である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
１ Ｐ- 型シリコン基板
２ Ｎ+ 型埋込層
３ Ｐ+ 型埋込層
４ Ｎ- 型エピタキシャル層
５ Ｐ+ 型拡散層
６ Ｎ+ 型拡散層
７ Ｎ型拡散層
８ フィールド酸化膜
９ 酸化膜
１０ａ，１０ｂ Ｐ+ 型拡散層
１１ 窒化膜
１２ａ，１２ｂ，１２ｃ コンタクト
１３ａ，１３ｂ，１３ｃ アルミ配線
１４ 窒化膜
１５ スルーホール
１６ アルミ配線
１７ 空乏層
Claims (2)
- 【請求項１】 半導体基板の一主面上に一導電型エピタ
シャル層が形成され、前記エピタキシャル層表面に逆導
電型第１領域と前記第１領域と重なることなく前記第１
領域を取り囲む逆導電型第２領域とが形成され、前記第
１領域および前記第２領域の上にはそれぞれに接続する
下層金属配線が形成され、前記下層金属配線を覆う層間
絶縁膜が形成され、前記層間絶縁膜に形成された開口を
通して前記第１領域の前記下層配線に接続する上層配線
が形成され、前記上層配線によって前記第２領域上を横
切る引き出し電極を構成している半導体装置。 - 【請求項２】 半導体基板の一主面上に一導電型エピタ
シャル層が形成され、前記エピタキシャル層表面に逆導
電型第１領域と前記第１領域と重なることなく前記第１
領域を取り囲む逆導電型第２領域とが形成され、前記第
１領域および前記第２領域の上にはそれぞれに接続する
金属配線が形成され、前記第１領域に接続する前記金属
配線が引き出される領域の直下では前記第２領域が途切
れている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166553A JP2663751B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166553A JP2663751B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513425A true JPH0513425A (ja) | 1993-01-22 |
| JP2663751B2 JP2663751B2 (ja) | 1997-10-15 |
Family
ID=15833399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166553A Expired - Lifetime JP2663751B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663751B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191388A (ja) * | 2003-12-26 | 2005-07-14 | Mitsumi Electric Co Ltd | ラテラルｐｎｐトランジスタ |
| JP2011142242A (ja) * | 2010-01-08 | 2011-07-21 | Panasonic Corp | Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105359A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
-
1991
- 1991-07-08 JP JP3166553A patent/JP2663751B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105359A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191388A (ja) * | 2003-12-26 | 2005-07-14 | Mitsumi Electric Co Ltd | ラテラルｐｎｐトランジスタ |
| JP2011142242A (ja) * | 2010-01-08 | 2011-07-21 | Panasonic Corp | Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663751B2 (ja) | 1997-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970520 |