JPH0474437A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0474437A JPH0474437A JP18855490A JP18855490A JPH0474437A JP H0474437 A JPH0474437 A JP H0474437A JP 18855490 A JP18855490 A JP 18855490A JP 18855490 A JP18855490 A JP 18855490A JP H0474437 A JPH0474437 A JP H0474437A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- region
- diffusion region
- junction surface
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＮＰまたはＮＰＮ構造を有する半導体装置に
関し、特にエミッタおよびコレクタを同工程で形成する
横型トランジスタに関する。
関し、特にエミッタおよびコレクタを同工程で形成する
横型トランジスタに関する。
二従来の技術〕
耐圧４０Ｖ以上を保証するために考えられた従来の横型
ＰＮＰ ）ランソスタ（以下、Ｌ−ＰＮＰＴｒ、と記す
）を第５図および第６図に示す。第６図は第５図のＣＣ
′線部の縦断面図である。
ＰＮＰ ）ランソスタ（以下、Ｌ−ＰＮＰＴｒ、と記す
）を第５図および第６図に示す。第６図は第５図のＣＣ
′線部の縦断面図である。
トランンスタの耐圧は一般にエミッターフレフタ間の耐
圧（以下、ＢＶＣＥＯと記す）で保証され、まずエピタ
キシャル層４０条件が決められる。
圧（以下、ＢＶＣＥＯと記す）で保証され、まずエピタ
キシャル層４０条件が決められる。
Ｂ Ｖｃｐ：ｏ＞ ４０ Ｖを満たすには、Ｌ−ＰＮＰ
Ｔｒ。
Ｔｒ。
のヘース領域となるエビタキンヤル層４の比抵抗を約３
〜５Ω・Ｃ１厚さを約９〜１３μｍに選ぶ。
〜５Ω・Ｃ１厚さを約９〜１３μｍに選ぶ。
次に、エミッタ、コレクタの条件を決める。Ｌ−ＰＮＰ
Ｔｒ、のエミッタ、コレクタは、通常、縦型ＮＰＮト
ランジスタの高濃度のＰ＋型外部ベースと同時に形成さ
れる。微細化、高速化の要求がらくる浅接合化により、
これらは、例えばボロンのイオン注入により深さ約１〜
２μｍに形成されている。また、エミッターコレクタ間
距離、すなわちベース幅はバンチスルー防止のため、約
１０〜１５μｍ必要とされる。以上のことを取り入れた
Ｌ−ＰＮＰ Ｔｒ、ノエミッターコレクタ間の逆バイア
ス波形を第７図（ａ）に示す。これからＢＶｏ６ｏユ３
０Ｖで４０Ｖを満たさないことがわかる。これはエミッ
タ接地電流増幅率（以下、ｈＦＥと記す）が約５００〜
１０００と非常に大きくなるため逆方向のリーク電流を
増倍させるからである。この対策としてエミッタ領域１
０ａを含むように表面濃度約１０”ｃｍ’＋深さ約３〜
５μｍのＮ型拡散領域７をベースの一部として形成して
おく。その結果を第７図（ｂ）に示す。Ｂ Ｖｃｐｏ＝
４０ Ｖと約１０■向上している。ただし、この従来
例ではコレクタのアルミ配線は第５図に示すように開口
部１２Ｃを覆うだけの必要最小限にとどまっていること
が大きな特徴である。
Ｔｒ、のエミッタ、コレクタは、通常、縦型ＮＰＮト
ランジスタの高濃度のＰ＋型外部ベースと同時に形成さ
れる。微細化、高速化の要求がらくる浅接合化により、
これらは、例えばボロンのイオン注入により深さ約１〜
２μｍに形成されている。また、エミッターコレクタ間
距離、すなわちベース幅はバンチスルー防止のため、約
１０〜１５μｍ必要とされる。以上のことを取り入れた
Ｌ−ＰＮＰ Ｔｒ、ノエミッターコレクタ間の逆バイア
ス波形を第７図（ａ）に示す。これからＢＶｏ６ｏユ３
０Ｖで４０Ｖを満たさないことがわかる。これはエミッ
タ接地電流増幅率（以下、ｈＦＥと記す）が約５００〜
１０００と非常に大きくなるため逆方向のリーク電流を
増倍させるからである。この対策としてエミッタ領域１
０ａを含むように表面濃度約１０”ｃｍ’＋深さ約３〜
５μｍのＮ型拡散領域７をベースの一部として形成して
おく。その結果を第７図（ｂ）に示す。Ｂ Ｖｃｐｏ＝
４０ Ｖと約１０■向上している。ただし、この従来
例ではコレクタのアルミ配線は第５図に示すように開口
部１２Ｃを覆うだけの必要最小限にとどまっていること
が大きな特徴である。
〔発明が解決しようとする課題〕
この従来のＬ −Ｐ Ｎ Ｐ Ｔ ｒ 、ではＢＶｏ
ＥＯ：：４０■て規格ぎりぎりの実力しかなく、製造上
の歩留りを考えるとさらにマージンが必要であった。今
、Ｂ Ｖ ｏＥ Ｏはベース−コレクタ接合耐圧（以下
、ＢＶＣＢＯと記す）とｈＦＥとの兼合いで決定されて
いる。この従来例でのコレクタ部を拡大したものを第８
図に、またそのＸＸ′線部縦断面を第９図に示す。
ＥＯ：：４０■て規格ぎりぎりの実力しかなく、製造上
の歩留りを考えるとさらにマージンが必要であった。今
、Ｂ Ｖ ｏＥ Ｏはベース−コレクタ接合耐圧（以下
、ＢＶＣＢＯと記す）とｈＦＥとの兼合いで決定されて
いる。この従来例でのコレクタ部を拡大したものを第８
図に、またそのＸＸ′線部縦断面を第９図に示す。
ベース−コレクタ間に逆バイアスをかけると、第９図の
ように空乏層１４が広がるが、表面では空乏層幅が狭く
なり、ここで電界集中が起こってＢ Ｖ ＣＢＯを決め
ている。したがって、ベース幅が狭くてｈＦＥが大きく
なるコレクタ拡散領域１０ｂの内側側壁表面のＢｖｏＢ
ｏがＢＶｏゆ。を決定しており、本構造ではＢ Ｖ Ｃ
ＥＯ” ４０ Ｖが限界であった。
ように空乏層１４が広がるが、表面では空乏層幅が狭く
なり、ここで電界集中が起こってＢ Ｖ ＣＢＯを決め
ている。したがって、ベース幅が狭くてｈＦＥが大きく
なるコレクタ拡散領域１０ｂの内側側壁表面のＢｖｏＢ
ｏがＢＶｏゆ。を決定しており、本構造ではＢ Ｖ Ｃ
ＥＯ” ４０ Ｖが限界であった。
本発明の半導体装置は、第１導電型の半導体基板上に第
２導電型の第１領域を設け、前記第１領域を取り囲むよ
うに第２導電型の第２領域を設けた半導体装置において
、前記第２領域が前記半導体基板と作る接合のうち、前
記第１領域に近い内側の接合表面上を前記第２領域に接
続された配線によって覆われている。
２導電型の第１領域を設け、前記第１領域を取り囲むよ
うに第２導電型の第２領域を設けた半導体装置において
、前記第２領域が前記半導体基板と作る接合のうち、前
記第１領域に近い内側の接合表面上を前記第２領域に接
続された配線によって覆われている。
次に本発明について図面を参照して説明する。
第１図および第２図に示す。第２図は第１図ＡＡ’線部
の縦断面図である。
の縦断面図である。
Ｐ−型シリコン基板１は比抵抗が約１０〜２０Ω・口で
あり、層抵抗が約２０〜５０Ω／口のＮ゛型埋込層２お
よび約１００〜３００Ω／口のＰ′型埋込層３が形成さ
れている。Ｎ＋型埋込層２はアンチモンヤヒ素の拡散で
形成され、Ｌ−ＰＮＰＴ「、のベースの一部としてエミ
ッタ電流やコレクタ電流がＰ−’Ｊシリコン基基板へ漏
れるのを抑える効果をもつ。Ｐ゛型埋込層３はＰ＋型拡
散領域５とともにボロンの拡散やイオン注入で形成され
、絶縁素子分離領域となる。Ｎ−型ニビタキシャル層４
は比抵抗的３〜５Ω・口、厚さ約９〜１３μｍで、Ｌ−
ＰＮＰ Ｔｒ、のベース領域を形成している。また、
ベースコンタクト領域は層抵抗約１０〜３０Ω／口のＮ
＋型拡散領域６がたとえはリンの拡散で形成されている
。Ｎ型拡散領域７はたとえばリンのイオン注入を加速エ
ネルギー約１００〜１５０ ｋｅＶ、 ドース量的１
〜２ Ｘ １３１３ｃｍ−２で行なうことにより形成さ
れ、ベースの一部となる。
あり、層抵抗が約２０〜５０Ω／口のＮ゛型埋込層２お
よび約１００〜３００Ω／口のＰ′型埋込層３が形成さ
れている。Ｎ＋型埋込層２はアンチモンヤヒ素の拡散で
形成され、Ｌ−ＰＮＰＴ「、のベースの一部としてエミ
ッタ電流やコレクタ電流がＰ−’Ｊシリコン基基板へ漏
れるのを抑える効果をもつ。Ｐ゛型埋込層３はＰ＋型拡
散領域５とともにボロンの拡散やイオン注入で形成され
、絶縁素子分離領域となる。Ｎ−型ニビタキシャル層４
は比抵抗的３〜５Ω・口、厚さ約９〜１３μｍで、Ｌ−
ＰＮＰ Ｔｒ、のベース領域を形成している。また、
ベースコンタクト領域は層抵抗約１０〜３０Ω／口のＮ
＋型拡散領域６がたとえはリンの拡散で形成されている
。Ｎ型拡散領域７はたとえばリンのイオン注入を加速エ
ネルギー約１００〜１５０ ｋｅＶ、 ドース量的１
〜２ Ｘ １３１３ｃｍ−２で行なうことにより形成さ
れ、ベースの一部となる。
Ｐ’型拡散領域１０ａ、１０ｂはそれぞれエミッタ２コ
レクタとなり、たとえばポロンを加速エネルキー約３０
〜５０ｋｅＶ、 ）−ズロ約１〜２×１０ｃＮ２でイオ
ン注入することにより同時に形成している。ここでエミ
ッタ拡散領域１０ａｔ’！Ｎ型拡散領域７に完全に含ま
れている。絶縁膜としては、厚さ約１〜２μｍの厚いフ
ィールド酸化膜８が絶縁素子分離領域上に形成され、Ｌ
−Ｐ Ｎ Ｐ Ｔ ｒ 。
レクタとなり、たとえばポロンを加速エネルキー約３０
〜５０ｋｅＶ、 ）−ズロ約１〜２×１０ｃＮ２でイオ
ン注入することにより同時に形成している。ここでエミ
ッタ拡散領域１０ａｔ’！Ｎ型拡散領域７に完全に含ま
れている。絶縁膜としては、厚さ約１〜２μｍの厚いフ
ィールド酸化膜８が絶縁素子分離領域上に形成され、Ｌ
−Ｐ Ｎ Ｐ Ｔ ｒ 。
上には厚さ約５００〜１０００人の薄い熱酸化膜９か形
成されている。これらの上は全面厚さ約１０００〜２０
００人のＬＰＧＶＤ窒化膜１１が覆っテイル。エミッタ
、ベース、コレクタそれぞれの電極は開口部１２ａ、１
２ｂ、１２ｃを介してアルミ配線１３ａ、１３ｂ、１３
ｃで引き出されている。ここで、コレクタのアルミ配線
１３ｃはコレクタ拡散領域１０ｂの内側の接合表面上を
覆うように延在させている。
成されている。これらの上は全面厚さ約１０００〜２０
００人のＬＰＧＶＤ窒化膜１１が覆っテイル。エミッタ
、ベース、コレクタそれぞれの電極は開口部１２ａ、１
２ｂ、１２ｃを介してアルミ配線１３ａ、１３ｂ、１３
ｃで引き出されている。ここで、コレクタのアルミ配線
１３ｃはコレクタ拡散領域１０ｂの内側の接合表面上を
覆うように延在させている。
第３図および第４図は本発明の第２の実施例を示したも
のである。これは、コレクタのアルミ配線１３ｃがコレ
クタ拡散領域１０ｂの内側のみならず、外側の接合表面
上も覆うようにしたものである。
のである。これは、コレクタのアルミ配線１３ｃがコレ
クタ拡散領域１０ｂの内側のみならず、外側の接合表面
上も覆うようにしたものである。
以上説明したように本発明は、第１０図に示すようにコ
レクタのアルミ配線１３ｃをコレクタ拡散領域１０ｂの
内側の接合表面上を覆うように形成しているため、第１
１図のようにコレクタの負電位が接合表面の空乏層をＮ
−型エピタキシャル層４側へ広げる効果があり、表面付
近の電界集中を緩和できる。このため、前述のようにＢ
Ｖｏゆ。に効いているＢＶＣＢＯを向上させることがで
き、したがってＢＶＣＥ。を向上させることができると
いう効果がある。実際、本発明により、第７図（ｃ）に
示すように、Ｂ ＶＣＥＯ＞ ５０ Ｖ以上が安定して
確保でき、保証値４０Ｖに対して充分マージンを取るこ
とが可能となった。
レクタのアルミ配線１３ｃをコレクタ拡散領域１０ｂの
内側の接合表面上を覆うように形成しているため、第１
１図のようにコレクタの負電位が接合表面の空乏層をＮ
−型エピタキシャル層４側へ広げる効果があり、表面付
近の電界集中を緩和できる。このため、前述のようにＢ
Ｖｏゆ。に効いているＢＶＣＢＯを向上させることがで
き、したがってＢＶＣＥ。を向上させることができると
いう効果がある。実際、本発明により、第７図（ｃ）に
示すように、Ｂ ＶＣＥＯ＞ ５０ Ｖ以上が安定して
確保でき、保証値４０Ｖに対して充分マージンを取るこ
とが可能となった。
また、第２の実施例では、第１２図に示すようにコレク
タのアルミ配線１３ｃをコレクタ拡散領域１０ｂの内側
のみならず、外側の接合表面上も覆うようにしているた
め、第１３図のように空乏層が広がり、ＢｖＣＢｏｏの
最も小さかったコレクタ拡散領域１０ｂの外側コーナー
表面での電界集中が緩和できるようになる。したがって
観測されるＢＶＣＢＯの向上が図れる。実際、Ｂ Ｖｃ
Ｅｏ ” ５０ Ｖたったものが、本発明によりＢ Ｖ
ＣＢＯ＞ ７０ Ｖを確保できるようになった。
タのアルミ配線１３ｃをコレクタ拡散領域１０ｂの内側
のみならず、外側の接合表面上も覆うようにしているた
め、第１３図のように空乏層が広がり、ＢｖＣＢｏｏの
最も小さかったコレクタ拡散領域１０ｂの外側コーナー
表面での電界集中が緩和できるようになる。したがって
観測されるＢＶＣＢＯの向上が図れる。実際、Ｂ Ｖｃ
Ｅｏ ” ５０ Ｖたったものが、本発明によりＢ Ｖ
ＣＢＯ＞ ７０ Ｖを確保できるようになった。
第１図は本発明の一実施例のレイアウト図、第２図は第
１図のＡＡ’線部の縦断面図、第３図は第２の実施例の
レイアウト図、第４図は第３図のＢＢ’線部の縦断面図
、第５図は従来例のレイアウト図、第６図は第５図のＣ
Ｃ′線部の縦断面図である。第７図はニミッタ・コレク
タ間に逆バイアスを印加したときの逆方向リーク電流波
形を示したものである。第８図および第９図は従来例の
コレクタ付近の拡大図、第１０図および第１１図は本発
明の一実施例のコレクタ付近の拡大図、第１２図および
第１３図は第２の実施例のコレクタ付近の拡大図である
。 １・・・・・Ｐ−型シリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・・
Ｎ−型エピタキシャル層、５，１０ａ、１０ｂ・・・・
・・Ｐ＋型拡散領域、６・・・・・Ｎ＋型拡散領、域、
７・・・・・・Ｎ型拡散領域、８・・・・フィールド酸
化膜、９・・・・・酸化膜、１１・・・・・窒化膜、１
２ａ−１２ｃ・・・・・・開口部、１３ａ〜１３ｃ・・
・・・・アルミ配線。 代理人 弁理士 内 原 晋 ！２ 区 第 ■ 弗 剥 ユミ・−／ｙ−つし７７なＨら＼−メアス〔Ｖ）井 図 手 図 羊 乙 灯 茅７２ 図 華 ／３ 図
１図のＡＡ’線部の縦断面図、第３図は第２の実施例の
レイアウト図、第４図は第３図のＢＢ’線部の縦断面図
、第５図は従来例のレイアウト図、第６図は第５図のＣ
Ｃ′線部の縦断面図である。第７図はニミッタ・コレク
タ間に逆バイアスを印加したときの逆方向リーク電流波
形を示したものである。第８図および第９図は従来例の
コレクタ付近の拡大図、第１０図および第１１図は本発
明の一実施例のコレクタ付近の拡大図、第１２図および
第１３図は第２の実施例のコレクタ付近の拡大図である
。 １・・・・・Ｐ−型シリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・・
Ｎ−型エピタキシャル層、５，１０ａ、１０ｂ・・・・
・・Ｐ＋型拡散領域、６・・・・・Ｎ＋型拡散領、域、
７・・・・・・Ｎ型拡散領域、８・・・・フィールド酸
化膜、９・・・・・酸化膜、１１・・・・・窒化膜、１
２ａ−１２ｃ・・・・・・開口部、１３ａ〜１３ｃ・・
・・・・アルミ配線。 代理人 弁理士 内 原 晋 ！２ 区 第 ■ 弗 剥 ユミ・−／ｙ−つし７７なＨら＼−メアス〔Ｖ）井 図 手 図 羊 乙 灯 茅７２ 図 華 ／３ 図
Claims (2)
- （１）第１導電型の半導体基板上に第２導電型の第１領
域を設け、前記第１領域を取り囲むように第２導電型の
第２領域を設けた半導体装置において、前記第２領域が
前記半導体基板と作る接合のうち、前記第１領域に近い
内側の接合表面上を前記第２領域に接続された配線によ
って覆うことを特徴とする半導体装置。 - （２）前記第２領域が前記半導体基板と作る接合のうち
、前記第１領域に遠い外側の接合表面上も前記第２領域
に接続された配線によって覆うことを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855490A JPH0474437A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855490A JPH0474437A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474437A true JPH0474437A (ja) | 1992-03-09 |
Family
ID=16225729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18855490A Pending JPH0474437A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734687B1 (en) | 2000-02-25 | 2004-05-11 | Hitachi, Ltd. | Apparatus for detecting defect in device and method of detecting defect |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198757A (ja) * | 1983-04-26 | 1984-11-10 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-17 JP JP18855490A patent/JPH0474437A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198757A (ja) * | 1983-04-26 | 1984-11-10 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734687B1 (en) | 2000-02-25 | 2004-05-11 | Hitachi, Ltd. | Apparatus for detecting defect in device and method of detecting defect |
| US6970004B2 (en) | 2000-02-25 | 2005-11-29 | Hitachi, Ltd. | Apparatus for inspecting defects of devices and method of inspecting defects |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6590273B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US5708287A (en) | Power semiconductor device having an active layer | |
| JP3306273B2 (ja) | 半導体集積回路とその製造方法 | |
| US20020079555A1 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US6987309B2 (en) | Semiconductor device applied to a variable capacitance capacitor and amplifier | |
| KR100684676B1 (ko) | 반도체 집적 회로 장치 | |
| JPH025532A (ja) | ｐｎｐ型の縦型孤立コレクタトランジスタ | |
| CN111430447A (zh) | 电流源及其形成方法 | |
| JPH0474437A (ja) | 半導体装置 | |
| JP2663751B2 (ja) | 半導体装置 | |
| JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
| US20040120085A1 (en) | Semiconductor device with surge protection circuit | |
| JP3125401B2 (ja) | 半導体集積回路装置 | |
| JP2703955B2 (ja) | 縦型バイポーラトランジスタ | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPH05121418A (ja) | 半導体装置 | |
| JP2521745Y2 (ja) | フォトサイリスタ | |
| JP2002093816A (ja) | 半導体装置 | |
| JPH06334200A (ja) | ツェナーダイオードおよびその製造方法 | |
| JPS6276775A (ja) | 半導体装置 | |
| JPH0582828A (ja) | フオトトランジスタ | |
| JPH02276271A (ja) | バイポーラ・ｃｍｏｓ半導体装置及びその製造方法 | |
| JPS5972169A (ja) | 半導体装置 | |
| JPH0256935A (ja) | 半導体集積回路装置 | |
| JPH0424867B2 (ja) |