JPH05129927A - Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 - Google Patents
Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路Info
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- JPH05129927A JPH05129927A JP3293232A JP29323291A JPH05129927A JP H05129927 A JPH05129927 A JP H05129927A JP 3293232 A JP3293232 A JP 3293232A JP 29323291 A JP29323291 A JP 29323291A JP H05129927 A JPH05129927 A JP H05129927A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ論理回路の微小遅延時間分解能可変
遅延回路を提供する。 【構成】 ドレインとソースとを相互接続したＰチャン
ネルＭＯＳＦＥＴＱ１およびＱ２を具備し、ソースとド
レインとを相互接続したＮチャンネルＭＯＳＦＥＴＱ３
およびＱ４を具備し、Ｑ２のドレインとＱ３のドレイン
とは相互接続し、Ｑ１のソースは電圧源ＶＤＤに接続
し、Ｑ４のソースは接地し、Ｑ１ないしＱ４のＦＥＴの
ゲートは相互接続してこれを入力端ＩＮとし、Ｑ２のド
レインとＦＥＴＱ３のドレインの相互接続点を出力端Ｏ
ＵＴとし、入力の立ち上がり時にＦＥＴＱ３の動作を僅
かに遅延せしめる一方立ち下がり時にＦＥＴＱ２の動作
を僅かに遅延せしめる遅延動作を実施するか否かを決定
する回路を具備し、これをＣＭＯＳ論理回路の微小遅延
時間分解能可変遅延回路とした。
遅延回路を提供する。 【構成】 ドレインとソースとを相互接続したＰチャン
ネルＭＯＳＦＥＴＱ１およびＱ２を具備し、ソースとド
レインとを相互接続したＮチャンネルＭＯＳＦＥＴＱ３
およびＱ４を具備し、Ｑ２のドレインとＱ３のドレイン
とは相互接続し、Ｑ１のソースは電圧源ＶＤＤに接続
し、Ｑ４のソースは接地し、Ｑ１ないしＱ４のＦＥＴの
ゲートは相互接続してこれを入力端ＩＮとし、Ｑ２のド
レインとＦＥＴＱ３のドレインの相互接続点を出力端Ｏ
ＵＴとし、入力の立ち上がり時にＦＥＴＱ３の動作を僅
かに遅延せしめる一方立ち下がり時にＦＥＴＱ２の動作
を僅かに遅延せしめる遅延動作を実施するか否かを決定
する回路を具備し、これをＣＭＯＳ論理回路の微小遅延
時間分解能可変遅延回路とした。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ論理回路の
微小遅延時間分解能可変遅延回路に関し、特にＣＭＯＳ
論理回路の入出力間遅延時間の製造バラツキを補正する
ための微小遅延時間分解能可変遅延回路に関する。
微小遅延時間分解能可変遅延回路に関し、特にＣＭＯＳ
論理回路の入出力間遅延時間の製造バラツキを補正する
ための微小遅延時間分解能可変遅延回路に関する。
【０００２】
【従来の技術】電子回路を製造すれば、製造された電子
回路の入出力間はそれぞれに固有の遅延時間を有するも
のとなることは言うまでもない。ＣＭＯＳ論理回路を製
造する時も当然にＣＭＯＳ論理回路の入出力間はそれぞ
れ固有の遅延時間を有するものとなるのであるが、ＣＭ
ＯＳ論理回路はバイポーラ・トランジスタにより論理回
路を構成する場合と比較してこの遅延時間の製造バラツ
キが大きい。従って、遅延時間のバラツキが大きいＣＭ
ＯＳ論理回路を採用して各種の回路を設計した場合、タ
イミング・マージンが不足することにもつながる。この
ＣＭＯＳ論理回路間の遅延時間のバラツキを補正するた
めに微小遅延時間分解能可変遅延回路が必要となる。
回路の入出力間はそれぞれに固有の遅延時間を有するも
のとなることは言うまでもない。ＣＭＯＳ論理回路を製
造する時も当然にＣＭＯＳ論理回路の入出力間はそれぞ
れ固有の遅延時間を有するものとなるのであるが、ＣＭ
ＯＳ論理回路はバイポーラ・トランジスタにより論理回
路を構成する場合と比較してこの遅延時間の製造バラツ
キが大きい。従って、遅延時間のバラツキが大きいＣＭ
ＯＳ論理回路を採用して各種の回路を設計した場合、タ
イミング・マージンが不足することにもつながる。この
ＣＭＯＳ論理回路間の遅延時間のバラツキを補正するた
めに微小遅延時間分解能可変遅延回路が必要となる。
【０００３】この種の微小遅延時間分解能可変遅延回路
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＬの選択信号である。
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＬの選択信号である。
【０００４】ここで、例えば、ＳＥＬ０によりバッファ
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢ、
Ｂを選択する場合は、設定される遅延時間は４個のバッ
ファＢによる遅延時間の総和された最大のものとなる。
これら最小遅延時間と最大遅延時間との間に種々の遅延
時間を設定することができる。
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢ、
Ｂを選択する場合は、設定される遅延時間は４個のバッ
ファＢによる遅延時間の総和された最大のものとなる。
これら最小遅延時間と最大遅延時間との間に種々の遅延
時間を設定することができる。
【０００５】
【発明が解決しようとする課題】ところが、上述の通り
の微小遅延時間分解能可変遅延回路はＩＮからＯＵＴま
での遅延回路そのもの遅延時間Ｔｄが比較的に大きいこ
とに起因して可変遅延回路自体の遅延時間のバラツキが
大きくなる欠点を有する。そして、この微小遅延時間分
解能可変遅延回路は、これをゲートアレイにおいて形成
しようとする場合、その配線の長さが大となるところか
ら配線に考慮を払う必要があり、その分設計に困難が伴
う。また、最小の遅延時間を形成するバッファＡの遅延
時間を小さく構成すれば微小遅延時間分解能を得ること
が可能のようにも考えられるが、これにも自ずと限度が
あり、結局微小遅延時間分解能を得ることが困難であ
る。
の微小遅延時間分解能可変遅延回路はＩＮからＯＵＴま
での遅延回路そのもの遅延時間Ｔｄが比較的に大きいこ
とに起因して可変遅延回路自体の遅延時間のバラツキが
大きくなる欠点を有する。そして、この微小遅延時間分
解能可変遅延回路は、これをゲートアレイにおいて形成
しようとする場合、その配線の長さが大となるところか
ら配線に考慮を払う必要があり、その分設計に困難が伴
う。また、最小の遅延時間を形成するバッファＡの遅延
時間を小さく構成すれば微小遅延時間分解能を得ること
が可能のようにも考えられるが、これにも自ずと限度が
あり、結局微小遅延時間分解能を得ることが困難であ
る。
【０００６】この発明は、上述の通りの欠点、問題を解
消した微小遅延時間分解能可変遅延回路を提供しようと
するものである。
消した微小遅延時間分解能可変遅延回路を提供しようと
するものである。
【０００７】
【課題を解決するための手段】ドレインとソースとを相
互接続した第１および第２のＰチャンネルＭＯＳＦＥＴ
Ｑ１およびＱ２を具備し、ソースとドレインとを相互接
続した第１および第２のＮチャンネルＭＯＳＦＥＴＱ３
およびＱ４を具備し、第２のＰチャンネルＭＯＳＦＥＴ
Ｑ２のドレインと第１のＮチャンネルＭＯＳＦＥＴＱ３
のドレインとは相互接続し、第１のＰチャンネルＭＯＳ
ＦＥＴＱ１のソースは電圧源ＶＤＤに接続し、第２のＮ
チャンネルＭＯＳＦＥＴＱ４のソースは接地し、第１な
いし第４のＦＥＴのゲートは相互接続してこれを入力端
ＩＮとし、第２のＰチャンネルＭＯＳＦＥＴＱ２のドレ
インと第１のＮチャンネルＭＯＳＦＥＴＱ３のドレイン
の相互接続点を出力端ＯＵＴとし、入力の立ち上がり時
に第１のＮチャンネルＭＯＳＦＥＴＱ３の動作を僅かに
遅延せしめる一方立ち下がり時に第２のＰチャンネルＭ
ＯＳＦＥＴＱ２の動作を僅かに遅延せしめる遅延動作を
実施するか否かを決定する回路を具備し、これをＣＭＯ
Ｓ論理回路における微小遅延時間分解能可変遅延回路と
した。
互接続した第１および第２のＰチャンネルＭＯＳＦＥＴ
Ｑ１およびＱ２を具備し、ソースとドレインとを相互接
続した第１および第２のＮチャンネルＭＯＳＦＥＴＱ３
およびＱ４を具備し、第２のＰチャンネルＭＯＳＦＥＴ
Ｑ２のドレインと第１のＮチャンネルＭＯＳＦＥＴＱ３
のドレインとは相互接続し、第１のＰチャンネルＭＯＳ
ＦＥＴＱ１のソースは電圧源ＶＤＤに接続し、第２のＮ
チャンネルＭＯＳＦＥＴＱ４のソースは接地し、第１な
いし第４のＦＥＴのゲートは相互接続してこれを入力端
ＩＮとし、第２のＰチャンネルＭＯＳＦＥＴＱ２のドレ
インと第１のＮチャンネルＭＯＳＦＥＴＱ３のドレイン
の相互接続点を出力端ＯＵＴとし、入力の立ち上がり時
に第１のＮチャンネルＭＯＳＦＥＴＱ３の動作を僅かに
遅延せしめる一方立ち下がり時に第２のＰチャンネルＭ
ＯＳＦＥＴＱ２の動作を僅かに遅延せしめる遅延動作を
実施するか否かを決定する回路を具備し、これをＣＭＯ
Ｓ論理回路における微小遅延時間分解能可変遅延回路と
した。
【０００８】
【実施例】この発明の実施例を図２を参照して説明す
る。ドレインとソースとを相互接続したＰチャンネルＭ
ＯＳＦＥＴＱ１およびＱ２より成る第１の組を具備し、
ソースとドレインとを相互接続したＮチャンネルＭＯＳ
ＦＥＴＱ３およびＱ４より成る第２の組を具備し、ドレ
インとソースとを相互接続したＰチャンネルＭＯＳＦＥ
ＴＱ５およびＱ７より成る第３の組を具備し、ドレイン
とソースとを相互接続したＮチャンネルＭＯＳＦＥＴＱ
６およびＱ８より成る第４の組を具備し、第１の組およ
び第２の組のドレインは相互接続し、第１の組のソース
は電圧源ＶＤＤに接続し、第２の組のソースは接地し、
第３の組のソースは第１の組のドレインとソースとを相
互接続した点に接続する一方そのドレインは接地し、第
４の組のソースは第２の組のソースとドレインとを相互
接続した点に接続する一方そのドレインは電圧源ＶＤＤ
に接続し、第１の組および第２の組のゲートは相互接続
してこれを入力端とし、第３の組および第４の組のソー
スに対応するＦＥＴＱ５およびＱ６のゲートを第１の組
および第２の組のドレイン相互接続点に接続してこれを
出力端とし、第３の組のＦＥＴＱ７のゲートにはインバ
ータＩＮＶを介して選択信号を供給する一方第４の組の
ＦＥＴＱ８には直接選択信号を供給してこれらＦＥＴを
共にオン或いはオフにするように構成してこれをＣＭＯ
Ｓ論理回路の微小遅延時間分解能可変遅延回路とした。
る。ドレインとソースとを相互接続したＰチャンネルＭ
ＯＳＦＥＴＱ１およびＱ２より成る第１の組を具備し、
ソースとドレインとを相互接続したＮチャンネルＭＯＳ
ＦＥＴＱ３およびＱ４より成る第２の組を具備し、ドレ
インとソースとを相互接続したＰチャンネルＭＯＳＦＥ
ＴＱ５およびＱ７より成る第３の組を具備し、ドレイン
とソースとを相互接続したＮチャンネルＭＯＳＦＥＴＱ
６およびＱ８より成る第４の組を具備し、第１の組およ
び第２の組のドレインは相互接続し、第１の組のソース
は電圧源ＶＤＤに接続し、第２の組のソースは接地し、
第３の組のソースは第１の組のドレインとソースとを相
互接続した点に接続する一方そのドレインは接地し、第
４の組のソースは第２の組のソースとドレインとを相互
接続した点に接続する一方そのドレインは電圧源ＶＤＤ
に接続し、第１の組および第２の組のゲートは相互接続
してこれを入力端とし、第３の組および第４の組のソー
スに対応するＦＥＴＱ５およびＱ６のゲートを第１の組
および第２の組のドレイン相互接続点に接続してこれを
出力端とし、第３の組のＦＥＴＱ７のゲートにはインバ
ータＩＮＶを介して選択信号を供給する一方第４の組の
ＦＥＴＱ８には直接選択信号を供給してこれらＦＥＴを
共にオン或いはオフにするように構成してこれをＣＭＯ
Ｓ論理回路の微小遅延時間分解能可変遅延回路とした。
【０００９】先ず、選択信号ＳＥＬを０とした場合につ
いて説明する。ＳＥＬ＝０のときは、ＰチャンネルＭＯ
ＳＦＥＴＱ７は選択信号ＳＥＬ＝０がインバータＩＮＶ
を介して反転して（１となって）ゲートに印加されるこ
とによりオフとなり、ＮチャンネルＭＯＳＦＥＴＱ８は
選択信号ＳＥＬ＝０がそのままゲートに印加されること
によりオフとなる。ＦＥＴＱ７およびＦＥＴＱ８が共に
オフとなった結果、ＰチャンネルＭＯＳＦＥＴＱ５、Ｎ
チャンネルＭＯＳＦＥＴＱ６のドレインは開放し、結局
これらＱ５、Ｑ６は接続されていないに等しいものとな
る。
いて説明する。ＳＥＬ＝０のときは、ＰチャンネルＭＯ
ＳＦＥＴＱ７は選択信号ＳＥＬ＝０がインバータＩＮＶ
を介して反転して（１となって）ゲートに印加されるこ
とによりオフとなり、ＮチャンネルＭＯＳＦＥＴＱ８は
選択信号ＳＥＬ＝０がそのままゲートに印加されること
によりオフとなる。ＦＥＴＱ７およびＦＥＴＱ８が共に
オフとなった結果、ＰチャンネルＭＯＳＦＥＴＱ５、Ｎ
チャンネルＭＯＳＦＥＴＱ６のドレインは開放し、結局
これらＱ５、Ｑ６は接続されていないに等しいものとな
る。
【００１０】従って、ＳＥＬ＝０のとき、図２の回路の
等価回路は図３（ａ）に示される通りのものとなる。こ
れはＣＭＯＳインバータ回路である。このＣＭＯＳイン
バータ回路の入出力の電位は図４（ａ）に示される通り
である。ここで、ＶthN はＮチャンネルＭＯＳＦＥＴの
ドレイン電流が流れ始めるゲート・ソース電圧であり、
ＶthP はＰチャンネルＭＯＳＦＥＴのドレイン電流が流
れ始めるゲート・ソース電圧であるものとすると、入力
ＩＮがＶthN 以下の低レベルの場合は、ＰチャンネルＭ
ＯＳＦＥＴＱ１およびＱ２は共にオン、ＮチャンネルＭ
ＯＳＦＥＴＱ３およびＱ４はオフとなって、出力ＯＵＴ
は電源電圧ＶＤＤとなる。入力ＩＮがＶthP 以上の高レ
ベルの場合は、ＰチャンネルＭＯＳＦＥＴＱ１およびＱ
２は共にオフ、ＮチャンネルＭＯＳＦＥＴＱ３およびＱ
４はオンとなって、出力ＯＵＴは接地電圧ＶＳＳとな
る。入力ＩＮがＶthN とＶthP の間の一瞬においてはこ
れらＦＥＴのオン抵抗の分圧比に相当する電圧が出力さ
れることとなる。
等価回路は図３（ａ）に示される通りのものとなる。こ
れはＣＭＯＳインバータ回路である。このＣＭＯＳイン
バータ回路の入出力の電位は図４（ａ）に示される通り
である。ここで、ＶthN はＮチャンネルＭＯＳＦＥＴの
ドレイン電流が流れ始めるゲート・ソース電圧であり、
ＶthP はＰチャンネルＭＯＳＦＥＴのドレイン電流が流
れ始めるゲート・ソース電圧であるものとすると、入力
ＩＮがＶthN 以下の低レベルの場合は、ＰチャンネルＭ
ＯＳＦＥＴＱ１およびＱ２は共にオン、ＮチャンネルＭ
ＯＳＦＥＴＱ３およびＱ４はオフとなって、出力ＯＵＴ
は電源電圧ＶＤＤとなる。入力ＩＮがＶthP 以上の高レ
ベルの場合は、ＰチャンネルＭＯＳＦＥＴＱ１およびＱ
２は共にオフ、ＮチャンネルＭＯＳＦＥＴＱ３およびＱ
４はオンとなって、出力ＯＵＴは接地電圧ＶＳＳとな
る。入力ＩＮがＶthN とＶthP の間の一瞬においてはこ
れらＦＥＴのオン抵抗の分圧比に相当する電圧が出力さ
れることとなる。
【００１１】次に、選択信号ＳＥＬを１とした場合につ
いて説明する。ＳＥＬ＝１のときは、ＰチャンネルＭＯ
ＳＦＥＴＱ７は選択信号ＳＥＬ＝１がインバータＩＮＶ
を介して反転して（０となって）ゲートに印加されるこ
とによりオンとなり、ＮチャンネルＭＯＳＦＥＴＱ８は
選択信号ＳＥＬ＝１がそのままゲートに印加されること
によりオンとなる。ＦＥＴＱ７およびＦＥＴＱ８が共に
オンとなった結果、ＰチャンネルＭＯＳＦＥＴＱ５のド
レインには接地電圧ＶＳＳが印加される一方、Ｎチャン
ネルＭＯＳＦＥＴＱ６のドレインには電源電圧ＶＤＤが
印加されるに到る。
いて説明する。ＳＥＬ＝１のときは、ＰチャンネルＭＯ
ＳＦＥＴＱ７は選択信号ＳＥＬ＝１がインバータＩＮＶ
を介して反転して（０となって）ゲートに印加されるこ
とによりオンとなり、ＮチャンネルＭＯＳＦＥＴＱ８は
選択信号ＳＥＬ＝１がそのままゲートに印加されること
によりオンとなる。ＦＥＴＱ７およびＦＥＴＱ８が共に
オンとなった結果、ＰチャンネルＭＯＳＦＥＴＱ５のド
レインには接地電圧ＶＳＳが印加される一方、Ｎチャン
ネルＭＯＳＦＥＴＱ６のドレインには電源電圧ＶＤＤが
印加されるに到る。
【００１２】従って、ＳＥＬ＝１のとき、図２の回路の
等価回路は図３（ｂ）に示される通りのものとなる。こ
の等価回路の入出力の電位は図４（ｂ）に示される通り
である。ここで、入力ＩＮに０から１に立ち上がる波形
が入力されたとき、図３（ａ）に示される等価回路の場
合は波形がＶthN を超えたところでＦＥＴのオン抵抗の
分圧比に対応した電圧が出力されたのであったが（図４
（ｂ）下方のＯＵＴを参照）、この図３（ｂ）に示され
る等価回路の場合は波形がＶthN を超えてもＮチャンネ
ルＭＯＳＦＥＴＱ６がオンであるところから、Ｎチャン
ネルＭＯＳＦＥＴＱ３のソースにはＶＤＤに近い電圧が
加わっており、そのためにＦＥＴＱ３のゲート・ソース
間電圧がＶthN を超えるには到らず、ＦＥＴＱ３はオフ
の状態を持続する。入力波形が増大してＶthN を超える
とＰチャンネルＭＯＳＦＥＴＱ１およびＱ２は共にオフ
となるが、これにともなって出力ＯＵＴの電圧が降下す
ると共にＦＥＴＱ６もオフするに到る。ＦＥＴＱ６がオ
フしたことによりＦＥＴＱ３のソース電位が降下した結
果、ＦＥＴＱ３のゲート・ソース間電圧がＶthN を超え
ることとなってＦＥＴＱ３はオンとなる。従って、出力
ＯＵＴには０が出力される。
等価回路は図３（ｂ）に示される通りのものとなる。こ
の等価回路の入出力の電位は図４（ｂ）に示される通り
である。ここで、入力ＩＮに０から１に立ち上がる波形
が入力されたとき、図３（ａ）に示される等価回路の場
合は波形がＶthN を超えたところでＦＥＴのオン抵抗の
分圧比に対応した電圧が出力されたのであったが（図４
（ｂ）下方のＯＵＴを参照）、この図３（ｂ）に示され
る等価回路の場合は波形がＶthN を超えてもＮチャンネ
ルＭＯＳＦＥＴＱ６がオンであるところから、Ｎチャン
ネルＭＯＳＦＥＴＱ３のソースにはＶＤＤに近い電圧が
加わっており、そのためにＦＥＴＱ３のゲート・ソース
間電圧がＶthN を超えるには到らず、ＦＥＴＱ３はオフ
の状態を持続する。入力波形が増大してＶthN を超える
とＰチャンネルＭＯＳＦＥＴＱ１およびＱ２は共にオフ
となるが、これにともなって出力ＯＵＴの電圧が降下す
ると共にＦＥＴＱ６もオフするに到る。ＦＥＴＱ６がオ
フしたことによりＦＥＴＱ３のソース電位が降下した結
果、ＦＥＴＱ３のゲート・ソース間電圧がＶthN を超え
ることとなってＦＥＴＱ３はオンとなる。従って、出力
ＯＵＴには０が出力される。
【００１３】入力ＩＮの波形が０から１に立ち下るとき
は、ＰチャンネルＭＯＳＦＥＴＱ５が上述のＮチャンネ
ルＭＯＳＦＥＴＱ６の動作と全く同一の動作をして出力
の降下がＶthN から開始されることとなる（図５参
照）。ＳＥＬ＝０のときと、ＳＥＬ＝１のときにおける
入力ＩＮと出力ＯＵＴの関係をまとめて表示すると図５
の如くになる。図５において、ＯＵＴの細線はＳＥＬ＝
０の場合を示し、太線はＳＥＬ＝１の場合を示す。ＳＥ
Ｌ＝１の太線の場合はＳＥＬ＝０の細線の場合と比較し
て図において右方に少し変位しており、遅延時間がより
大きいことを示している。この遅延時間の増加はＮチャ
ンネルＭＯＳＦＥＴＱ３およびＰチャンネルＭＯＳＦＥ
ＴＱ２の動作を上述の如くに遅延せしめたことによるこ
とは言うまでもない。
は、ＰチャンネルＭＯＳＦＥＴＱ５が上述のＮチャンネ
ルＭＯＳＦＥＴＱ６の動作と全く同一の動作をして出力
の降下がＶthN から開始されることとなる（図５参
照）。ＳＥＬ＝０のときと、ＳＥＬ＝１のときにおける
入力ＩＮと出力ＯＵＴの関係をまとめて表示すると図５
の如くになる。図５において、ＯＵＴの細線はＳＥＬ＝
０の場合を示し、太線はＳＥＬ＝１の場合を示す。ＳＥ
Ｌ＝１の太線の場合はＳＥＬ＝０の細線の場合と比較し
て図において右方に少し変位しており、遅延時間がより
大きいことを示している。この遅延時間の増加はＮチャ
ンネルＭＯＳＦＥＴＱ３およびＰチャンネルＭＯＳＦＥ
ＴＱ２の動作を上述の如くに遅延せしめたことによるこ
とは言うまでもない。
【００１４】
【発明の効果】上述の通りの回路は、選択信号ＳＥＬ＝
０とするか、或いはＳＥＬ＝１とするかに依って遅延時
間を異にすることができ、その遅延時間は極く微小なも
のであるので、これにより微小遅延時間分解能可変遅延
回路を構成することができる。そして、これを例えば図
１に示される従来例の如くに多段に縦続接続しても、出
来上がりの遅延回路の間に遅延時間のバラツキは生ぜ
ず、またゲートアレイに組み込む場合にも格別配線によ
る遅延時間の差異に留意する必要はない。
０とするか、或いはＳＥＬ＝１とするかに依って遅延時
間を異にすることができ、その遅延時間は極く微小なも
のであるので、これにより微小遅延時間分解能可変遅延
回路を構成することができる。そして、これを例えば図
１に示される従来例の如くに多段に縦続接続しても、出
来上がりの遅延回路の間に遅延時間のバラツキは生ぜ
ず、またゲートアレイに組み込む場合にも格別配線によ
る遅延時間の差異に留意する必要はない。
【図１】微小遅延時間分解能可変遅延回路の従来例を示
す図。
す図。
【図２】この発明の微小遅延時間分解能可変遅延回路を
示す図。
示す図。
【図３】図２の回路の等価回路を示し、（ａ）はＳＥＬ
＝０のときの等価回路を示す図であり、（ｂ）はＳＥＬ
＝１のときの等価回路を示す図である。
＝０のときの等価回路を示す図であり、（ｂ）はＳＥＬ
＝１のときの等価回路を示す図である。
【図４】図３の等価回路の入出力の電位を示す図であ
り、（ａ）はＳＥＬ＝０のときのものであり、（ｂ）は
ＳＥＬ＝１のときのものである。
り、（ａ）はＳＥＬ＝０のときのものであり、（ｂ）は
ＳＥＬ＝１のときのものである。
【図５】ＳＥＬ＝０のときと、ＳＥＬ＝１のときの入出
力の関係をまとめて示す図。
力の関係をまとめて示す図。
Ｑ１ ＰチャンネルＭＯＳＦＥＴ Ｑ２ ＰチャンネルＭＯＳＦＥＴ Ｑ３ ＮチャンネルＭＯＳＦＥＴ Ｑ４ ＮチャンネルＭＯＳＦＥＴ Ｑ５ ＰチャンネルＭＯＳＦＥＴ Ｑ６ ＮチャンネルＭＯＳＦＥＴ Ｑ７ ＰチャンネルＭＯＳＦＥＴ Ｑ８ ＮチャンネルＭＯＳＦＥＴ ＶＤＤ 電圧源 ＶＳＳ 接地 ＩＮＶ インバータ ＩＮ 入力 ＯＵＴ 出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6959−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】 ドレインとソースとを相互接続したＰチ
ャンネルＭＯＳＦＥＴより成る第１の組を具備し、ソー
スとドレインとを相互接続したＮチャンネルＭＯＳＦＥ
Ｔより成る第２の組を具備し、ドレインとソースとを相
互接続したＰチャンネルＭＯＳＦＥＴより成る第３の組
を具備し、ドレインとソースとを相互接続したＮチャン
ネルＭＯＳＦＥＴより成る第４の組を具備し、第１の組
および第２の組のドレインは相互接続し、第１の組のソ
ースは電圧源に接続し、第２の組のソースは接地し、第
３の組のソースは第１の組のドレインとソースとを相互
接続した点に接続する一方そのドレインは接地し、第４
の組のソースは第２の組のソースとドレインとを相互接
続した点に接続する一方そのドレインは電圧源に接続
し、第１の組および第２の組のゲートは相互接続してこ
れを入力端とし、第３の組および第４の組のソースに対
応するＦＥＴのゲートを第１の組および第２の組のドレ
イン相互接続点に接続してこれを出力端とし、第３の組
および第４の組の他方のＦＥＴを共にオン或いはオフに
する回路をこれらＦＥＴのゲートに接続したことを特徴
とするＣＭＯＳ論理回路の微小遅延時間分解能可変遅延
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293232A JPH05129927A (ja) | 1991-11-08 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
| KR1019920014496A KR970005124B1 (ko) | 1991-08-14 | 1992-08-12 | 가변지연회로 |
| US08/253,216 US5440260A (en) | 1991-08-14 | 1994-06-02 | Variable delay circuit |
| US08/394,249 US5495197A (en) | 1991-08-14 | 1995-02-24 | Variable delay circuit |
| US08/850,816 US5764093A (en) | 1981-11-28 | 1997-05-02 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293232A JPH05129927A (ja) | 1991-11-08 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129927A true JPH05129927A (ja) | 1993-05-25 |
Family
ID=17792143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293232A Pending JPH05129927A (ja) | 1981-11-28 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129927A (ja) |
-
1991
- 1991-11-08 JP JP3293232A patent/JPH05129927A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010116 |