JPH05129572A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH05129572A JPH05129572A JP3311369A JP31136991A JPH05129572A JP H05129572 A JPH05129572 A JP H05129572A JP 3311369 A JP3311369 A JP 3311369A JP 31136991 A JP31136991 A JP 31136991A JP H05129572 A JPH05129572 A JP H05129572A
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Abstract
(57)【要約】
【構成】 基体上に設けられたエピタキシャル層、高濃
度半導体層、ゲート酸化膜、および表面保護層を備え、
ゲート酸化膜内にゲートを設けるとともに、オプティカ
ル・ブラック画素領域に遮光層を設けた固体撮像装置に
おいて、オプティカル・ブラック画素領域と有効画素領
域との境界にあるオプティカル・ブラック画素領域また
はダミー画素部領域において、エピタキシャル層内に、
ｎ型領域を設け、このｎ型領域を遮光層に接続した。 【効果】 ＯＢ画素周辺で発生した不要ホールがＯＢ領
域内に漏れ込むのを防止することが可能であり、またチ
ップサイズを小型化することができる。
度半導体層、ゲート酸化膜、および表面保護層を備え、
ゲート酸化膜内にゲートを設けるとともに、オプティカ
ル・ブラック画素領域に遮光層を設けた固体撮像装置に
おいて、オプティカル・ブラック画素領域と有効画素領
域との境界にあるオプティカル・ブラック画素領域また
はダミー画素部領域において、エピタキシャル層内に、
ｎ型領域を設け、このｎ型領域を遮光層に接続した。 【効果】 ＯＢ画素周辺で発生した不要ホールがＯＢ領
域内に漏れ込むのを防止することが可能であり、またチ
ップサイズを小型化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、オプティカル・ブラッ
ク（以下「ＯＢ」と略記する）を有する、イメージセン
サ等の固体撮像装置に関するものである。
ク（以下「ＯＢ」と略記する）を有する、イメージセン
サ等の固体撮像装置に関するものである。
【０００２】
【従来の技術】イメージセンサ等の従来の固体撮像装置
として、図８に示すように、水平駆動線と垂直出力線と
によって形成された多数の長方形の領域に、それぞれ画
素Ｅ（画素部エミッタ）を形成したものがあった。この
固体撮像装置は、図９および図１０に示すように、基板
１上に設けられたエピタキシャル層２、高濃度半導体層
３、ゲート酸化膜４、各画素間を分離しているＰＭＯＳ
のポリシリコンからなるゲート５、表面保護層６、エミ
ッタに接続されたＡｌからなる垂直出力層７、およびオ
プティカル・ブラック画素領域に設けたＡｌからなる遮
光層８、および垂直ＯＢ用遮光層１２を備えている。高
濃度半導体層３には、ｎ型のエミッタ９、ｐ型のベース
１０、および各水平方向画素間を分離しているｎ型のウ
ェル１１、および各垂直方向画素間を分離しているｎ層
１３とが形成されている。
として、図８に示すように、水平駆動線と垂直出力線と
によって形成された多数の長方形の領域に、それぞれ画
素Ｅ（画素部エミッタ）を形成したものがあった。この
固体撮像装置は、図９および図１０に示すように、基板
１上に設けられたエピタキシャル層２、高濃度半導体層
３、ゲート酸化膜４、各画素間を分離しているＰＭＯＳ
のポリシリコンからなるゲート５、表面保護層６、エミ
ッタに接続されたＡｌからなる垂直出力層７、およびオ
プティカル・ブラック画素領域に設けたＡｌからなる遮
光層８、および垂直ＯＢ用遮光層１２を備えている。高
濃度半導体層３には、ｎ型のエミッタ９、ｐ型のベース
１０、および各水平方向画素間を分離しているｎ型のウ
ェル１１、および各垂直方向画素間を分離しているｎ層
１３とが形成されている。
【０００３】
【発明が解決しようとしている課題】しかしながら、上
記のような従来の固体撮像装置では、ＯＢ画素付近に高
輝度被写体が存在した場合、基板の深い所で発生した不
要電荷がＯＢ画素部に漏れ込み、このためＯＢ画素の信
号を黒の基準信号として用いることができないという欠
点があった。
記のような従来の固体撮像装置では、ＯＢ画素付近に高
輝度被写体が存在した場合、基板の深い所で発生した不
要電荷がＯＢ画素部に漏れ込み、このためＯＢ画素の信
号を黒の基準信号として用いることができないという欠
点があった。
【０００４】
【課題を解決するための手段】本発明は、基板上に設け
られたエピタキシャル層、高濃度半導体層、ゲート酸化
膜、および表面保護層を備え、前記ゲート酸化膜内にゲ
ートを設けるとともに、オプティカル・ブラック画素領
域に遮光層を設けた固体撮像装置において、前記オプテ
ィカル・ブラック画素領域と有効画素領域との境界にあ
るオプティカル・ブラック画素領域またはダミー画素部
領域において前記エピタキシャル層内に、前記ゲート酸
化層に接する面から前記基板に接する面に達するように
ｎ型領域を設け、このｎ型領域を前記遮光層に接続した
ことを特徴とする固体撮像装置を提供する。
られたエピタキシャル層、高濃度半導体層、ゲート酸化
膜、および表面保護層を備え、前記ゲート酸化膜内にゲ
ートを設けるとともに、オプティカル・ブラック画素領
域に遮光層を設けた固体撮像装置において、前記オプテ
ィカル・ブラック画素領域と有効画素領域との境界にあ
るオプティカル・ブラック画素領域またはダミー画素部
領域において前記エピタキシャル層内に、前記ゲート酸
化層に接する面から前記基板に接する面に達するように
ｎ型領域を設け、このｎ型領域を前記遮光層に接続した
ことを特徴とする固体撮像装置を提供する。
【０００５】すなわち本発明によれば、ＯＢ画素領域に
おいて、端にあるＯＢ画素部またはダミー画素部にｎ型
領域を設け遮光アルミ（電位ＶCC）に接続することによ
り、周辺から漏れ込んでくる不要電荷を遮断し、これに
よってＯＢ画素の信号を安定した黒の基準信号として用
いることが可能となる。
おいて、端にあるＯＢ画素部またはダミー画素部にｎ型
領域を設け遮光アルミ（電位ＶCC）に接続することによ
り、周辺から漏れ込んでくる不要電荷を遮断し、これに
よってＯＢ画素の信号を安定した黒の基準信号として用
いることが可能となる。
【０００６】
【実施例】以下に本発明の一実施例について図面を参照
して説明する。図１は、本発明の一実施例による固体撮
像装置を示す、図９に対応する断面図で、水平ＯＢ画素
と有効画素との境界にある水平ＯＢ画素領域にｎ型層を
打ち込み、これを遮光層に接続した構成を示す。すなわ
ち図１において、符号１は基板、２はエピタキシャル
層、３は高濃度半導体層、４はゲート酸化膜、５はゲー
ト、６は表面保護層、７は垂直出力層、８は遮光層、９
はｎ型のエミッタ、１０はｐ型のベース、１１はｎ型の
ウェルを示す。これらの要素は図９に示したものと同じ
であり、同一もしくは同等の部分は同じ符号で示し、そ
の説明を省略する。
して説明する。図１は、本発明の一実施例による固体撮
像装置を示す、図９に対応する断面図で、水平ＯＢ画素
と有効画素との境界にある水平ＯＢ画素領域にｎ型層を
打ち込み、これを遮光層に接続した構成を示す。すなわ
ち図１において、符号１は基板、２はエピタキシャル
層、３は高濃度半導体層、４はゲート酸化膜、５はゲー
ト、６は表面保護層、７は垂直出力層、８は遮光層、９
はｎ型のエミッタ、１０はｐ型のベース、１１はｎ型の
ウェルを示す。これらの要素は図９に示したものと同じ
であり、同一もしくは同等の部分は同じ符号で示し、そ
の説明を省略する。
【０００７】本発明の固体撮像装置においては、オプテ
ィカル・ブラック画素領域と有効画素領域との境界にあ
るオプティカル・ブラック画素領域領域において、エピ
タキシャル層２内に、ゲート酸化層４に接する面から基
板１に接する面に達するようにｎ型領域１４が設けら
れ、このｎ型領域１４は、遮光層８に接続されている。
このように構成された本発明の固体撮像装置において、
遮光層８の電位は電源電圧ＶCCになっており、この遮光
層８に接続されているｎ型の領域１４もＶCCの電位にな
っている。従って、有効画素領域内で発生した不要電荷
（ホール）は、ｎ型領域１４によって反発され、水平Ｏ
Ｂ画素領域内には漏れ込まない。
ィカル・ブラック画素領域と有効画素領域との境界にあ
るオプティカル・ブラック画素領域領域において、エピ
タキシャル層２内に、ゲート酸化層４に接する面から基
板１に接する面に達するようにｎ型領域１４が設けら
れ、このｎ型領域１４は、遮光層８に接続されている。
このように構成された本発明の固体撮像装置において、
遮光層８の電位は電源電圧ＶCCになっており、この遮光
層８に接続されているｎ型の領域１４もＶCCの電位にな
っている。従って、有効画素領域内で発生した不要電荷
（ホール）は、ｎ型領域１４によって反発され、水平Ｏ
Ｂ画素領域内には漏れ込まない。
【０００８】図２は、水平ＯＢ画素と有効画素との境界
にダミー画素領域を設け、ダミー画素をｎ型領域１４に
してこれを遮光層８に接続した構成を有する本発明の第
２の実施例を示すもので、図１に示したものと同一また
は同等の部分は同じ符号で示し、その説明を省略する。
この図２の例においても、図１の場合と同様、有効画素
領域内で発生した不要電荷（ホール）はダミー画素領域
で反発され、ＯＢ画素領域内には漏れ込まない。
にダミー画素領域を設け、ダミー画素をｎ型領域１４に
してこれを遮光層８に接続した構成を有する本発明の第
２の実施例を示すもので、図１に示したものと同一また
は同等の部分は同じ符号で示し、その説明を省略する。
この図２の例においても、図１の場合と同様、有効画素
領域内で発生した不要電荷（ホール）はダミー画素領域
で反発され、ＯＢ画素領域内には漏れ込まない。
【０００９】図３に示す他の実施例においては、垂直Ｏ
Ｂ画素領域と有効画素領域との境界にあるＯＢ画素部
に、ｎ型領域１５が設けられ、この領域が遮光層１２
（電位ＶCC）に接続されている。これににより、有効画
素領域内で発生した不要電荷（ホール）を遮断してい
る。
Ｂ画素領域と有効画素領域との境界にあるＯＢ画素部
に、ｎ型領域１５が設けられ、この領域が遮光層１２
（電位ＶCC）に接続されている。これににより、有効画
素領域内で発生した不要電荷（ホール）を遮断してい
る。
【００１０】図４は、本発明のさらに他の実施例を示す
もので、この例では、垂直ＯＢ画素と有効画素領域との
間にダミー画素を設け、ダミー画素部をｎ型領域１５に
して遮光層１２に接続することにより、有効画素で発生
した不要電荷が垂直ＯＢ画素領域内に漏れ込むことを防
いでいる。
もので、この例では、垂直ＯＢ画素と有効画素領域との
間にダミー画素を設け、ダミー画素部をｎ型領域１５に
して遮光層１２に接続することにより、有効画素で発生
した不要電荷が垂直ＯＢ画素領域内に漏れ込むことを防
いでいる。
【００１１】さらに図５は、水平ＯＢ画素領域の両端に
あるＯＢまたはダミー画素領域をｎ型領域１４とし、こ
れを遮光層８に接続することにより、水平ＯＢ画素周辺
で発生して不要電荷が水平ＯＢ領域内に漏れ込んでくる
ことを防止するようにした例を示しいる。
あるＯＢまたはダミー画素領域をｎ型領域１４とし、こ
れを遮光層８に接続することにより、水平ＯＢ画素周辺
で発生して不要電荷が水平ＯＢ領域内に漏れ込んでくる
ことを防止するようにした例を示しいる。
【００１２】また図６に示した別の例においても、図５
と同様、垂直ＯＢ画素領域の両端にあるＯＢはダミー画
素部をｎ型領域１５とし、これを遮光層１２に接続する
ことにより、垂直ＯＢ部周辺で発生した不要電荷（ホー
ル）が垂直ＯＢ領域内に漏れ込むことを防止している。
と同様、垂直ＯＢ画素領域の両端にあるＯＢはダミー画
素部をｎ型領域１５とし、これを遮光層１２に接続する
ことにより、垂直ＯＢ部周辺で発生した不要電荷（ホー
ル）が垂直ＯＢ領域内に漏れ込むことを防止している。
【００１３】図７は、図１の実施例において、基板とし
てｐ型の基板１６を用いた例を示すものであるが、同様
にして図２から図６の実施例の場合も、ｐ型の基板を設
けることが可能である。
てｐ型の基板１６を用いた例を示すものであるが、同様
にして図２から図６の実施例の場合も、ｐ型の基板を設
けることが可能である。
【００１４】
【発明の効果】以上説明したように本発明によれば、Ｏ
Ｂ画素領域の両端にあるＯＢ画素またはダミー画素領域
をｎ型とし、遮光アルミニウム層に接続することによ
り、ｎ型領域の電位は、遮光アルミニウム層ニウム層の
電位ＶCCとなり、ＯＢ画素周辺で発生した不要ホールが
ＯＢ領域内に漏れ込むのを防止することが可能である。
Ｂ画素領域の両端にあるＯＢ画素またはダミー画素領域
をｎ型とし、遮光アルミニウム層に接続することによ
り、ｎ型領域の電位は、遮光アルミニウム層ニウム層の
電位ＶCCとなり、ＯＢ画素周辺で発生した不要ホールが
ＯＢ領域内に漏れ込むのを防止することが可能である。
【００１５】また、遮光アルミニウム層の電位が電源電
圧ＶCCと同じであり、遮光アルミニウム層が電源の配線
も兼ねるため、チップサイズを小型化することができ
る。
圧ＶCCと同じであり、遮光アルミニウム層が電源の配線
も兼ねるため、チップサイズを小型化することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例による固体撮像装置を示
す断面図。
す断面図。
【図２】本発明の第２の実施例による固体撮像装置を示
す断面図。
す断面図。
【図３】本発明の第３の実施例による固体撮像装置を示
す断面図。
す断面図。
【図４】本発明の第４の実施例による固体撮像装置を示
す断面図。
す断面図。
【図５】本発明の第５の実施例による固体撮像装置を示
す断面図。
す断面図。
【図６】本発明の第６の実施例による固体撮像装置を示
す断面図。
す断面図。
【図７】本発明の第７の実施例による固体撮像装置を示
す断面図。
す断面図。
【図８】従来の固体撮像装置を示す面図。
【図９】図８のＸ−Ｘ’線に沿った断面図。
【図１０】図８のＹ−Ｙ’線に沿った断面図。
１ 基板 ２ エピタキシャル層 ３ 高濃度半導体層 ４ ゲート酸化膜 ５ ゲート ６ 表面保護層 ７ 垂直出力層 ８，１２ 遮光層 ９ ｎ型のエミッタ １０ ｐ型のベース １１ ｎ型のウェル １３，１４，１５ ｎ型領域 １６ ｐ型基板
Claims (2)
- 【請求項１】 基板上に設けられたエピタキシャル層、
高濃度半導体層、ゲート酸化膜、および表面保護層を備
え、前記ゲート酸化膜内にゲートを設けるとともに、オ
プティカル・ブラック画素領域に遮光層を設けた固体撮
像装置において、前記オプティカル・ブラック画素領域
と有効画素領域との境界にあるオプティカル・ブラック
画素領域またはダミー画素部領域において前記エピタキ
シャル層内に、前記ゲート酸化層に接する面から前記基
板に接する面に達するようにｎ型領域を設け、このｎ型
領域を前記遮光層に接続したことを特徴とする固体撮像
装置。 - 【請求項２】 前記ｎ型領域が、先頭のオプティカル・
ブラック領域またはダミー画素領域にも設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311369A JPH05129572A (ja) | 1991-10-31 | 1991-10-31 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311369A JPH05129572A (ja) | 1991-10-31 | 1991-10-31 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129572A true JPH05129572A (ja) | 1993-05-25 |
Family
ID=18016348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311369A Pending JPH05129572A (ja) | 1991-10-31 | 1991-10-31 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129572A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329854A (ja) * | 2001-04-26 | 2002-11-15 | Fujitsu Ltd | 固体撮像装置 |
| EP1617480A2 (en) * | 2004-07-16 | 2006-01-18 | Fujitsu Limited | Solid-state image sensor |
| WO2007024581A1 (en) * | 2005-08-22 | 2007-03-01 | Micron Technology, Inc. | Method and apparatus for shielding correction pixels from spurious charges in an imager |
| WO2007127051A1 (en) * | 2006-04-21 | 2007-11-08 | Micron Technology, Inc. | N-well barrier pixels for improved protection of dark reference columns and rows from blooming and crosstalk |
| KR100791346B1 (ko) * | 2006-12-05 | 2008-01-03 | 삼성전자주식회사 | 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서 |
| US7772027B2 (en) | 2004-02-02 | 2010-08-10 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7902624B2 (en) * | 2004-02-02 | 2011-03-08 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7920185B2 (en) | 2004-06-30 | 2011-04-05 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
-
1991
- 1991-10-31 JP JP3311369A patent/JPH05129572A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4489319B2 (ja) * | 2001-04-26 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 固体撮像装置 |
| JP2002329854A (ja) * | 2001-04-26 | 2002-11-15 | Fujitsu Ltd | 固体撮像装置 |
| US8105864B2 (en) * | 2004-02-02 | 2012-01-31 | Aptina Imaging Corporation | Method of forming barrier regions for image sensors |
| US7902624B2 (en) * | 2004-02-02 | 2011-03-08 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7772027B2 (en) | 2004-02-02 | 2010-08-10 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US8411174B2 (en) | 2004-06-30 | 2013-04-02 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
| US7920185B2 (en) | 2004-06-30 | 2011-04-05 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
| EP1617480A3 (en) * | 2004-07-16 | 2006-11-22 | Fujitsu Limited | Solid-state image sensor |
| CN100418230C (zh) * | 2004-07-16 | 2008-09-10 | 富士通株式会社 | 固态图像传感器 |
| US7005690B2 (en) | 2004-07-16 | 2006-02-28 | Fujitsu Limited | Solid-state image sensor |
| EP1617480A2 (en) * | 2004-07-16 | 2006-01-18 | Fujitsu Limited | Solid-state image sensor |
| US7830412B2 (en) | 2005-08-22 | 2010-11-09 | Aptina Imaging Corporation | Method and apparatus for shielding correction pixels from spurious charges in an imager |
| WO2007024581A1 (en) * | 2005-08-22 | 2007-03-01 | Micron Technology, Inc. | Method and apparatus for shielding correction pixels from spurious charges in an imager |
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| KR100791346B1 (ko) * | 2006-12-05 | 2008-01-03 | 삼성전자주식회사 | 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서 |
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